【課題】半導体記憶装置におけるＭＯＳトランジスタのソース・ドレイン間のリーク電流を低減する。
【解決手段】ＤＲＡＭをＳＯＩ基板上に形成する。ＤＲＡＭのセンスアンプ２０、プリチャージ回路２３、ビット線選択回路２６Ａ，２６Ｂ、メモリセル２７、ダミーセル２８およびコラム選択回路２９におけるトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２，Ｑｐｃ，Ｑｅ，Ｑｂ，Ｑｄ，Ｑｍ，Ｑｉｏのボディ領域を電気的に固定した。 （もっと読む）

非揮発性メモリシステムのメモリセルに印加する電圧条件を消去動作中に変更することによって、選択メモリセルの消去動作を、システム内の同時に消去されている他のメモリセルの消去動作と一致させる。変更された条件は、ＮＡＮＤストリング内の容量結合した電圧を補正できる。消去動作についてＮＡＮＤストリングをバイアスした後に、又、消去電圧パルスの印加を開始した後に、１又は複数の内部メモリセルのワードラインを浮遊させることができる。選択した内部ワードラインを浮遊させることで、結合しているセルのトンネル誘電領域に亘って生じたピーク消去電位が通常レベルから低下する。その結果、これらのセルの消去速度が遅速化して、これよりも遅いストリングの消去エンドメモリセルの消去速度と実質的に一致する。別個のワードラインをそれぞれ異なる時間に浮遊させて、異なるメモリセル消去動作を異なる分量で変化させることができる。
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【課題】供給能力が比較的低い昇圧電位生成回路の電荷供給量が削減された半導体集積回路装置の駆動方法を実現できるようにする。
【解決手段】半導体集積回路装置の駆動方法は、メインワード線及び複数のサブワード線と、複数のビット線と、メモリセルアレイと、センスアンプ列と、メインワード線駆動信号生成回路と、サブワード線駆動信号生成回路と、サブワード線非選択信号生成回路と、サブワード線駆動部とを備えた半導体集積回路装置の駆動方法であって、選択されていたサブワード線駆動回路が非選択に変化する際には、サブワード線が非選択になった後メインワード線駆動信号を非選択にする。 （もっと読む）

【課題】メモリセルアレイ端の領域のエッチング精度の低下に起因した不良を防ぐことができる半導体記憶装置を提供することを目的としている。
【解決手段】メモリセルＭ_１〜Ｍ_８を複数個接続した第１のメモリセルユニットにより構成された第１のブロック２−０，２−Ｎと、メモリセルＭ_１〜Ｍ_８を複数個接続した第２のメモリセルユニットにより構成された第２のブロック２−１〜２−（Ｎ−１）とを有し、両端に前記第１のブロックを、他の部分には前記第２のブロックを配設してメモリセルアレイ２を構成している。そして、前記第１のメモリセルユニットの前記メモリセルアレイ端側の構成が前記第２のメモリセルユニットと異なることを特徴とする。メモリセルアレイ端の領域のエッチング精度の低下に起因した不良を防ぐことができ、チップサイズの増加をほとんど招くことなく、歩留まりが高く且つ動作の信頼性の高い動作を実現できる。 （もっと読む）

【課題】非接触でデータの送受信が可能な半導体装置は、鉄道乗車カードや電子マネーカードなどの一部では普及しているが、さらなる普及のためには、安価な半導体装置を提供することが急務の課題であった。上記の実情を鑑み、単純な構造のメモリを含む半導体装置を提供して、安価な半導体装置及びその作製方法の提供を課題とする。
【解決手段】有機化合物を含む層を有するメモリとし、メモリ素子部に設けるＴＦＴのソース電極またはドレイン電極をエッチングにより加工し、メモリのビット線を構成する導電層とする。 （もっと読む）

【課題】 データの信頼性向上を図った半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、絶縁性基板上に形成された半導体層に素子分離絶縁膜により区画された活性領域と、前記活性領域に形成された複数の電気的書き換え可能な不揮発性メモリセルが直列接続され、その両端部がそれぞれビット線及びソース線に接続されたＮＡＮＤセルユニットとを有し、前記ＮＡＮＤセルユニット内のキャリアをビット線、ソース線の少なくとも一方に排出するキャリア排出モードを有する。
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【課題】単純な構造のメモリを含む半導体装置を提供して、安価な半導体装置、その作製方法及びその駆動方法の提供を課題とする。
【解決手段】有機化合物を含む層を誘電体として有するメモリとし、一対の電極に電圧を印加することによって、一対の電極間に急峻な体積変化（気泡発生など）を伴う状態変化を生じさせる。この状態変化に基づく作用力によって、一対の電極間での短絡を助長させることを特徴とする。具体的には、前記記憶素子に気泡発生領域を設け、前記第１の導電層と前記第２の導電層との間に気泡を発生させる。 （もっと読む）

【課題】 不揮発性半導体記憶装置の信頼性を向上することのできる技術を提供する。
【解決手段】 基板１の主面上に形成されたアシストゲートＡＧと、アシストゲートＡＧ上に絶縁膜１１を介して形成されたフローティングゲートＦＧと、フローティングゲートＦＧの一方の側壁側で絶縁膜１４を介すると共に、アシストゲートＡＧ上に絶縁膜１１を介して形成されたコントロールゲートＣＧとの３つのゲートを有してなる複数のメモリセルを備える。 （もっと読む）

【課題】電源電圧の急激な変化（電源ノイズ）による誤動作を防止できる検知回路を提供すること。
【解決手段】固定電位点と、パワーオン時、固定電位点からの電位差が変化していく可変電位点との電位差が所定の電位差となったことを検知する、半導体基板に形成される検知回路であって、可変電位点の電位にバイアスされる第１の半導体領域に形成され、可変電位点に接続される第１の抵抗体（ｒ３）と、固定電位点の電位にバイアスされる第２の半導体領域に形成され、可変電位点に接続されない第２の抵抗体（ｒ１）とを具備する。 （もっと読む）

本発明の種々の実施形態は、３つの独立した方向に信号を送る(1016)ことができ、内部信号線(502〜509及び702〜709)によって相互接続される接合部（510、802）において電子構成要素を製造することができる、３次元で、少なくとも部分的にナノスケールである電子回路及び電子デバイスを含む。３次元で、少なくとも部分的にナノスケールである電子回路及び電子デバイスは複数の層を含み、各層のナノワイヤ、或いはマイクロスケール又はサブマイクロスケール／ナノワイヤの接合部は、１つのタイプの電子構成要素として、経済的且つ効率的に製造され得る。本発明の種々の実施形態は、ナノスケールメモリ、ナノスケールプログラマブルアレイ、ナノスケールのマルチプレクサ及びデマルチプレクサ、並びにほぼ無限の数の専用ナノスケール回路及びナノスケール電子構成要素を含む。 （もっと読む）

【課題】メモリセルの位置による配線抵抗の変化の影響を受けることなく、メモリセルに記憶された情報を正しく読み出す。
【解決手段】メモリ装置は、抵抗変化型のメモリセルＭがマトリックス状に配置されたメモリセルアレイ１と、ワード線Ｗ₁〜Ｗ_mと、ビット線Ｂ₁〜Ｂ_nと、プレート電極線Ｐ₁〜Ｐ_nと、トランジスタＴとを有する。このメモリ装置において、ビット線Ｂ₁〜Ｂ_nとプレート電極線Ｐ₁〜Ｐ_nとを共に列方向に配置し、かつビット線Ｂ₁〜Ｂ_nの各々における両端間の抵抗値とプレート電極線Ｐ₁〜Ｐ_nの各々における両端間の抵抗値とを同一にする。 （もっと読む）

【課題】製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供することを目的とする。また、信頼性が高く、安価な不揮発の記憶装置及び半導体装置の提供を課題とする。
【解決手段】第１の導電層と、第２の導電層と、第１の導電層に接する厚さ０．１ｎｍ以上４ｎｍ以下の第１の絶縁層と、第１の導電層及び第１の絶縁層並びに第２の導電層に挟持される有機化合物層とを有する記憶素子である。 （もっと読む）

【課題】書き込み電圧を低減でき、微細化に有利な半導体集積回路装置およびその書き込み方法を提供する。
【解決手段】半導体集積回路装置は、マトリクス状に設けられ、それぞれが浮遊ゲートと制御ゲートとを有する複数のメモリセルトランジスタＭＴを備えたメモリセルアレイ１３と、前記メモリセルアレイの周辺に配置され、電流経路の一端が選択制御ゲートに接続された第１高耐圧系トランジスタＴＲ３と、電流経路の一端が前記選択制御ゲートに隣接する第１非選択制御ゲートに接続され、前記第１非選択制御ゲートに前記メモリセルトランジスタの電流経路が導通する程度の中間電圧を印加して、前記選択制御ゲートと前記第１非選択ゲートとの間に生じた第１容量カップリングにより、前記選択制御ゲートに印加された電圧を書き込み電圧まで上昇させる第２高耐圧系トランジスタＴＲ２とを備えた高電圧系回路領域１２とを具備する。 （もっと読む）

【課題】データ書込／読出の信頼性が改善された不揮発性半導体記憶装置を実現する。
【解決手段】書込電流を供給する書込電流源（４Ｗ）から内部データ線（ＩＤＬ）、ビット線（ＢＬ）、ソース線（ＳＬ）、基準電位ノード（ＮＤ）に至る経路のメモリセル（ＭＣ）を除く抵抗値を常時一定とし、かつこの電流経路においてメモリセルと可変電流源の間の抵抗値およびメモリセルから基準電位ノードの間の抵抗値を各々５００Ω以内に設定する。 （もっと読む）

【課題】さらなる小型化を図り得る磁気メモリデバイスを提供する。
【解決手段】一対の磁気抵抗効果発現体２ａ，２ｂを有すると共に書込ビット線３の一対の線路３ａ，３ｂに沿って並設された複数の記憶セル１と、記憶セル１毎に配設されると共に一対の線路３ａ，３ｂに接続されて、一対の線路３ａ，３ｂに流れる書込電流を各磁気抵抗効果発現体２ａ，２ｂの近傍に誘導する複数の副書込線５と、各副書込線５に介装されると共に作動状態において各副書込線５に双方向に書込電流を流す１つのトランジスタ６とを備えている。 （もっと読む）

【課題】ＳＯＩ構造を持つＮＡＮＤ型フラッシュメモリにおいて、メモリ信号の一括消去を高速に実現可能な不揮発性半導体記憶装置を提供する。
【解決手段】埋め込み絶縁層２に接した第１導電型のチャネル領域４１１〜４１ｎを備え、列方向に配列された複数のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nと、メモリセルトランジスタＭＴ₁₁〜ＭＴ_1nの配列の一端に隣接し、埋め込み絶縁層２に接した第２導電型のチャネル領域４２を備える第１の選択ゲートトランジスタＳＴＳ１と、第２導電型のチャネル領域４２と電気的に接続し、チャネル領域４２よりも高不純物密度の第２導電型のソース線コンタクト領域４６と、第１の選択ゲートトランジスタＳＴＳ１の第１導電型のソース領域４３と電気的に接続し、且つソース線コンタクト領域４６と電気的に接続したソース線コンタクトプラグ１８とを備える。 （もっと読む）

【課題】 読出回路の回路構成をより簡易にするとともに、高速なデータ読出を実行することが可能な不揮発性記憶装置を提供する。
【解決手段】 データ読出回路ＲＤＣにおいて、初期データ読出動作により流れる通過電流に基づいて生成される１０％小さいリファレンス電流を生成する電流生成部１９１と、電流生成部１９１により生成したリファレンス電流と、所定のデータをメモリセルに書込んだ場合の通過電流とを比較する比較部１９２とを設ける。比較部１９２の比較結果に基づいて読出データを確定することが可能であるためレジスタ等の記憶領域を設けてデータを一時的に格納する必要はなく、データ読出回路ＲＤＣの回路構成を簡易に構成することができるとともに、格納領域がないため高速なデータ読出を実行することができる。 （もっと読む）

【課題】熱的安定性に優れ、素子破壊もないスピン注入ＦＥＴを提供する。
【解決手段】本発明の例に関わるスピン注入ＦＥＴは、磁化方向が固定される第１強磁性体１１ａと、スピン注入電流により磁化方向が変化する第２強磁性体１１ｂと、第１及び第２強磁性体１１ａ，１１ｂ間のチャネル上に形成されるゲート電極１５と、チャネルに流れるスピン注入電流の向きを制御し、第２強磁性体１１ｂの磁化方向を決定する第１ドライバ／シンカーＰＡ，ＰＢ，ＮＡ，ＮＢと、第２強磁性体１１ｂの磁化容易軸方向の磁場を発生させるアシスト電流を流す配線ＢＬ（Ｒ）と、配線ＢＬ（Ｒ）を流れるアシスト電流の向きを制御する第２ドライバ／シンカーＰＣ，ＰＤ，ＮＣ，ＮＤとを備える。 （もっと読む）

【課題】参照セルのリカバーに要する時間を短くする。
【解決手段】本発明の例に関わる磁気ランダムアクセスメモリは、第１及び第２参照セル列を含み、行列状に配置された複数の磁気抵抗効果素子１２を有するメモリセルアレイ１１と、第１参照セル列に共有される第１リファレンスビット線ＢＬｒｅｆ０と、第２参照セル列に共有される第２リファレンスビット線ＢＬｒｅｆ１と、第１書き込み電流を流すための第１ドライバ・シンカー１７，１８と、第２書き込み電流を流すための第２ドライバ・シンカー１７，１８と、第１及び第２参照セル列に記憶されたデータを一行ずつチェックし、データの破壊の発見に続けて、一軸書き込み方式により、第１及び第２参照セル列に対して一括してデータ書き込みを実行する制御回路２２とを備える。 （もっと読む）

【課題】電圧が低い状態でも高速動作し、ブリード電流浪費が減少する半導体メモリ装置の提供。
【解決手段】折り返しビットライン構造を有する半導体メモリ装置であり、選択された第１ＢＬまたは第１／ＢＬに信号を印加する第１セルアレイと、第１ＢＬと第１／ＢＬを等価化させる第２導電型チャネルの第１プリチャージ用ＭＯＳトランジスタを有する第１導電型の第１ウェルと、第１ＢＬと第１／ＢＬの信号差を感知・増幅する第１導電型チャネルのセンスアンプ用ＭＯＳトランジスタと、第１ＢＬと第１／ＢＬとセンスアンプ用ＭＯＳトランジスタとを接続、分離する第１導電型チャネルのＭＯＳトランジスタを有する第２導電型の第１ウェルと、第１ＢＬと第１／ＢＬとに印加された信号の差を感知・増幅するセンスアンプ用第２導電型チャネルＭＯＳトランジスタを有する第１導電型の第２ウェルと備える装置を提供する。 （もっと読む）