本発明のスイッチング素子は、電気化学反応に用いられる金属イオンが伝導するためのイオン伝導体と、イオン伝導体に接して、所定の距離だけ離れて設けられた第１の電極および第２の電極と、イオン伝導体に接して設けられた第３の電極とを有する構成である。オン状態に遷移させる電圧が第３の電極に印加されると、第１の電極および第２の電極の間に金属イオンによる金属を析出させて第１の電極および第２の電極を電気的に接続する。また、オフ状態に遷移させる電圧が第３の電極に印加されると、析出した金属を溶解させて第１の電極および第２の電極の電気的接続を切る。
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【課題】大型メモリチップに対して、動作に応じて最適な内部電圧を供給する。
【解決手段】本発明のダイナミックランダムアクセスメモリは、メモリセルからなる複数の独立アレイを有し、独立アレイはアレイを通って延びるディジット線を有しており、独立アレイは、行と列に配置されて複数のアレイブロックを形成しており、ディジット線を用いて、メモリセルについてデータの書込みとデータの読出しを行なう複数の周辺装置を有しており、複数の供給電圧を生成する電源を有し、該電源は、ディジット線をバイアスするバイアス電圧を生成する複数の発生器を有しており、該発生器の数はアレイブロックの数と同じであり、複数の供給電圧を、複数のアレイブロック及び周辺装置に送給する電力分配バスを有している。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、書き込み時にビット線に流れるリーク電流を低減しうる半導体記憶装置の構造及びその書き込み方法を提供する。
【解決手段】 第１の拡散層及び第２の拡散層と、第１の拡散層と第２の拡散層との間の半導体基板上に形成された電荷蓄積層及びゲート電極とを有するＮ型メモリセルトランジスタと、半導体基板に形成され、第１の拡散層に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路と、Ｎ型メモリセルトランジスタへの書き込みの際に、第２の拡散層に基準電圧を印加し、基準電圧に対する負電圧を電源回路から供給して第１の拡散層に印加することにより、第１の拡散層と第２の拡散層との間に電流を流して電荷蓄積層に電荷を蓄積させる書き込み手段とを有する。 （もっと読む）

【課題】バイト単位の書き換えが可能な不揮発性半導体メモリを提供する。
【解決手段】メモリセルアレイは、１個のメモリセルと１個のセレクトトランジスタとから構成されるユニットを有する。１ブロックには、１本のコントロールゲート線が配置され、１本のコントロールゲート線に接続されるメモリセルにより１ページが構成される。ビット線には、ラッチ機能を持つセンスアンプが接続される。データ書き換えは、まず、１ページ分のメモリセルのデータをセンスアンプに読み出し、センスアンプでデータの上書きを行い、ページ消去を行った後、センスアンプのデータを１ページ分のメモリセルに書き込む。センスアンプにおけるデータの上書きによりバイト単位のデータ書き換えが可能となる。 （もっと読む）

【課題】 リーク電流を低減させたワード線選択回路を持つメモリ回路を備えた半導体集積回路装置を提供する。
【解決手段】 メモリセルが接続される第２ワード線とそれと直交する方向に延長され、上記複数の第２ワード線のうち選択された第２ワード線に対応したメモリセルと電気的に接続されてなる複数からなるビット線及び上記第２ワード線の選択／非選択を行うＣＭＯＳインバータ回路からなるワードドライバを含み、選択されるビット線に対応した第２ワード線を含む複数のワードドライバを構成するＰチャネルＭＯＳＦＥＴのソースに対して、第２ワード線の選択レベルに対応した電圧を供給し、それ以外のワードドライバのＰチャネルＭＯＳＦＥＴのソースを非選択レベルに対応した電圧とする。 （もっと読む）

【課題】電源電圧１Ｖ程度のような低い電圧で動作するスタテックメモリにおいて、サブスレショルド電流による待機時の漏れ電流の問題を避けながら、低電力化と動作速度の向上を図る。電源電圧の低下によって減少するスタテックメモリのメモリセルの電圧マージンの確保を図る。
【解決手段】交差結合した比較的高いしきい電圧をもつＭＯＳトランジスタからなるスタティックメモリセルにおいて、その給電線電圧を制御するＭＯＳトランジスタを設けておく。非選択状態にあるメモリセル内の２つの記憶ノードの電圧差が、データ対線ＤＬ，／ＤＬから選択メモリセル内の該２つのノードに書き込み情報に対応した電圧が印加された時の該２つのノードの電圧差よりも大きくなるように、ワード線電圧がオフになった後に該給電線電圧制御トランジスタをオンにして高電圧ＶCHを給電線に与える。 （もっと読む）

【課題】 外乱の影響に強い耐性を有する記憶装置を低コストで実現すると共に、書き換え禁止データを備える。
【解決手段】 記憶装置において、平行配置された複数本の行線１１が設けられた第１の基板１０と、平行配置された複数本の列線２１が設けられ、列線２１が行線１１と交差するように、第１の基板１０と間隙を介して対向配置された第２の基板２０と、行線１１と列線２１との交差部に選択的に配置され、且つ対向する行線１１と列線２１間及び隣接する交差部間で移動可能な粒子３０とを備え、更に交差部に印加される電圧を既定の電圧以下に制御する電圧制限回路を備えた。 （もっと読む）

【課題】 外乱の影響に強い耐性を有する記憶装置を低コストで実現すると共に、データの信頼性を向上させる。
【解決手段】 記憶装置において、平行配置された複数本の行線１１が設けられた第１の基板１０と、平行配置された複数本の列線２１が設けられ、列線２１が行線１１と交差するように、第１の基板１０と間隙を介して対向配置された第２の基板２０と、行線１１と列線２１との交差部に選択的に配置され、且つ対向する行線１１と列線２１間及び隣接する交差部間で移動可能な粒子３０とを備え、行線方向及び列線方向にそれぞれ隣接する四つの交差部で一つのセルを構成し、該セル内の一方又は他方の行方向の二つの交差部に粒子の存在する状態と、一方又は他方の列方向の二つの交差部に粒子の存在する状態とを、ビット状態として割り当てた。 （もっと読む）

【課題】ＤＱゲートに確実にビット線選択信号ＣＳＬのパルス信号を供給し、さらにセンスアンプバンク内でのビット線選択信号ＣＳＬのスキューを抑え、高速な読み出し及び書き込み動作が可能な半導体記憶装置を提供する。
【解決手段】ビット線対ＢＬ、／ＢＬとデータ線対ＤＱ、／ＤＱとの間に配置されたＤＱゲートは、ビット線選択信号ＬＣＳＬによってビット線対とデータ線対との間を接続状態あるいは遮断状態のいずれかの状態に設定する。ＣＳＬ制御回路１３Ａは、ＤＱゲートに供給されるビット線選択信号ＬＣＳＬを制御する。ＣＳＬ制御回路１３ＡとＤＱゲートとの間に配置されたリドライバＲＤは、ＣＳＬ制御回路１３Ａから供給されたビット線選択信号ＧＣＳＬを駆動して、信号ＬＣＳＬをＤＱゲートへ出力する。センスアンプ、データ線対、ＤＱゲートによりセンスアンプバンク１２が構成され、リドライバＲＤはセンスアンプバンク１２内に配置されている。 （もっと読む）

【課題】 通過トランジスタと駆動トランジスタとでゲート長およびゲート幅が相異なると、製造時において管理すべきパラメータの数が多くなるため、半導体記憶装置の製造が煩雑になってしまう。
【解決手段】 ＳＲＡＭセル１は、インバータ１０，２０、Ｎ型ＦＥＴ（電界効果トランジスタ）３２，３４，３６，３８、ワード線４２，４４、およびビット線４６，４８を備えている。ＦＥＴ３２，３４，３６，３８のゲート幅Ｗ２およびゲート長Ｌ２はそれぞれ、ＦＥＴ１２，２２のゲート幅Ｗ３およびゲート長Ｌ３に等しい。特に本実施形態においては、ＦＥＴ１４，２４のゲート幅Ｗ４およびゲート長Ｌ４も、それぞれＷ２（＝Ｗ３）およびＬ２（＝Ｌ３）に等しい。すなわち、ＳＲＡＭセル１は、Ｗ２＝Ｗ３＝Ｗ４、且つＬ２＝Ｌ３＝Ｌ４となるように設計されている。 （もっと読む）

【課題】 電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗体を有する２端子回路にて構成されるメモリセルを備えたクロスポイント型アレイ構成において、双方向の電流を制御でき、非選択メモリセルを流れる寄生電流を抑制可能な不揮発性半導体記憶装置を提供する。
【解決手段】 メモリセル２８０は、可変抵抗体２３０を上部電極２４０と下部電極２５０の間に挟持した可変抵抗素子２６０と、双方向に電流を流せる非線形の電流・電圧特性を有する２端子素子２７０の直列回路からなり、２端子素子２７０が、その両端に絶対値が一定値を越える電圧が印加されると、電圧極性に応じて双方向に電流が流れ、印加電圧の絶対値が前記一定値以下の場合に所定の微小電流より大きい電流が流れないスイッチング特性を有し、絶対値が前記一定値を越える所定の高電圧が印加された場合に３０ｋＡ／ｃｍ^２以上の電流密度の電流を定常的に流すことができる。 （もっと読む）

【課題】不揮発性メモリにおいて、印加電圧が高いという問題があった。これは、絶縁膜を介して、フローティングゲートにキャリアをトンネル効果により注入する必要があるからである。またこのようなキャリアの注入を行うことにより、絶縁膜の劣化が懸念される。そこで印加電圧を低くし、絶縁膜の劣化を防止したメモリを提供することを課題とする。
【解決手段】メモリのフローティングゲートとして機能するものとして、電荷移動錯体を有する無機化合物、及び有機化合物が混在された層を用いることを特徴とする。具体的には、絶縁層間に挟まれた、電荷移動錯体を有する無機化合物、及び有機化合物が混在された層をフローティングゲートとして用いたトランジスタ構造を有する素子である。 （もっと読む）

【課題】 書き込みと消去とを繰り返した場合でも、ホットホール注入によるダメージを回復できて、書き込み状態、および消去状態の特性劣化を防止することができる半導体不揮発性メモリ装置を提供する。
【解決手段】 この半導体不揮発性メモリ装置によれば、アニール部をなす抵抗体１３が半導体不揮発性メモリＭ１に対してアニール処理を行うことによって、データの書き換えと消去の繰り返しによって生じた第１絶縁膜７中のトラップ準位の増大と絶縁膜界面での界面準位の増加を解消できる。したがって、アニール部をなす抵抗体１３を備えたことで、書き込みと消去とを繰り返した場合でも、ホットホール注入によるダメージを回復でき、書き込み状態、および消去状態の特性劣化を防止できる。 （もっと読む）

【課題】半導体メモリ装置及び該ワードラインイネーブル信号ラインの配置方法を提供する。
【解決手段】ワードラインイネーブルドライバがメモリアレイ領域の外側のローデコーダ領域に配置され、ワードラインイネーブル信号ラインが３枚のメタル層のうちの最上層のメタルで形成される半導体メモリ装置。また、ワードラインイネーブル信号ラインのそれぞれが、水平方向に配置される両側のメモリセルアレイのうちの一方に対するサブワードラインドライバにだけ連結される。すなわち、ワードラインイネーブル信号ラインが“Ｌ字状”に配置される。したがって、ワードラインイネーブル信号ラインの長さが短く、かつワードラインイネーブル信号ラインが抵抗の小さい最上層のメタルで形成されるので、ワードラインイネーブル信号ラインの負荷が小さくなる。 （もっと読む）

【課題】各製造工程段階の評価が正確且つ現実的に適用できる工業製品の製造方法を提供する。
【解決手段】工業製品の実マスクによるリソグラフィ工程を利用して、被処理基体の表面に、工業製品の一部をなす実パターン１１２_j-2，１１２_j-1，１１２_j，１１２_j+1，１１２_j+2を形成する工程と、この実パターンの上に配線変更用絶縁膜を形成する工程と、この配線変更用絶縁膜の一部を実パターンの一部が露出するように選択的に除去し、複数の電位抽出用コンタクトホール１１３_j-2，１１３_j-1，１１３_j，１１３_j+1，１１３_j+2；を開口する工程と、電位抽出用コンタクトホールを介して実パターンに電気的に接続される複数の評価用引出し配線１１１_i，１１１_i+1，を形成する工程と、この評価用引出し配線を用いて、実パターンのパターン欠陥を電気的に検出する工程とを含む。 （もっと読む）

【課題】 コンタクトプラグが第１配線に対し幅広である場合においても、意図しない短絡が防止できる。
【解決手段】 コンタクトプラグＶ２は、隣接する複数のＭ１配線に跨って形成され、複数のＭ１配線と１つのＭ２配線とを接続する。
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【課題】不揮発性であり、作製が簡単であり、追記が可能な記憶装置、半導体装置を提供することを課題とする。
【解決手段】一対の導電層間に組成物層が挟まれた単純な構造の記憶素子を有することを特徴とする。上記特徴により、不揮発性であり、作製が簡単であり、追記が可能な記憶装置を提供することができる。また、複数のメモリセル、第１の方向に延在する複数のビット線、及び第１の方向と垂直な第２の方向に延在する複数のワード線を有することを特徴とする。複数のメモリセルの各々は記憶素子を有する。記憶素子は、ビット線を構成する第１の導電層と、ワード線を構成する第２の導電層と、光学的作用により硬化する組成物層を有することを特徴とする。組成物層は、第１の導電層と第２の導電層の間に設けられている。 （もっと読む）

【課題】 素子分離領域等から受けるストレスによりＭＯＳトランジスタに生ずる特性変動を使い分けることで回路に要求される所望の性能を実現する。
【解決手段】 半導体集積回路にはＭＯＳトランジスタが形成される素子活性領域のゲート長方向の寸法を考慮してＭＯＳトランジスタのレイアウト構造が決定されている。素子分離領域等から受けるストレスを考慮したとき、それによる電流駆動能力の低下を抑制すべき回路にはドレイン・ソース間電流の低下が抑制されるようにゲート長方向の素子分離領域間の距離を選べばよい。また、素子分離領域等から受けるストレスを考慮したとき、それによる論理閾値電圧の変動を抑制すべき回路には、そのようなストレスによるドレイン・ソース間電流の変動がｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの間でバランスするようにゲート長方向の素子分離領域間の距離を選べばよい。 （もっと読む）

【課題】不揮発性であって、作製が簡単であり、追記が可能な記憶装置および半導体装置を安価で提供することを課題とする。
【解決手段】基板上に設けられた、第１のトランジスタと第２のトランジスタとを含む素子形成層と、素子形成層上に設けられた記憶素子と、記憶素子の上方に設けられたセンサ部とを有し、記憶素子は、第１の導電層と有機化合物層と第２の導電層との積層構造を有し、第１の導電層と第１のトランジスタとが電気的に接続され、センサ部と第２のトランジスタが電気的に接続されるように設ける。 （もっと読む）

【課題】製造コストを低減可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルＭＴＪを含む。複数の第１書き込み線ＷＢＬは、複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第１方向に沿って設けられる。第１接続線ＣＯＮＷＢＬは、複数の前記第１書き込み線の少なくとも２つを相互に電気的に接続する。 （もっと読む）