半導体記憶装置
【課題】製造コストを低減可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルMTJを含む。複数の第1書き込み線WBLは、複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第1方向に沿って設けられる。第1接続線CONWBLは、複数の前記第1書き込み線の少なくとも2つを相互に電気的に接続する。
【解決手段】半導体記憶装置は、複数のメモリセルMTJを含む。複数の第1書き込み線WBLは、複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第1方向に沿って設けられる。第1接続線CONWBLは、複数の前記第1書き込み線の少なくとも2つを相互に電気的に接続する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電流によって書き込み動作を行う半導体記憶装置に関し、例えば磁気ランダムアクセスメモリ(Magnetic Random Access Memory : MRAM)の書き込み線の配置・配線構成および書き込み動作に関する。
【背景技術】
【0002】
MRAM(例えば非特許文献1(IEEE Journal of Solid-State Circuits, Vol.38, No.5, May 2003, pp.769-773))は磁気抵抗効果を利用して情報を記憶するメモリであり、従来のフラッシュメモリなどが電圧印加によって書き込み動作を行っていたのに対して、電流を流すことによって書き込み動作を行うという特徴を持つ。
【0003】
MRAMに使用されるMTJ(magnetic tunnel junction)素子は、トンネル磁気抵抗効果(tunneling magnetic restive effect)を利用した素子であり、一般的には2つの強磁性層で1つの絶縁層を挟んだ構造を有する。一方の強磁性層は基準層と呼ばれ、その磁化方向は固定される。もう一方の強磁性層は記録層と呼ばれ、その磁化方向は固定されない。トンネル磁気抵抗効果とは、2つの強磁性体膜の磁化方向の相対的な関係が平行、反平行の場合でトンネル電流が変化する現象である。2つの磁化方向の方向が平行の場合、トンネル電流が大きくなるため、MTJ素子の抵抗値は低く、この場合を例えば“0”データとする。一方、2つの磁化方向の方向が反平行の場合、トンネル電流が小さくなるため、MTJ素子の抵抗値が高く、この場合を例えば“1”データとする。書き込み動作は、電流によって発生する磁界によって基準層の磁化方向を基準層と同一方向または反対方向に変化させることで行われる。
【0004】
特許文献1(米国特許第6,545,906B1号明細書)には、いわゆるトグル書き込み方式を採用した磁気記憶装置が記載されている。この方式の磁気記憶装置では、MTJ素子の磁化容易軸方向、MTJ素子の構造、書き込み電流を流すタイミングが従来のものと異なる。
【0005】
特許文献2(特願2002-382393号公報)には、いわゆる抵抗分割型のメモリセルが採用された磁気記憶装置が記載されている。この方式では、抵抗分割型のセルでは、1つのメモリセルが、互いに相補のデータを保持する2つのMTJ素子を有し、読み出し信号の値が、2つのMTJ素子の抵抗比によって決まる。
【特許文献1】米国特許第6,545,906B1号明細書
【特許文献2】特願2002-382393号公報
【非特許文献1】「IEEE Journal of Solid-State Circuits」、2003年5月、Vol.38、No.5、p.769-773
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、書き込み動作に電流を利用する半導体記憶装置において、書き込み動作時における書き込み配線の実効的な抵抗値を低減することで1つのメモリセルアレイの規模を拡大し、それによってチップサイズを縮小することで製造コストを低減可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【0007】
本発明の第1の視点による半導体記憶装置は、配線を流れる電流によってメモリセルに情報を書き込み可能な半導体記憶装置であって、複数のメモリセルと、複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第1方向に沿って設けられた複数の第1書き込み線と、複数の前記第1書き込み線の少なくとも2つを相互に電気的に接続する第1接続線と、を具備することを特徴とする。
【発明の効果】
【0008】
本発明によれば、メモリセルアレイの規模を拡大できることでチップサイズが縮小でき、その結果として製造コストを削減可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【0009】
本発明者等は、本発明の開発の過程において、製造コストを低減可能な磁気記憶装置の実現方法について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【0010】
一般的なMRAMにおいては、書き込み線に電流を流し、その電流によって発生する磁界によって、MTJ素子への情報の書き込みが行われる。すなわち、種々の半導体メモリとは異なり、電流を間接的に用いた書き込み動作であるため、情報の書き込みに必要な電流量が比較的大きい。具体的には、現状で1mA〜数十mAの書き込み電流が必要である。
【0011】
ここで、書き込み線に印加される電圧を一定と仮定すると、オームの法則(V=RI)より、十分な書き込み電流を確保するための書き込み線の抵抗が決定される。そして、書き込み線の長さは、この決定された配線抵抗により決定される。このように決定された長さに応じて、この書き込み線に対して設けられるメモリセルの数の最大値が決定される。つまり、MRAMにおいては、メモリセルアレイの規模は書き込みに必要な電流の値によって決定される。
【0012】
メモリデバイスにおいて、チップサイズを縮小することにより製造コストを低減するためには、メモリセルアレイの規模を可能なだけ大きくする、すなわち、1つの書き込み線に対して設けられるメモリセルの数を多くすることが必要である。書き込み線を長くすればメモリセルの数を増やすことができるが、書き込み線を長くしたことと引き換えに配線抵抗が大きくなる。書き込み配線の両端に印加する電位差を大きくすることで書き込み電流を増大させることは可能である。しかしながら、一般的に電源電圧は各世代毎に固定されており、また電源電圧以上の高電位を使用するためには高耐圧トランジスタの搭載が必要となるために製造コストが増大するため望ましくない。このため、従来は、書き込み線の長さは、書き込み線への印加電圧と書き込み電流とにより決定する長さに制限されていた。すなわち、メモリセルアレイの規模は書き込み電流の大きさにより一意的に決定され、書き込み電流の低減を行うこと以外に、メモリセルアレイ規模を増大させてチップサイズを縮小することにより製造コストを低減させることはできなかった。
【0013】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【0014】
(第1実施形態)
図1は、本発明の各実施形態に共通の半導体記憶装置の構成を概略的に示しており、メモリセルアレイおよび書き込みに関する回路を抽出して示している。図1に示すように、半導体記憶装置は、メモリセルアレイMCAを有する。メモリセルアレイMCAは、後に詳述するように、複数のMTJ素子MTJ、x方向(紙面の左右方向)に延在する複数の書き込みビット線WBL、y方向(紙面の上下方向)に延在する複数の書き込みワード線WWL(図では各1つのみ図示)を有する。
【0015】
MTJ素子MTJとして、MTJ素子MTJに印加される磁界に応じて少なくとも2値の情報を記憶可能な構成とされていれば、あらゆる構成の素子を用いることができる。典型的には、2つの強磁性体膜で1つの絶縁膜を挟んだ構造が用いられる。2つの強磁性体膜の一方は、その磁化方向(スピンの方向)が固定されており、例えばピン層、固着層、基準層等と称される。2つの強磁性体膜の他方は、その磁化方向が磁化容易軸方向に沿って反転可能に構成されており、例えばフリー層、自由層、記憶層等と称される。フリー層とピン層とのスピンの方向が反平行の場合、平行の場合に応じて2値のデータが記録される。
【0016】
MTJ素子MTJへの情報の書き込みは、典型的には、MTJ素子MTJを挟むように、交差する2つの書き込み線(書き込みワード線WWL、書き込みビット線WBL)に電流を流すことにより行われる。この電流によって2つの書き込み線の周りにそれぞれ発生する磁界の合成磁界がMTJ素子に印加され、この合成磁界により、フリー層のスピンの方向が反転し、情報が書き込まれる。書き込まれるべき情報に応じて、2つの書き込み線の一方または両方を流れる電流の方向が決定される。
【0017】
各書き込みビット線WBLの両端には、書き込みビット線電流回路(ドライバ/シンカ)WBLDが接続される。書き込みビット線電流回路WBLDは、それぞれが、電流を流し込むドライバ回路および電流を引き抜くシンク回路を有する。書き込みビット線電流回路WBLDには、ロウデコーダRDからの制御信号が供給され、この制御信号に応じて、ドライバ回路またはシンク回路のいずれかが動作する。ドライバ回路およびシンク回路のいずれが動作するかは、書き込まれる情報に応じた方向の電流が流れるように決定される。
【0018】
同様に、書き込みワード線WWLのそれぞれの両端には書き込みワード線電流回路WWLDが接続される。書き込みワード線電流回路WWLDは、それぞれがドライバ回路およびシンク回路を有する。書き込みワード線電流回路WWLDには、カラムデコーダCDからの制御信号が供給される。この制御信号応じて、書き込みの際、ドライバ回路およびシンク回路のいずれかが動作する。ドライバ回路およびシンク回路のいずれが動作するかは、書き込まれる情報に応じた方向の電流が流れるように決定される。
【0019】
ロウデコーダRDおよびカラムデコーダCD(制御部)は、アドレス信号に応じたアドレスのMTJ素子MTJに情報が書き込まれるように、書き込み線電流回路(書き込みビット線電流回路WBLD、書き込みワード線電流回路WWLD)を制御する。
【0020】
なお、いずれか一方向のみに書き込み電流が流れれば良い場合、書き込みビット線電流回路WBLD、書き込みワード線電流回路WWLDは、電流の流れる方向に応じてドライバ回路またはシンク回路のいずれかの機能を有していればよい。
【0021】
以上、説明の簡略化のために、書き込みに要する部分のみが抽出して図示され、説明がなされている。例えば読み出しワード線、選択トランジスタ等の読み出しに要する部分は、当業者によれば公知技術を用いることにより実現される。
【0022】
次に、図2を参照して、本発明の第1実施形態に係る半導体記憶装置について説明する。図2は、本発明の第1実施形態に係る半導体記憶装置の主要部を概略的に示す図である。図2は、図1のメモリセルアレイMCAの部分のみを示している。図2に示すように、メモリセルとしての複数のMTJ素子MTJが行列状に配置されることによりメモリセルアレイMCAが構成されている。MTJ素子MTJは、例えば、紙面の上下方向に沿ってx個(xは2以上の自然数)、左右方向に沿ってy個(yは2以上の自然数)配置されている。
【0023】
図2に示すように、x本の書き込みビット線WBLが、紙面の横方向に並んだMTJ素子を通るように、紙面の横方向に延在する。同様に、y本の書き込みワード線WWLが、紙面の縦方向に並んだMTJ素子MTJを通るように、紙面の縦方向に延在する。書き込みビット線WBLおよび書き込みワード線WWLは、その交差点のMTJ素子と、それぞれ電気的、または磁気的、または電気的かつ磁気的に接続されている。
【0024】
書き込みビット線WBLは、接続線(第1接続線)CONWBLにより相互に電気的に接続されている。接続線CONWBLは、書き込みワード線WWLが延在する方向に沿って延在する。接続線CONWBLにより相互に接続される書き込みビット線WBLの本数は、全書き込みビット線WBLの本数と同じであっても良いし、図52に示すように、例えば2のn乗本(nは自然数)ごととすることもできる(図52は4本を例示)。
【0025】
接続線CONWBLは、メモリセルアレイMCAの中央、端部近傍等、任意の位置に配置することができるが、典型的には図36のようにメモリセルアレイMCAの中央に位置する。すなわち、書き込みビット線WBLの中央に位置する。ここで、中央とは中央とその近傍を意味し、例えば、書き込みビット線WBLの接続線CONWBLの右側の部分と左側の部分との長さの比が10%以下になるような位置を言う。また、図36に示すように、メモリセルアレイMCAと書き込みビット線ドライバWBLDとの間にセンスアンプSAが設けられている場合でも、同様の位置に接続線CONWBLを配置することもできる。すなわち、書き込みビット線WBLのメモリセルアレイMCA内の部分の長さL1、センスアンプSA内の部分の長さをL2とした場合、書き込みビット線WBLの端から(L1/L2)/2となる位置に、接続線CONWBLが設けられる。この場合も、書き込みビット線WBLの接続線CONWBLの両側の2つの部分の長さが、ほぼ同じ(例えば10%程度の差)であれば良く、完全に同じである必要は無い。このように、接続線CONWBLを書き込みビット線WBLの中央とする理由は、接続線COBWBLにより分かれる、書き込みビット線WBLの2つの部分間の抵抗値のバランスを取るためである。
【0026】
また、図3に示すように、MTJ素子MTJおよび書き込みワード線からなる2列の間隔を、接続線CONWBLを挟む部分のみ大きくすることも可能である。この場合、例えば、接続線CONWBLと、これに隣接するMTJ素子MTJとの間の距離Laを、MTJ素子MTJと、これに隣接する書き込みワード線との間の距離Lbより大きくする。こうすることにより、接続線CONWBLを流れる電流により、接続線CONWBLに隣接するMTJ素子MTJに誤書き込みされる可能性を低くすることができる。電流により発生する磁界の大きさは距離の2乗に反比例するため、例えば、書き込み線とMTJ素子との距離を1.5倍にした場合、MTJ素子に印加される磁界は約44%まで低減される。
【0027】
また、図4に示すように、書き込みワード線WWLが、接続線(第2接続線)CONWWLにより相互に電気的に接続される構成とすることも可能である。接続線CONWWLは、書き込みビット線WBLが延在する方向に沿って延在し、典型的にはメモリセルの中央に位置する。
【0028】
さらに、図5に示すように、接続線CONWWL、CONWBLが両方設けられた構成とすることもできる。この場合、接続線CONWBLにより接続される書き込みビット線WBLの本数と、接続線CONWWLにより接続される書き込みワード線WWLの本数とが同じであっても(図53)異なっていても(図54)構わない。図53は、いずれも4本の場合を例示している。図54は、相互接続される書き込みビット線WBLの本数が4で、相互接続される書き込みワード線WWLの本数が2の場合を例示している。また、図55に例示するように、書き込みワード線WWLの長さ(書き込みワード線方向WWLに沿ったMTJ素子MTJの数)が、書き込みビット線WBLの長さ(書き込みビット線WBL方向に沿ったMTJ素子MTJの数)より大きくすることもできる。
【0029】
接続線CONWBLは、例えば書き込みビット線WBLと同じ配線層に設けられていても良いし、他の配線層に設けられていても構わない。同様に、接続線CONWWLは、書き込みワード線WWLと同じ配線層に設けられていても良いし、他の配線層に設けられていても良い。接続線CONWBL、CONWWLの両方が設けられる場合は、例えば、図6に示すように、書き込みビット線WBLと接続線CONWBLとを同じ配線層に設け、書き込みワード線WWLと接続線CONWWLとを同じ配線層に設けることができる。図6において、例えば、実線がMTJ素子MTJの上層の配線層であり、破線がMTJ素子MTJの下層の配線層である。または、図7に示すように、書き込みビット線WBLと接続線CONWWLとを同じ配線層に設け、書き込みワード線WWLと接続線CONWBLとを同じ配線層に設けてもよい。この場合、各黒点の位置において、2つの配線層を電気的に接続するコンタクトが形成される。
【0030】
本発明の第1実施形態に係る半導体記憶装置によれば、書き込みビット線WBLが、接続線CONWBLにより相互に電気的に接続されている。このため、書き込み電流を書き込みビット線WBLに流した際の書き込みビット線WBLの実効的な配線抵抗が減少する。よって、書き込みビット線WBLの両端への印加電圧と書き込み電流を維持したままで、書き込みビット線WBLを長くすることができる。よって、1つの書き込みビット線WBLに対して設けられるMTJ素子を増やすことができ、メモリセルアレイMCAの規模を増大させることができる。メモリセルアレイMCAの規模が増大することによってチップサイズが縮小でき、その結果として1つのウェハから製造できるチップ数が増加するため、製造コストを削減できる。
【0031】
また、接続線CONWWLにより書き込みワード線WWLが相互に電気的に接続された場合も、書き込みワード線WWLの実効的な配線抵抗を減らすことにより、同様の利点を得られる。さらに、接続線CONWBL、CONWWLの両方が設けられることにより、書き込みビット線WBLおよび書き込みワード線WWLを長くすることができる。よって、メモリセルアレイMCAの増大による製造コストの削減の効果がより高くなる。
【0032】
(第2実施形態)
第2実施形態は、第1実施形態の半導体記憶装置の書き込み線への電流の流し方に関する。
【0033】
第1実施形態の図2の構成において接続線CONWBLの左側のMTJ素子MTJに書き込まれる場合を例に取り、図8、図9を参照して第2実施形態について以下に説明する。ここで、書き込み対象のMTJ素子(選択MTJ素子)が接続線CONWBLの左側にある場合の代表例として、紙面の上から2本目の書き込みビット線WBLが通るMTJ素子MTJに書き込まれる場合について説明する。
【0034】
図8、図9は、それぞれ、本発明の第2実施形態の主要部の書き込みの際の状態の1つを概略的に示す図である。特に、図8は、選択MTJ素子を通る書き込みビット線(選択書き込みビット線)WBL内を紙面の右に向かって書き込み電流が流れる場合を示している。図9は、選択書き込みビット線WBL内を紙面の左に向かって書き込み電流が流れる場合を示している。図8、図9の書き込みビット線電流回路WBLDにおいて、鋭角の先端部が書き込みビット線WBLを向いているものは、ドライバ回路が動作していることを意味する。一方、鋭角の先端部が書き込みビット線WBLと反対を向いているものは、シンク回路が動作していることを意味する。なお、図8、図9において、書き込みワード線WWLは省略されている。また、スタンバイ時は、全ての書き込みビット線WBLは、所定の電位(例えば共通電位(接地電位))にプリチャージされている。
【0035】
図8に示すように、選択書き込みビット線WBL内で紙面の右に向かって書き込み電流が流れる場合、選択書き込みビット線と接続された1対の書き込みビット線電流回路(選択書き込みビット線電流回路)WBLDのうち、左側においてはドライバ回路が動作し、右側においてはシンク回路が動作する。一方、選択書き込みビット線電流回路WBLD以外の書き込みビット線電流回路WBLDにおいては、シンク回路が動作する。
【0036】
左側の選択書き込みビット線電流回路WBLDから流れてきた書き込み電流は、接続線CONWBLを介して他の書き込みビット線WBLへと分散する。これら分散した電流は、各シンク回路により引き抜かれることにより、書き込みビット線WBLの接続線CONWBLより右側の部分では、右に向かって電流が流れる。また、書き込みビット線WBLの接続線CONWBLより左側の部分では、左に向かって電流が流れる。このように、書き込み電流が全ての書き込みビット線WBLへと分散するため、各書き込みビット線WBLを流れる電流は低下する。例えば、各書き込みビット線WBLのドライバ回路またはシンク回路と接続線CONWBLとの間の配線抵抗をRとした場合、書き込み電流経路の抵抗値はR+R/(2n−1)に低減される(nは相互接続された書き込みビット線WBLの本数)。書き込みビット線WBLを相互接続しない従来の場合、書き込み電流経路の抵抗値は2Rであるため、nに応じて約33%〜約50%の抵抗値低減が可能であることが定性的に説明できる。このため、書き込みビット線WBLの配線抵抗をより大きくする、すなわち書き込みビット線WBLをより長くすることが可能となる。
【0037】
図9に示すように、選択書き込みビット線WBL内で紙面の左に向かって書き込み電流を流す場合、1対の選択書き込みビット線電流回路WBLDのうち、右側においてはドライバ回路が動作し、左側においてはシンク回路が動作する。一方、選択書き込みビット線電流回路WBLD以外の書き込みビット線電流回路においてはドライバ回路が動作する。
【0038】
右側の選択書き込みビット線電流回路WBLDを除く書き込みビット線電流回路WBLDから流れ出す書き込み電流は、接続線CONWBLを介して、選択書き込みビット線WBLの接続線CONWBLより左側の部分に流れ込む。すなわち、選択書き込みビット線WBLの接続線CONWBLより左側の部分を流れる電流は、全てのドライバ回路が流し込む電流の総和となる。このため、書き込みビット線WBLの配線抵抗を上げる、すなわち書き込みビット線WBLを長くしたとしても、選択書き込みビット線WBLの選択MTJ素子MTJを通る部分に十分に大きな電流を流すことができる。換言すれば、十分な書き込み電流を流すことができるとともに、書き込みビット線WBLをより長くすることができる。
【0039】
なお、図8の場合に関し、選択書き込みビット線電流回路WBLD以外のビット線電流回路WBLDにおいて、全てのシンク回路が動作することは必ずしも必要ではない。すなわち、少なくとも1つ以上のシンク回路が動作していればよい。また、図9の場合に関しても、選択書き込みビット線電流回路WBLD以外のビット線電流回路WBLDにおいて、少なくとも1つ以上のドライバ回路が動作していればよい。このことは、以下の各実施形態においても同様に当てはまる。
【0040】
以上、選択MTJ素子MTJが、接続線CONWBLの左側にある場合を例に取り説明した。選択MTJ素子MTJが、接続線CONWBLの右側にある場合も同様である。すなわち、選択書き込みビット線WBLを右に向かって流れる場合は、左側の選択書き込み線電流回路WBLDにおいてはドライバ回路が動作し、右側においてはシンク回路が動作する。これ以外の書き込みビット線電流回路WBLDにおいては、ドライバ回路が動作する。一方、選択書き込みビット線WBLを左に向かって流れる場合は、右側の選択書き込み線電流回路WBLDにおいてはドライバ回路が動作し、左側においてはドライバ回路が動作する。これ以外の書き込みビット線電流回路WBLDにおいては、シンク回路が動作する。
【0041】
また、書き込みビット線WBLに関して、すなわち第1実施形態の図2の例に関して説明したが、図4の例に関しても同様にして、各書き込みワード線電流回路WWLDがドライバ回路またはシンク回路のいずれが活性化されるかが決定される。次に、書き込み線において一方向のみに電流が流れれば書き込み動作が行える場合があり、図4の場合を例に取り、以下に説明する。図10、図11は、それぞれ、第2実施形態の書き込みの際の状態の1つを概略的に示す図であり、書き込みワード線WWLの一方向、例えば紙面の上から下に向かう方向にのみ電流が流れる場合を示している。
【0042】
選択MTJ素子MTJが接続線CONWWLの上側にある場合、図10に示すように、選択書き込みワード線WWLと接続されたドライバ回路のみが動作し、それ以外のドライバ回路は動作しない。一方、シンク回路は全てが動作する。また、選択MTJ素子MTJが接続線CONWWLの下側にある場合、図11に示すように、選択書き込みワード線WWLと接続されたシンク回路のみが動作し、それ以外のシンク回路は動作しない。一方、ドライバ回路は全てが動作する。このような制御により、書き込み電流回路が、ドライバ回路およびシンク回路の一方のみを有している場合でも、書き込み線の選択MTJ素子MTJを通る部分に十分な書き込み電流を流しつつ、書き込み線を長くすることができる。なお、図10、図11において、書き込みビット線WBLは省略されている。
【0043】
さらに、図5の例に関しても、本実施形態において示した各制御を組み合わせることにより、書き込みビット線WBL、書き込みワード線WWLの両方に関して、十分な書き込み電流の確保しつつ、その長さを伸ばすことができる。
【0044】
次に、書き込みビット線電流回路WBLD、書き込みワード線電流回路WWLDの制御について説明する。図56は、書き込みビット線電流回路とその制御信号を示す図である。図56に示すように、紙面左側の各書き込みビット線電流回路WBLD1には、制御信号LSEL、DAT1、WACT、およびアドレス信号USEL(m)、SEL(n)が供給される。紙面右側の各書き込みビット線電流回路WBLD2には、制御信号RSEL、DAT0、WACT、およびアドレス信号USEL(m)、SEL(n)が供給される。なお、mは、1つの接続線CONWBLにより接続された書き込みビット線群の数であり、nは1つの接続線CONWBLにより相互に接続される書き込みビット線WBLの数である。以下、1つの接続線CONWBLにより接続された書き込みビット線WBL、およびこの書き込みビット線WLが通るMTJ素子MTJを相互接続ユニットと称する。なお、以下の説明において、書き込みビット線WBL、および書き込みビット線電流回路WBLDに関してのみ説明するが、書き込みワード線WWLおよび書き込みワード線電流回路に関しても全く同様である。
【0045】
書き込みビット線電流回路WBLDが、制御信号LSEL、RSEL、DAT0、DAT1、USEL(m)、SEL(n)、WACTの組み合わせに応じて制御される。この結果、選択MTJ素子MTJの位置、選択MTJ素子の接続線CONWBLに対する位置、書き込みデータに応じて、図8、9等と同様の状態が形成されるとともに選択MTJ素子に磁界が印加される。
【0046】
図47は、制御信号LSEL、RSELに関して示す図である。制御信号LSELは、全ての書き込みビット線電流回路WBLD1に供給される。制御信号LSELは、選択MTJ素子MTJが接続線CONWBLの左側にあることを示す信号であり、このような場合に例えばハイレベルとされる。制御信号RSELは、全ての書き込みビット線電流回路WBLD2に供給される。制御信号RSELは、選択MTJ素子MTJが接続線CONWBLの右側にあることを示す信号であり、このような場合に例えばハイレベルとされる。また、制御信号LSEL、RSELはロウアドレスとして書き込みワード線電流回路WWLD1、WWLD2に供給される。
【0047】
また、同様に、書き込みワード線電流回路WWLD1には、選択MTJ素子がCONWWLの上側にあることを示す信号が供給される。書き込みワード線電流回路WWLD2には、選択MTJ素子がCONWWLの下側にあることを示す信号が供給される。
【0048】
図48は、制御信号DAT0、DAT1に関して例示する図である。制御信号DAT0は、全ての書き込みビット線電流回路WBLD2に供給され、書き込みデータが“0”であることを示す信号であり、このような場合に例えばハイレベルとされる。制御信号DAT1は、全ての書き込みビット線電流回路WBLD1に供給され、書き込みデータが“1”であることを示す信号であり、このような場合に例えばハイレベルとされる。制御信号DAT0と制御信号DAT1とは、互いに相補な信号である。
【0049】
図49は、アドレス信号USEL(m)に関して例示する図であり、mが255の場合を例示している。アドレス信号USEL(0)は、1番目の相互接続ユニットと接続された全ての書き込みビット線電流回路WBLD1、WBLC2に供給される。同様に、アドレス信号USEL(x)は、x+1番目の相互接続ユニットと接続された全ての書き込みビット線電流回路WBLD1、WBLC2に供給される。
【0050】
図50は、アドレス信号SEL(n)に関して例示する図である。アドレス信号SEL(0)は、各相互接続ユニット内で、最もロウアドレスの小さい(上から1番目の)書き込みビット線電流回路WBLD1、WBLC2に供給され、このような書き込みビット線電流回路WBLD1、WBLC2を選択することを示す信号である。同様に、アドレス信号SEL(y)は、各相互接続ユニット内で、y+1番目にロウアドレスの小さい(上からy+1番目の)書き込みビット線電流回路WBLD1、WBLC2に供給され、このような書き込みビット線電流回路WBLD1、WBLC2を選択することを示す信号である。
【0051】
図51は、信号WACTに関して例示する図である。信号WACTは、全ての書き込みビット線電流回路WBLD1、WBLC2に供給される。信号WACTは、書き込みビット線電流回路WBLD1、WBLC2の動作または非動作を示す旨の信号である。
【0052】
本発明の第2実施形態に係る半導体記憶装置によれば、第1実施形態の構成における書き込みの際、複数の書き込み線電流回路内で活性化されるドライバ回路の数とシンク回路の数が異なる。すなわち、選択書き込み線(選択書き込みビット線WBL、選択書き込みワード線WWL)以外の書き込み線に接続されたドライバ回路またはシンク回路も、書き込み電流の方向に応じて合わせて活性化される。このため、選択MTJ素子MTJを通過した書き込み電流が他の書き込み線に分散するので、書き込み線に従来よりも大きな書き込み電流を流すことが可能となる。すなわち、書き込み線を長くすることにより書き込み線の配線抵抗が上がったとしても、十分な書き込み電流を確保できる。また、複数の書き込み線からの電流の総和が選択書き込み線に流れ込むので、書き込み線を長くしたとしても、書き込み線に大きな電圧を印加せずに十分な書き込み電流を確保することができる。
【0053】
(第3実施形態)
第3実施形態では、第2実施形態の制御に加えて、選択書き込み線に隣接する書き込み線の、選択MTJ素子MTJと隣り合う部分には電流が流れないように制御が行われる。
【0054】
図12、図13は、本発明の第3実施形態に係る半導体記憶装置の主要部の書き込みの際の状態の1つをそれぞれ概略的に示す図である。図12は、紙面の上から2本目に該当する選択書き込みビット線WBLにおいて、書き込み電流が紙面の右に向かって流れる場合を示しており、第2実施形態の図8の状態に対応している。図13は、選択書き込みビット線WBLにおいて、書き込み電流が紙面の左に向かって流れる場合を示しており、第2実施形態の図9の状態に対応している。
【0055】
図12に示すように、選択書き込みビット線WBLと隣接する書き込みビット線WBL(隣接書き込みビット線)と接続された書き込みビット線電流回路の、接続線CONWBLを境として選択MTJ素子MTJがある側ではドライバ回路およびシンク回路の何れもが動作しない。その他の書き込みビット線電流回路においては、シンク回路が動作する。
【0056】
また、図13に示すように、隣接書き込みビット線と接続された書き込みビット線電流回路の、接続線CONWBLを境として選択MTJ素子MTJがある側ではドライバ回路およびシンク回路の何れもが動作しない。その他の書き込みビット線電流回路WBLDにおいては、ドライバ回路が動作する。
【0057】
図12、図13の制御とすることにより、隣接書き込みビット線WBLの選択MTJ素子MTJと隣り合う部分には電流が流れない。
【0058】
本発明の第3実施形態に係る半導体記憶装置によれば、第2実施形態の構成に加え、隣接書き込み線(隣接書き込みビット線WBLおよび隣接書き込みワード線WWL)の選択MTJ素子MTJと隣り合う部分には電流が流れない。このため、第2実施形態と同じ効果を得られるとともに、隣接書き込み線の選択MTJ素子MTJと隣り合う部分を流れる電流により発生する磁界が選択MTJ素子MTJに印加されることを防止できる。よって、MTJ素子MTJへの誤書き込みを回避できる。
【0059】
(第4実施形態)
第4実施形態では、選択MTJ素子MTJの位置に応じて、選択書き込み線以外の書き込み線(非選択書き込み線)のいずれか一端のみのドライバ回路またはシンク回路が動作する。
【0060】
図14、図15は、本発明の第4実施形態に係る半導体記憶装置の主要部の書き込みの際の状態の1つを概略的に示す図である。図14は、紙面の上から2本目に該当する選択書き込みビット線WBLにおいて、書き込み電流が紙面の右に向かって流れる場合を示しており、第2実施形態の図8の状態に対応している。図15は、選択書き込みビット線WBLにおいて、書き込み電流が紙面の左に向かって流れる場合を示しており、第2実施形態の図9の状態に対応している。
【0061】
図14に示すように、接続線CONWBLの左側のドライバ回路およびシンク回路は、選択書き込みビット線WBLに接続されたものを除いて全て動作しない。選択書き込みビット線WBLに接続されたドライバ回路のみが動作する。一方、接続線CONWBLの右側では全てのシンク回路が動作する。
【0062】
また、図15に示すように、接続線CONWBLの左側のドライバ回路およびシンク回路は、選択書き込みビット線WBLに接続されたものを除いて全て動作しない。選択書き込みビット線WBLに接続されたシンク回路は活性化されている。一方、接続線CONWBLの右側では全てのドライバ回路が動作する。
【0063】
書き込みの際、選択MTJ素子MTJを通る書き込みワード線WWLに書き込み電流が流れるため、この書き込み電流による磁界が選択MTJ素子MTJと同じ列に属する非選択MTJ素子MTJにも印加される。この状態で、選択書き込みビット線WBL以外の書き込みビット線(非選択書き込みビット線)の、選択書き込みワード線WWLからの磁界が印加される非選択MTJ素子MTJを通る部分に電流が流れると、これら非選択MTJ素子MTJに誤書き込みされる恐れがある。そこで、本発明の第4実施形態に係る半導体記憶装置によれば、接続線CONWBLを境として選択MTJ素子MTJと同じ側のドライバ回路およびシンク回路は、選択書き込みビット線WBLと接続されたものを除いて動作しない。この結果、選択MTJ素子MTJと同じ側で且つ選択書き込みワード線WWLが通る非選択MTJ素子MTJに、書き込みビット線WBLからの磁界が印加されることが回避される。よって、これら非選択MTJ素子MTJが誤書き込みされる可能性を大幅に減少させることができる。
【0064】
なお、以上、書き込みビット線WBLに関して、第1実施形態の図2の例に関して説明したが、図4、図5の例に関しても同様にして制御することができる。
【0065】
(第5実施形態)
第5実施形態は、いわゆるトグル書き込み方式を採用した半導体記憶装置(トグルMRAM)に関する。トグルMRAMは、米国特許第6,545,906B1号明細書(Savtchenko et al.)に記載されている。トグルMRAMのMTJ素子MTJの磁化容易軸方向は、書き込みビット線および書き込みワード線からなる平面において、書き込みビット線および書き込みワード線に対して45°の角度を持った方向に沿う。そして、MTJ素子の構造および書き込み電流を流すタイミングが従来のものと異なる。
【0066】
まず、トグル書き込み方式を採用した半導体記憶装置について以下に説明する。図16は、トグルMRAMに用いることができるMTJ素子の構造を概略的に示す断面図である。なお、図16は、フリー層とピン層の磁化方向が平行の状態(パラレル状態)を示している。図16に示すように、フリー層101とピン層102により、絶縁性のトンネルバリア層103が挟まれる。ピン層102は、強磁性金属からなる2つの強磁性層111、112と、これら強磁性層111、112に挟まれた常磁性金属からなる常磁性層113と、反強磁性金属からなる反強磁性層114を有する。これら強磁性層111、112と常磁性層113からなる構造が、反強磁性層114上に設けられる。2つの強磁性層111、112は、反強磁性結合している。
【0067】
フリー層101は、強磁性金属からなる2つの強磁性層121、122と、これら強磁性層に挟まれた常磁性金属からなる常磁性層123と、を有する。2つの強磁性層121、122は、反強磁性結合している。平行状態において、トンネルバリア層103を挟む2つの強磁性層111、122の磁化方向は平行状態である。
【0068】
一方、MTJ素子MTJが反平行の状態(アンチパラレル状態)の場合、図17に示すように、トンネルバリア層103を挟む2つの強磁性層111、122の磁化方向は反平行状態である。
【0069】
次に、トグル書き込み方式による書き込み方法について、以下に概略を説明する。トグル書き込み方式を採用する場合には、まず、書き込み対象となるMTJ素子のデータが読み出され、そのデータと書き込みデータとが一致するならば書き込みを行わず、両者が一致しないときのみ書き込みが行われる。
【0070】
トグル書き込み方式では、書き込みを行うと、書き込み前のMTJ素子の状態に関わらずMTJ素子の状態が変化する。例えば、書き込みにより、反平行状態のMTJ素子は平行状態に変化し、平行状態のMTJ素子は反平行状態に変化する。
【0071】
図18に示すように、MTJ素子MTJの状態を反転させるには、書き込みワード線WWLには、IWWLを流し、書き込みビット線WBLには、IWBLを流せばよい。書き込み電流IWWL、IWBLを与えるタイミングは、例えば、図19に示すようなタイミングとする。図19に示すように、書き込み電流IWWLを与えるタイミングと書き込み電流IWBLを与えるタイミングとの間に、一定期間Aのずれが存在する。
【0072】
以下、図19の波形図に示す期間T1〜T5のそれぞれにおけるMTJ素子MTJの状態について説明する。なお、以下の書き込み動作の間、ピン層の強磁性層の磁化方向は変化しない。
【0073】
期間T1(初期状態)
図20に示すように、MTJ素子MTJは、トンネルバリア膜を挟んで対向する2つの強磁性層の磁化の方向に応じて、平行状態または反平行状態にある。すなわち、図20〜図24において、フリー層の2つの強磁性層のうちの第1強磁性層、第2強磁性層が、図16、図17の強磁性層122、111のいずれか一方に対応する。そして、図16、図17の強磁性層122の磁化方向が、図20の第1強磁性層の磁化方向に対応する場合、MTJ素子は初期状態において平行状態である。一方、図16、図17の強磁性層122の磁化方向が、図20の第2強磁性層の磁化方向に対応する場合、MTJ素子は初期状態において反平行状態である。なお、フリー層内の第1強磁性層、第2強磁性層の磁化方向は、互いに反対方向であるため、フリー層内の合成磁化は、ほぼゼロである。
【0074】
期間T2(IWWLの供給)
図21に示すように、書き込みワード線WWLに書き込み電流IWWLを流すと、この書き込み電流IWWLにより磁界が発生する。この結果、フリー層内の第1強磁性層、第2強磁性層のそれぞれの磁化方向が書き込み電流IWWLにより発生した磁界の方向を向こうとすることにより、フリー層に合成磁化方向が現れる。
【0075】
ここで、フリー層内の2つの強磁性層の反強磁性結合を調整して設計することにより、これら2つの強磁性層のそれぞれの磁化方向が書き込み電流IWWLにより発生した磁界方向を向くことがないようにする。フリー層内の2つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら時計回りに回転し、書き込み電流IWWLにより発生した磁界方向を向こうとする。そして、フリー層の合成磁化方向が、書き込み電流IWWLにより発生した磁界方向と一致した時点で、フリー層内の2つの強磁性層の磁化方向の回転が停止する。すなわち、回転の結果、フリー層の合成磁化方向は、書き込みビット線WBLと平行な方向を向く。
【0076】
期間T3(IWWL、IWBLの供給)
次に、図22に示すように、書き込みワード線WWLに書き込み電流IWWLを流している状態において、書き込みビット線WBLに書き込み電流IWBLを流すと、これら書き込み電流IWWL、IWBLにより合成磁界が発生する。この結果、フリー層内の2つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら、フリー層の合成磁化方向の向きが書き込み電流IWWL、IWBLによって発生した合成磁界方向と一致するまで回転する。すなわち、回転の結果、フリー層の合成磁化方向は、MTJ素子MTJの磁化容易軸方向を向く。
【0077】
期間T4(IWBLの供給)
次に、図23に示すように、書き込みワード線WWLに流していた書き込み電流IWWLを遮断すると、書き込みビット線WBL内を流れる書き込み電流IWBLのみによる磁界が発生する。この結果、フリー層内の2つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら、フリー層の合成磁化方向の向きが書き込み電流IWBLによって発生した合成磁界方向と一致するまで回転する。すなわち、回転の結果、フリー層の合成磁化方向は、書き込みワード線WWLと平行な方向を向く。
【0078】
期間T5(書き込み完了)
次に、図24に示すように、書き込みビット線WBLに流していた書き込み電流IWBLを遮断すると、フリー層内の2つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら、MTJ素子MTJの磁化容易軸方向と一致するまで回転する。
【0079】
ここで、フリー層内の2つの強磁性層のそれぞれの磁化方向は、期間T4経過後、初期状態から反対向きに変わりつつあるため、書き込み電流を遮断した後、初期状態から反対向きになるほうがエネルギー的に安定である。その結果、MTJ素子MTJの状態が反転する。
【0080】
なお、本例では、図19に示すように、書き込みワード線WWLに電流を流すタイミングを、一定の遅延時間Aだけ、書き込みビット線WBLに電流を流すタイミングよりも早くしている。しかし、これとは逆に、書き込みビット線WBLに電流を流すタイミングを、一定の遅延時間Aだけ、書き込みワード線WWLに電流を流すタイミングよりも早くなるように設定してもよい。この場合、磁化方向の回転方向は、上記例とは異なる。しかし、フリー層の合成磁化方向がある時点で印加された書き込みワード線WWLおよび書き込みビット線WBLによる磁界の方向を向くように、フリー層内の2つの強磁性層の磁化方向が回転することに変わりはない。
【0081】
次に、上記したようなトグル書き込み方式が採用された半導体記憶装置に関わる本発明の第5実施形態について以下に説明する。図25は、本発明の第5実施形態に係る半導体記憶装置の主要部を概略的に示す図である。図25に示すように、第5実施形態に係る半導体記憶装置は、トグル書き込み方式を採用しており、MTJ素子MTJの磁化容易軸の方向は、書き込みビット線および書き込みワード線に対して45°の角度を持った方向に沿う。また、本実施形態のMTJ素子MTJは、トグル書き込み方式に適した構成を有しており、例えば図17に示す構成を有する。図25は、書き込みビット線WBLが、接続線CONWBLにより相互に電気的に接続された例を示しており、第1実施形態の図2に対応する。これ以外の構成に関しては、第1実施形態の図2と同じである。
【0082】
また、図26に示すように、書き込みワード線WWLが、接続線CONWWLにより相互に電気的に接続された構成とすることもできる。図26は、第1実施形態の図4に対応し、MTJ素子MTJの構成および磁化容易軸の方向が異なることを除いて、図4と同じである。
【0083】
さらに、図27に示すように、接続線CONWBL、CONWWLが両方設けられた構成とすることも可能である。図27は、第1実施形態の図5に対応し、MTJ素子MTJの構成および磁化容易軸の方向が異なることを除いて、図5と同じである。
【0084】
本発明の第5実施形態に係る半導体記憶装置によれば、MTJ素子MTJの磁化容易軸方向の向きと無関係に、書き込み線が接続線により相互に電気的に接続されることにより、第1実施形態と同じ利点を得られる。
【0085】
(第6実施形態)
第6実施形態は、リダンダンシ回路が設けられた場合に関する。図28は、本発明の第6実施形態に係る半導体記憶装置の主要部を概略的に示す図である。図28に示すように、半導体記憶装置は、第1実施形態と同じ構成のメモリセルアレイMCAと、冗長(置換用)メモリセルアレイRMCAを有する。例えば、半導体記憶装置の動作テストの際に、複数のヒューズ等により構成されるプログラム配線部を用いて内部回路をプログラムしておく。この内部回路により、実際の使用時に不良のMTJ素子またはMTJ素子を含むラインのアドレスが入力されても、冗長メモリセルアレイMCA内の冗長MTJ素子RMTJに選択が切り替わる。
【0086】
冗長メモリセルアレイMCAの構成は、メモリセルアレイMCAと同様である。すなわち、複数の冗長MTJ素子RMTJが行列状に配置され、これらMTJ素子RMTJを交点として、置換用の書き込みビット線RWBL、書き込みワード線WWLが交差する。書き込みビット線RWBLは、接続線CONRWBLにより相互に電気的に接続される。ここで、接続線CONRWBLにより接続される書き込みビット線RWBLの本数は、メモリセルアレイMCAにおいて接続線CONWBLにより接続される書き込みビット線WBLの本数Lと同じに設定されている。
【0087】
不良のMTJ素子MTJが置換される際、1つの接続線CONWBLにより接続されたビット線WBLおよびこれらが通るMTJ素子MTJの単位で、書き込みビット線RWBLおよび冗長MTJ素子RMTJと置換される。これにより、MTJ素子が冗長MTJ素子RMTJにより置換されたとしても、置換されていない場合と同等に半導体記憶装置を動作し、且つメモリセルアレイMCAにおいて接続線により得られるのと同じ利点を得ることができる。
【0088】
なお、上記説明において、1つのメモリセルアレイMCAに対して1つの冗長メモリセルアレイRMCAが設けられる例を示した。しかしながら、これに限らず、例えば図29に示すように、1つの冗長メモリセルアレイRMCA内の複数の単位のそれぞれが、複数のメモリセルアレイMCAにより置換されていても良い。
【0089】
また、上記説明において、メモリセルアレイMCAに加えて冗長メモリセルアレイRMCAを設ける例を示したが、一つのメモリセルアレイ内に冗長用メモリセル部分を設け、例えば図30に示すように、同一メモリセルアレイ内にて不良メモリセルの置換を行っても良い。
【0090】
さらに、リダンダンシによる救済単位を書き込み線の相互接続本数よりも小さくすることで、リダンダンシによる救済効率を向上させることが可能である。
【0091】
本発明の第6実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、メモリセルアレイMCAにおいて複数の書き込み線が接続線により相互に電気的に接続されている。このため、第1実施形態と同じ利点を得られる。また、第6実施形態によれば、冗長メモリセルアレイRMCAの書き込みビット線RWBLも接続線CONRWBLにより相互に電気的に接続され、接続される本数は、メモリセルアレイMCAにおいて相互に接続される書き込みビット線WBLの本数と同じである。このため、不良の部位が置換された場合でも、接続線により得られる利点が損なわれることはない。
【0092】
(第7実施形態)
第7実施形態は、いわゆる抵抗分割型のメモリセルが採用された半導体記憶装置に関する。抵抗分割型セルは、特願2002-382393号明細書に記載されている。従来の半導体記憶装置では、1つのメモリセルが1つのMTJ素子を有し、このMTJ素子に定電圧が印加されることにより流れる電流信号、またはMTJ素子に定電流が供給されることによりMTJ素子の両端に現れる電圧信号を用いてデータが読み出される。これに対して、抵抗分割型のセルでは、1つのメモリセルが、互いに相補のデータを保持する2つのMTJ素子を有し、2つのMTJ素子の抵抗比によって情報が識別される。
【0093】
まず、抵抗分割型セルを採用した半導体記憶装置の概略について以下に説明する。図31は、抵抗分割型セルを示している。図31に示すように、1つのメモリセルは、直列接続された2つのMTJ素子MTJ、/MTJを有する。それぞれの一端は、書き込みビット線WBL、/WBLと接続される。一方、それぞれの他端は、選択トランジスタQ、/Qを介して相互に接続される。この接続ノードは読み出しビット線RBLとされる。選択トランジスタQ、/Qのゲートには、読み出しワード線RWLが接続される。
【0094】
MTJ素子MTJ、/MTJには、相補なデータが記憶され、例えばMTJ素子MTJ=“1”データで、MTJ素子/MTJ=“0”データの状態が、メモリセルが“1”を記憶しているものとする。一方、例えばMTJ素子MTJ=“0”データで、MTJ素子/MTJ=“1”データの状態が、メモリセルが“0”を記憶しているものとする。
【0095】
書き込みに関しては、MTJ素子MTJ、/MTJのデータが反転するように、書き込みワード線WWL、書き込みビット線WBL、/WBLの電流の向きを適切に制御することにより行われる。
【0096】
読み出しは、MTJ素子MTJ、/MTJの抵抗値をそれぞれR1、R2として、書き込みビット線WBL、/WBL間に電圧Vが印加された結果、読み出しビット線RBLに生じる電位V・R2/(R1+R2)を読み取ることにより行われる。この電位が例えば参照電位と比較されることにより、メモリセルが保持するデータが判別される。なお、当然ながら抵抗値R1、R2は、それぞれの、MTJ素子MTJ、/MTJが保持しているデータにより、高抵抗値と低抵抗値のいずれかに変化する。
【0097】
このように、読み出し信号の値は、MTJ素子の抵抗の絶対値に依存するのではなく、2つのMTJ素子の抵抗比によって決まる。よって、製造工程のばらつき等に起因してMTJ素子の抵抗がばらついた場合にも、読み出される信号電圧の絶対値は変化せず、一定の読み出しマージンが確保される。
【0098】
次に、上記したような抵抗分割型セルが採用された半導体記憶装置に関わる本発明の第7実施形態について以下に説明する。図32は、本発明の第7実施形態に係る半導体記憶装置の主要部を概略的に示す図である。図32に示すように、それぞれが書き込みビット線WBL、/WBLからなる複数の書き込みビット線対が設けられる。各ビット線対における書き込みビット線WBL、/WBLの位置関係は同じであり、例えば紙面の上側に書き込みビット線WBL、下側に書き込みビット線/WBLが位置している。
【0099】
各ビット線対間には抵抗分割型のメモリセルMCが接続される。各メモリセルMCは行列上に配置される。抵抗分割型セルは、図31に示す構成と同じく、書き込みビット線対間に設けられた2つのMTJ素子MTJ、/MTJ、2つの選択トランジスタQ、/Qを有する(図示せぬ)。また、2つのMTJ素子MTJ、/MTJの接続ノードは、読み出しビット線RBLと接続される。同じ列に属するメモリセルMCのMTJ素子MTJ、/MTJをそれぞれ通るように書き込みワード線WWLが設けられる。
【0100】
書き込みビット線WBLは、接続線CONWBLにより相互に電気的に接続される。相互に接続される書き込みビット線WBLの本数は、例えば、図33に示すように、任意の数とすることができる(図では4本を例示)。また、書き込みビット線/WBLは、接続線(第2接続線)/CONWBLにより相互に電気的に接続される。接続線CONWBL、/CONWBLは、典型的には、メモリセルアレイMCAの略中央に位置する。また、図34に示すように、図5と同様、書き込みワード線WWLも接続線CONWWLにより相互に電気的に接続された構成とすることもできる。例えば本例では、接続線CONWBLは書き込みワード線WWLと同じレイヤで形成され、接続線CONWWLは書き込みビット線WBLと同じレイヤで形成されている。
【0101】
なお、図35に示すように、隣接する書き込みビット線対間で、書き込みビット線WBL、/WBLの位置関係が逆転しても構わない。
【0102】
本発明の第7実施形態に係る半導体記憶装置によれば、抵抗分割型のメモリセルを使用した場合においても、書き込みビット線WBL相互間、および書き込みビット線/WBL相互間が接続されることにより、第1実施形態と同じ利点を得られる。
【0103】
(第8実施形態)
第1乃至第7実施形態では、各書き込みビット線WBL、各書き込みワード線WWLに対して書き込みビット線電流回路WBLD、書き込みワード線電流回路WWLDが、それぞれ設けられる。これに対して、第8実施形態では、書き込みビット線電流回路WBLD、書き込みワード線回路WWLDが、複数の書き込みビット線WBL、複数の書き込みワード線WWLによって、それぞれ共有される。なお、以下の説明では、書き込み方式およびメモリセルの構成として、最も一般的な例が示されている。しかしながら、本実施形態を、第5実施形態(トグル書き込み方式)、第7実施形態(抵抗分割型メモリセル)に適用することももちろん可能である。
【0104】
図38は、本発明の第8実施形態に係る半導体記憶装置の主要部を示す図である。図38に示すように、各書き込みビット線WBLの一端は、例えばトランジスタ等のスイッチ回路SWBL1の一端と接続されている。各スイッチ回路SWBL1の他端は、共通線VCONWBL1と接続されている。共通線VCONWBL1は、書き込みビット線電流回路WBLD1と接続されている。同様に、各書き込みビット線WBLの他端は、例えばトランジスタ等のスイッチ回路SWBL2を介して共通線VCONWBL2と接続されている。共通線VCONWBL2は、書き込みビット線電流回路WBLD2と接続されている。
【0105】
各書き込みワード線WWLの一端は、スイッチ回路SWWL1の一端と接続されている。各スイッチ回路SWWL1の他端は、共通線VCONWWL1と接続されている。共通線VOCNWWL1は、書き込みワード線電流回路WWLD1と接続されている。同様に、各書き込みワード線WWLの他端は、スイッチ回路SWWL2を介して共通線VCONWWL2と接続されている。共通線VOCNWWL2は、書き込みワード線電流回路WWLD2と接続されている。
【0106】
スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2のオン、オフに応じて、所定の書き込みビット線WBL、書き込みワード線WWLに電流が供給される。スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2のオン、オフの制御は、後述の制御回路により行われる。この制御に関しては、後に詳述する。
【0107】
メモリセルアレイは、第1実施形態、または第5実施形態、第7実施形態と同じである。また、相互接続線CONWBL、CONWWLは、第1実施形態に示したあらゆる形態を取ることができる。例えば、相互接続線CONWBL、CONWWLのいずれか一方が設けられていても良いし、両方であってもよい。
【0108】
なお、図38は、1つのメモリセルアレイにおいて、共通線VCONWBL1、VCONWBL2、VCONWWL1、VCONWWL2が、それぞれ1本の場合を例示している。しかしながら、これらを複数本とすることも可能である。また、メモリセルアレイが複数個設けられ、隣接するメモリセルアレイが、共通線VCONWBL1、VONWBL2、VCONWWL1、VCONWWL2が共有する構成とすることも可能である。
【0109】
スタンバイ時、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2は全てオンとされる。このため、書き込みビット線WBLの電位は、接続線VCONWBL1、VCONWBL2の電位(典型的には共通電位)にプリチャージされている。また、書き込みワード線WWLの電位は、接続線VCONWWL1、VCONWWL2の電位(典型的には共通電位)にプリチャージされている。そして、後述のように、書き込みの際、所定のスイッチ回路SWBL1、SWBL2、SWWL1、SWWL2がオフとされる。
【0110】
スタンバイ時の書き込みビット線WBL、書き込みワード線WWLのプリチャージは、以下のようにすることもできる。すなわち、図57に示すように、各書き込みビット線WBLの両端(スイッチ回路SWBL1、SWBL2との接続ノード)と共通電位線との間に、例えばトランジスタ等のスイッチ回路SWPWBLが設けられる。同様に、各書き込みワード線WWLの両端(スイッチ回路SWWL1、SWWL2との接続ノード)と共通電位線との間に、例えばトランジスタ等のスイッチ回路SWPWWLが設けられる。そして、スイッチ回路SWPWBL、SWPWWLが、スタンバイ時にオンとされ、書き込み時にオフとされる。
【0111】
次に、図38の回路をより詳細に説明する。なお、以下の説明において、書き込みビット線WBL、および書き込みビット電流回路WBLD1、2に関してのみ説明するが、書き込みワード線WWLおよび書き込みワード線電流回路WWLD1、WWLD2に関しても全く同様である。
【0112】
まず、書き込みビット線電流回路WBLD1、WBLD2について図39乃至図41を用いて説明する。図39乃至図41は、図38の半導体記憶装置の一部を詳細に示す図である。また、図39乃至図41は、接続線CONWBLにより相互に接続される書き込みビット線WBLの数が4の場合を例示している。
【0113】
図39は、書き込み電流が書き込みビット線WBLを両方向に流れる場合を示している。図39に示すように、書き込みビット線電流回路WBLD1は、電源電位端子と共通電位端子との間に直列接続された電流源I1と、スイッチ回路SW11、SW12とから構成される。書き込みビット線電流回路WBLD2は、電源電位端子と共通電位端子との間に直列接続された電流源I2と、スイッチ回路SW21、SW22とから構成される。スイッチ回路SW11とスイッチ回路SW12との接続ノードは、接続線VONCWBL1と接続されている。スイッチ回路SW21とスイッチ回路SW22との接続ノードは、接続線VCONWBL2と接続されている。
【0114】
図40、図41は、書き込み電流が書き込みビット線WBLを1方向に流れる場合を示している。通常の書き込み方式の場合、書き込みビット線WBLおよび書き込みワード線WWLの一方は、両方向に電流が流れる必要がない。また、トグル書き込み方式の場合は、書き込みビット線WBLおよび書き込みワード線WWLの両方とも、一方向のみに電流が流れれば十分である。このような場合、図40、図41の構成の書き込み電流回路を用いることができる。
【0115】
図40、図41に示すように、書き込みビット線電流回路WBLD2に該当する部分は設けられず、単に接続線VCONWBL2は共通電位端子と接続されている。そして、図40の場合、書き込みビット線電流回路WBLD1は図39と同じである。一方、図41の場合は、書き込みビット線電流回路WBLD1は、接続線VCONWBL1と接続された電流源I1のみを有する。
【0116】
次に、図42乃至図45を用いて、書き込みの際のスイッチ回路SWBL1、SWBL2の制御について説明する。図42乃至図45は、上から2つ目の相互接続ユニット内で上から2番目の書き込みビット線WBLが通るMTJ素子MTJ(円にて明示)に書き込まれる場合を示している。また、図42および図43は、選択MTJ素子MTJが、接続線CONWBLより紙面の左側にある場合であり、図44および図45は、接続線CONWBLより紙面の右側にある場合である。さらに、図42および図44は、書き込み電流が紙面の左から右に流れる場合(例えば“1”書き込み)であり、図43および図45は、書き込み電流が紙面の右から左に流れる場合(例えば“0”書き込み)である。
【0117】
図42の場合、スイッチSW11およびスイッチSW22がオンとされる(円にて明示)。また、複数のスイッチSWBL1のうち、選択書き込みビット線WBLと接続されたもののみがオンとされる。スイッチSWBL2は全てオンとされる。
【0118】
一方、図43の場合、スイッチSW12およびスイッチSW21がオンとされる。また、選択MTJ素子を含む相互接続ユニット(選択相互接続ユニット)以外の接続ユニット(非選択相互接続ユニット)と接続されたスイッチSWBL1は、全てオンとされる。非選択相互接続ユニットと接続されたSWBL2は、全てオフとされる。選択相互接続ユニットと接続されたスイッチSWBL1、SWBL2に関しては、選択ビット線WBLと接続されたスイッチSWBL1と、全てのスイッチSWBL2がオンとされる。
【0119】
図44の場合、スイッチSW11およびスイッチSW22がオンとされる。また、非選択相互接続ユニットと接続されたスイッチSWBL2は全てオンとされ、非選択相互接続ユニットと接続されたSWBL1は全てオフとされる。選択相互接続ユニットと接続されたスイッチSWBL1、SWBL2に関しては、選択ビット線WBLと接続されたスイッチSWBL2と、全てのスイッチSWBL1がオンとされる。
【0120】
図45の場合、スイッチSW12およびスイッチSW21がオンとされる。また、複数のスイッチSWBL2のうち、選択書き込みビット線WBLと接続されたもののみがオンとされる。スイッチSWBL1は全てオンとされる。
【0121】
なお、電流が書き込みビット線WBLの一方向のみに流れれば十分な構成の場合、例えば図42と図44において、スイッチSW11およびスイッチSW22が常にオンしていても構わない。この場合の書き込みビット線電流回路WBLD1、WBLD2の構成は、図40または図41と同じになる。
【0122】
図46に示すように、各スイッチ回路SWBL1は、書き込みビット線用書き込み制御回路WBLC1により制御され、各スイッチ回路SWBL2は、書き込みビット線用書き込み制御回路WBLC2により制御される。各書き込みビット線用書き込み制御回路WBLC1には、制御信号LSEL、DAT1、WACT、およびアドレス信号USEL(m)、SEL(n)が供給される。書き込みビット線用書き込み制御回路WBLC2には、制御信号RSEL、DAT0、WACT、およびアドレス信号USEL(m)、SEL(n)が供給される。これらの制御信号、アドレス信号は、第2実施形態と同じである。各スイッチ回路SWBL1、SWBL2が、制御信号LSEL、RSEL、DAT0、DAT1、USEL(m)、SEL(n)、WACTの組み合わせに応じて制御される。この結果、選択MTJ素子MTJの位置、選択MTJ素子の接続線CONWBLに対する位置、書き込みデータに応じて、図42乃至図45のいずれかと同様の状態が形成されるるとともに選択MTJ素子に磁界が印加される。
【0123】
本発明の第8実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0124】
また、第8実施形態によれば、複数の書き込みビット線WBLが書き込みビット線電流回路WBLD1、WBLD2を共有し、複数の書き込みワード線WWLが書き込みワード線電流回路WWLD1、WWLD2を共有する。このため、書き込みビット線電流回路WBLD1、WBLD2、書き込みワード線電流回路WWLD1、WWLD2の数が少なくて済む。
【0125】
(第9実施形態)
第9実施形態は、読み出し系統の回路に関する。
【0126】
一般的に、書き込みビット線と読み出しビット線は同一配線にて実現される。以下、単にビット線と表現した場合は、書き込みビット線と読み出しビット線とが共有されている場合を表す。図58は、書き込みビット線と読み出しビット線とが同一配線にて実現された例を示している。図58に示すように、ビット線BLの両端に、書き込み時に所望のビット線を選択するためのトランスファーゲートトランジスタXFERが接続される。
【0127】
また、ビット線BLの一端は、読み出し時に所望のビット線を選択するためのトランスファーゲートトランジスタRXFERを介して、センスアンプSAと接続される。センスアンプSAには、また、参照電位が供給される。各メモリセルMCは、ビット線BLと共通電位線との間に直列接続されたMTJ素子MTJと選択トランジスタTから構成される。
【0128】
図58の読み出し系統回路は、書き込みビット線WBLが、本発明の各実施形態のように、接続線CONWBLによって接続されていない場合に適用できる。したがって、書き込みワード線WWLのみが相互に接続される場合に用いることができる。
【0129】
一方、書き込みビット線WBLが相互に接続されている場合は、以下に述べる、いわゆるリード/ライト分離型メモリセル(R/W分離セル)方式を採用することが必要である。R/W分離セル方式は、例えば、特開P2002-170376号公報、USP6,529,404号明細書等に開示されている。
【0130】
図59は、本発明の第9実施形態に係る半導体記憶装置の主要部を示している。より詳しくは、図59では、書き込みビット線WBLが相互に接続され、且つR/W分離セル方式が適用されている。図59に示すように、書き込みビット線WBLは、接続線CONWBLによって相互に接続されている。各MTJ素子MTJの一端は書き込みビット線WBLと接続され、他端は選択トランジスタTの一端と接続され、選択トランジスタTの多端は読み出しビット線RBLと接続される。各読み出しビット線RBLは、トランスファーゲートトランジスタRXFERを介してセンスアンプの入力端に接続される。
【0131】
本実施形態における読み出し動作は、例えば次のように行うことができる。まず、書き込みビット線WBLの電位を接地電位に設定する。次に、選択トランジスタTをオンにして、MTJ素子MTJのデータを読み出しビット線RBLに転送する。その後、センスアンプSAを活性化させてデータを検知する。書き込み動作はR/W分離セルを適用しない場合と同様である。
【0132】
なお、書き込みワード線WWLは図示していない。書き込みワード線WWLは読み出し動作には無関係なため、読み出しビット線RBLを書き込みビット線WBLと分離/共有するかどうかは、書き込みワード線WWLが、各実施形態にしたがって相互に接続されるか、接続されないかとは無関係である。
【0133】
また本実施形態では、メモリセルMCが1つのMTJ素子MTJと1つの選択トランジスタの直列接続で構成した所謂1T1R構成のメモリセルを使用した例を示している。しかしながら、その他の構成のメモリセルにも本実施形態を適用することも当然可能である。
【0134】
また、図58、図59では、4本のビット線BLおよび読み出しビット線RBLが1つのセンスアンプSAを共有する例を示しているが、1つのセンスアンプSAを共有するビット線BLおよび読み出しビット線RBLの数をこれ以上、例えば8以上とすることもできる。また、ビット線BLおよび読み出しビット線RBLごとに設けられても良い。さらに、異なる相互接ユニットに属するビット線RBLが1つのセンスアンプSAを共有してもよい。
【0135】
本発明の第9実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0136】
また、第9実施形態によれば、書き込みビット線WBLが相互に接続された場合、R/W分離セル方式が採用される。このため、書き込みビット線WBLが相互に接続された場合でも、所望のMTJ素子MTJからデータを読み出すことができる。
【0137】
(第10実施形態)
第10実施形態は、メモリセルアレイでのI/Oの割り当てに関する。
【0138】
高いデータ転送レートを実現するため、1回のリード/ライトにおいて、複数のビットの入出力が可能な多ビット品、いわゆるマルチI/Oの要求がある。これを実現するために、1つのメモリセルアレイにおいて、1回のリード/ライト動作において、2つ以上のメモリセルを選択する方式が用いられることがある。図60は、従来の場合、すなわち書き込みワード線WWLが相互に接続されていない場合のI/Oの割り当てを例示している。なお、ここでは、1つのメモリセルアレイMCA内に2つのI/Oが設けられる場合を例に取り説明する。
【0139】
書き込みワード線WWLが相互に接続されない場合、メモリセルアレイMCAは、1つのメモリセルアレイに割り当てられるI/O数と同じ数の領域に分割され、その各々に各I/Oが配置されることが一般的であった。すなわち、図60に示すように、1つのメモリセルアレイに2つのI/Oを配置する場合、メモリセルアレイを2つの領域(I/Oブロック)に分割し、例えば左側のI/OブロックにI/O<0>が、右側のI/OブロックにI/O<1>が割り当てられる。そして、各I/Oブロックに属する書き込みビット線WBLが1回のリード/ライトによって同時に選択される。この結果、1回のリード/ライトによって、複数(図60の場合、計2個)のメモリセル(MTJ素子)に書き込むことができる。
【0140】
一方、書き込みワード線WWLが相互に、例えばメモリセルアレイの中央で接続された場合、図60の分割手法を用いることができない。その理由は、この場合、一方の側(例えば左側)の1本の書き込みワード線WWLを流れる書き込み電流は、他方の側(例えば右側)では分流されており、各書き込みワード線WWLを流れる電流値は書き込みに必要な値を下回るからである。なお、I/O毎に書き込むことも可能であるが、書き込みに必要な時間が増加する。
【0141】
そこで、この問題を克服するために、第10実施形態では、図61のようにI/Oが割り当てられる。図61は、本発明の第10実施形態に係る半導体記憶装置の主要部を示している。図61に示すように、接続線CONWWLを境として、メモリセルアレイMCAが2つのサブアレイSMCAに分割され、各サブアレイSMCAがさらに、例えば2つのI/OブロックBへと分割されている。そして、各サブアレイSMCAにおいて、一方(例えば左側)のI/OブロックにI/O<0>が割り当てられ、他方(例えば右側)のI/OブロックにI/O<1>が割り当てられる。つまり、1つのメモリセルアレイMCAを2つのサブアレイSMCAに分割し、その各々に、同様に複数のI/Oを割り当てる。
【0142】
次に、左側のサブアレイSMCAに配置されているメモリセル(MTJ素子MTJ)への書き込み動作を行う場合を説明する。書き込み電流は、図中の矢印で示されるように、左側のサブアレイSMCAでは1本の書き込みワード線WWLを流れ、接続線CONWWLにて分流され、右側のサブアレイSMCAでは4本のWWLを流れる。
【0143】
また、左側のサブアレイSMCAのI/O<0>のI/OブロックBおよびI/O<1>のI/OブロックBに配置されたそれぞれの書き込みビット線WBLに書き込み電流が供給される。この結果、左側のサブアレイSMCAにおいて、I/O<0>のI/OブロックBおよびI/O<1>のI/OブロックBに配置されている各々のMTJ素子MTJに同時に書き込まれる。つまり、1回の書き込み動作において、1つのメモリセルアレイMCA内の左半分または右半分に配置された複数のI/Oブロックが同時に活性化されて書き込みを行うことができる。
【0144】
なお、図61は、簡略化のため、各I/OブロックBに1本の書き込みビット線WBLを示している。しかしながら、書き込みビット線WBLは、周期的に、複数本設けられており、さらに、相互に接続されていても、されていなくてもよい。
【0145】
また、図61では、各サブアレイSMCAにおいて、同じ側のブロックに同じI/Oが割り当てられているが、これに限られない。例えば、各I/OブロックBに対して、図61の左からI/O<0>、I/O<1>、I/O<1>、I/O<0>のように、接続線CONWWLを境界として鏡面対象としてもよい。
【0146】
また、1つのメモリセルアレイMCAに2つ以上のI/Oブロックを配置することも可能である。例えば、1つのメモリセルアレイMCAに4つのI/Oブロックを配置する場合には、図62のようにすればよい。図62は、第10実施形態の他の例に係る半導体記憶装置の主要部を示している。
【0147】
図62に示すように、メモリセルアレイMCAが接続線CONWWLを境として2つのサブアレイSMCAへと分割され、各サブアレイSMCAが4つのI/Oブロックへと分割されている。そして、各サブアレイSMCAにおいて、I/OブロックBに左から、I/O<0>、I/O<1>、I/O<2>、I/O<3>が割り当てられている。
【0148】
本発明の第10実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0149】
また、第10実施形態によれば、メモリセルアレイMCAが接続線CONWWLを境として2つのサブアレイSMCAへと分割され、各サブアレイSMCAが複数のI/OブロックBへと分割されている。このため、書き込みワード線WWLを相互に接続した場合でも、1つの制御で複数のMTJ素子MTJに書き込むことが可能となる。
【0150】
(第11実施形態)
第11実施形態は、第10実施形態を前提とし、書き込みビット線WBLについての周辺回路の構成に関する。また、書き込みビット線WBLに両方向に電流が流れる必要がある場合に関する。以下に示す構成を書き込みワードWWL線に適用することももちろん可能である。
【0151】
図63は、本発明の第11実施形態に係る半導体記憶装置の主要部を示している。図63は、同じI/OブロックBに属する各書き込みビット線WBLが、同じ接続線に接続された場合を示している。
【0152】
より詳しくは、以下の通りである。図63に示すように、メモリセルアレイMCAは、図61と同じ規則によって、複数のサブアレイSMCA、複数のI/OブロックBへと分割されている。
【0153】
また、書き込みビット線WBLは、例えば4本ずつ、接続線CONWBLによって相互に接続されている。メモリセルアレイMCAの上側には、接続線VCONWBL0、VCONWBL1が設けられる。また、下側にも、接続線VCONWBL0、VCONWBL1が設けられる。
【0154】
I/O<0>を割り当てられたI/OブロックBに属する各書き込みビット線WBLは、トランジスタ等のスイッチ回路(トランスファーゲート)SWBL0を介して接続線VCONWBL0と接続される。
【0155】
同様に、I/O<1>を割り当てられたブロックに属する各書き込みビット線WBLは、トランジスタ等のスイッチ回路(トランスファーゲート)SWBL1を介して接続線VCONWBL1と接続される。
【0156】
各接続線VCONWBL0、VCONWBL1には、1本の接続線VCONWBL0、VCONWBL1に接続されるI/OブロックBの数と同数の書き込みビット線電流回路WBLDが接続されている。
【0157】
各書き込みビット線電流回路WBLDは、電源供給端と共通電位端との間で直列接続された、定電流源I、スイッチ回路SW1、スイッチ回路SW2から構成される。スイッチ回路SW1とスイッチ回路SW2との接続ノードが、接続線VCONWBL0、VCONWBL1と接続される。
【0158】
図63の構成では、各接続線VCONWBL0、VCONWBL1には、2つの書き込みビット線電流回路WBLDが接続される。このため、2つの書き込みビット線電流回路WBLDの駆動能力の総計が、所要の書き込み電流を流すに足る値であればよい。よって、各書き込みビット線電流回路WBLDの駆動能力は、所要の書き込み電流を流すのに要する駆動能力の1/2でよい。ここで、駆動能力は、電流供給能力および電流引抜き能力を指す。
【0159】
また、図63の構成によれば、書き込みビット線電流回路の個数が少ない分、書き込みビット線電流回路が占めるレイアウト面積が削減される。
【0160】
また、接続線VCONWBL0、VCONWBL1毎に、1つの書き込みビット線電流回路WBLDが設けられる構成とすることもできる。こうすることにより、レイアウト面積を縮小することができる。
【0161】
一方、図64は、書き込みビット線WBLを接続する接続線が、I/OブロックBごとに独立している場合を示している。図64は、第11実施形態の他の例に係る半導体記憶装置の主要部を示している。
【0162】
図64に示すように、I/OブロックBごとに、1組の接続線VCONWBL0、または1組の接続線VCONWBL1が設けられている。そして、1本の接続線VCONWBL0、VCONWBL1に1つの書き込みビット線電流回路WBLDが接続される。各書き込みビット線電流回路WBLDは、所要の書き込み電流を駆動する能力を有する。
【0163】
図64の構成では、各書き込みビット線電流回路WBLDと、対応するI/OブロックBとの距離を最短にできる。このため、これらの間の配線の抵抗を小さくできるとともに、この区間の配線に対する寄生容量を小さくできる。よって、配線抵抗の影響を最小限にできるとともに、高速な書き込みを実現できる。また、各I/OブロックBの上下には、計2本の接続線VCONWBL0またはVCONWBL1が配置されればよい。このため、配線領域の面積が小さくて済む。
【0164】
次に、スイッチ回路SWBL0、SWBL1のレイアウトについて説明する。図65は、第11実施形態に係る半導体記憶装置のレイアウトを示している。
【0165】
図65に示すように、1つのスイッチ回路SWBL0、SWBL1の一部を構成する1対のソース/ドレイン拡散領域SDは、他のスイッチ回路SWBL0、SWBL1の一部を構成する1対のソース/ドレイン拡散領域SDから独立している。そして、各1対のソース/ドレイン拡散領域SD相互間には、1本のゲート電極Gが設けられる。ゲート電極Gは、書き込みビット線WBLと同方向に延びている。また、各1対のソース/ドレイン拡散領域SDの一方は、書き込みビット線WBLと電気的に接続され、他方は接続線VCONWBL0またはVCOMWBL1と電気的に接続される。
【0166】
また、同じI/OブロックBに属する各スイッチ回路SWBL0、SWBL1の一端は、同じ接続線VCONWBL0、SWBL1とそれぞれ接続される。このため、ソース/ドレイン拡散層領域SDの寄生容量の削減やレイアウトサイズ縮小の観点から、ソース/ドレイン拡散領域SDが、隣接するスイッチ回路SWBL0、SWBL1相互間で共用されていてもよい。図66は、第11実施形態の他の例に係る半導体記憶装置のレイアウトを示している。
【0167】
図66に示すように、1つのスイッチ回路SWBL0、SWBL1用のソース/ドレイン拡散領域SDは、隣接するスイッチ回路SWBL0、SWBL1用のソース/ドレイン拡散SDと共用されている。すなわち、書き込みビット線WBLと接続されるソース/ドレイン拡散領域SDは、左右両側において、ゲート電極Gを挟んで他のソース/ドレイン拡散領域と並んでいる。書き込みビット線WBL用のコンタクトの左右両側で、2本のゲート電極Gは書き込みビット線WBLと同じ方向に延び、この2本のゲート電極Gが相互に接続されている。ゲート電極Gがこのような構造をとっているため、スイッチ回路SWBL0、SWBL1のチャネル幅を縮小せずに、レイアウトを小さくできる。
【0168】
I/OブロックBの相互間において、ソース/ドレイン拡散領域SDは分離される必要がある。このため、この分離されている領域の図面中の上側では、書き込みビット線WBLは、配置される必要がない。しかしながら、配線パタンの周期性は、リソグラフィ工程における制御性の観点から、崩されないことが望ましい。このため、I/OブロックBの分離部分には、書き込みビット線と同じパタンのダミービット線DWBLが配置されている。これによりメモリセルの周期性を保ちつつ、素子分離領域を設けることができる。
【0169】
なお、図66は、書き込みビット線WBL等を示しているが、リソグラフィの観点から、ダミービット線DWBL部分では、ビアプラグなども可能な限り通常のメモリセルと同様に配置することが望ましい。またダミービット線DWBLは1本だけでなく複数本配置してもよい。また、ダミービット線WBLは共通電位などに接続して電位を固定することが望ましい。
【0170】
また、本実施形態では、スイッチ回路SWBL0、SWBL1のゲート電極Gが、平面において書き込みビット線WBLと平行方向に配置した例を示している。しかしながら、メモリセルへの書き込み電流が十分小さい場合には、平面において書き込みビット線WBLと直交する方向に沿ってゲート電極Gを配置することもできる。その場合にも、図66の場合と同様にダミービット線DWBLを配置可能であり、それによって生じた領域は、ゲート電極Gの引き出し領域や、ゲート電極Gと上層の配線との接続をする為のコンタクト配置領域として使用することが可能である。
【0171】
また、図67のように、I/OブロックBの境界で、メモリセルからなる領域Mとダミービット線DWBLの領域Dとの間に、読み出し用のリファレンスセルからなる領域RFが設けられても良い。
【0172】
また、図68のように、領域RFの代わりに、リダンダンシ用メモリセルからなる領域RDを配置することも可能である。これらの領域RF、RDはメモリセルアレイMCAの内部にあるため、メモリセルアレイMCAの端部に配置されるよりもリソグラフィの観点から望ましい。
【0173】
また、書き込みビット線WBLの相互接続部分のレイアウトに関しては、書き込みビット線WBL以外のレイヤ、例えばMTJ素子MTJなどに関しては、可能な限り通常メモリセルと同様のレイアウトを配置することがリソグラフィの観点から望ましい。
【0174】
また、本実施形態では、定電流源を使用した場合の例を示しているが、必ずしも定電流源を使用しなくても書き込み動作は可能である。
【0175】
本発明の第11実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0176】
また、第11実施形態によれば、1つのメモリセルアレイMCAに複数のI/Oが割り当てられた場合でも、効率よく周辺回路およびレイアウトを実現できる。
【0177】
(第12実施形態)
第12実施形態は、読み出し動作に関する。
【0178】
図69は、本発明の第12実施形態に係る半導体記憶装置の主要部のレイアウトを示している。図69に示すように、読み出しワード線ドライバRWLDはメモリセルアレイMCAの例えば左に配置される。すなわち、読み出しワード線RWLをいわゆるシングルエンド構成として、その一端から駆動する。つまり、1つのメモリセルアレイMCA内の全てのI/OブロックBで読み出しワード線RWLを共有される。なお、読み出しワード線ドライバRWLDはメモリセルアレイMCAの右側に配置されていてもよい。
【0179】
また、応用例として、メモリセルアレイMCAの一端にRWLドライバを配置することは同じであるが、隣接するメモリセルアレイMCAで読み出しワード線ドライバRWLDを共有することもできる。
【0180】
ここで、読み出しワード線RWLは、図70に示すように、書き込みビット線WBLと異なる方向において、同じ列(または行)に属する選択トランジスタTのゲート電極と接続されている。
【0181】
また、図69に示すように、メモリセルアレイMCAの左右には、書き込みワード線WWL用のスイッチ回路(トランスファーゲート、XFER)および制御回路WWLXFERが設けられる。一方の回路WWLXFERの外側には、書き込みワード線WWL用のソース回路および制御回路WWLSRCが設けられる。他方の回路WWLXFERの外側には、書き込みワード線WWL用のシンク回路および制御回路WWLSNKが設けられる。
【0182】
また、メモリセルアレイMCAの例えば下にセンスアンプSAが配置される。メモリセルアレイMCAの上下には、書き込みビット線WBL用のスイッチ回路(トランスファーゲート、XFER)および制御回路WBLXFERが設けられる。回路WBLXFERの外側には、書き込みビット線WBL用のソース/シンク回路および制御回路WBLSRC/SNKが設けられる。なお、センスアンプSAは、メモリセルアレイMCAの上側に配置されていてもよい。
【0183】
または、メモリセルアレイMCAが図61と同じように、複数のI/OブロックBに分割されている場合、例えば図71のような構成とすることができる。図71は、第12実施形態の他の例に係る半導体記憶装置の主要部のレイアウトを示している。
【0184】
図71に示すように、メモリセルアレイMCAは、4つのI/Oブロックに分割されている。そして、各ブロックには、左から、I/O<0>、I/O<1>、I/O<0>、I/O<1>が割り当てられており、それぞれ、I/O<0L>、I/O<1L>、I/O<0R>、I/O<1R>と記載する。
【0185】
読み出しワード線RWLは、I/O<1L>が付されたブロックBと、I/O<0R>が付されたブロックとの間で分断される。そして、メモリセルアレイMCAの左右の外側に、読み出しワード線ドライバRWLDL、RWLDRがそれぞれ設けられる。左側の読み出しワード線RWLLは、読み出しワード線ドライバRWLDLにより駆動される。右側の読み出しワード線RWLRは、読み出しワード線ドライバRWLDRにより駆動される。
【0186】
なお、図71では、1つのメモリセルアレイMCAを、図61と同じ規則で分断した場合を示した。しかしながら、図62のように、2つ以上のI/Oを用いた場合も、図71のように読み出しワード線RWLL、RWLR、読み出しワード線ドライバRWLDL、RWLDRを配置することができる。
【0187】
本発明の第12実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0188】
また、本実施形態の図71の構成とすることにより、読み出しワード線RWLの配線長が図69の場合の半分となるために配線抵抗および配線容量(寄生容量)は1/2となり、読み出しワード線RWLの動作が高速化される。
【0189】
また、図71の構成によれば、メモリセルアレイMCAの左部分と、右部分とで独立した制御が可能となるため、メモリセルアレイの左右で所謂インターリーブ動作が可能となる。つまりメモリセルアレイ左右で交互に読み出し動作をインターリーブ動作させることができる。
【0190】
また、図71の構成によれば、例えばトグル書き込み方式を採用した半導体記憶装置の場合、以下の利点を得られる。まず、トグル書き込み方式の場合、書き込みの前に行う読み出し、いわゆるRead before Write動作が必要である。そして、図71の構成によれば、メモリセルアレイMCAの左部分と右部分とで読み出し動作と書き込み動作を独立して、且つインターリーブ動作させることが可能である。このため、トグル書き込み方式の場合、メモリセルアレイMCAの一方の部分で書き込みを行っている間に、他方の部分で書き込みに備えて読み出しを同時に行うということが可能となる。
【0191】
(第13実施形態)
第13実施形態は、各書き込み線と、各書き込み線を相互に接続する接続線と、の間を接続制御するスイッチ回路(トランスファーゲート)の動作に関する。
【0192】
書き込み線の電位は、書き込み動作における非選択状態やスタンバイ状態などにおいては、特定の電位、例えば共通電位などに固定されていることが望ましい。一方、スイッチングノイズや消費電流の観点からは、同時にスイッチング動作を行われるトランスファーゲートの個数はなるべく少ないほうが望ましい。また当然ではあるが、チップサイズなどの観点からは、回路構成はできる限り単純であることが望ましい。以下では、これらを考慮して構成された本実施形態について述べる。
【0193】
[書き込み線を流れる電流が一方向の場合]
最初に、書き込まれる情報によらずに、電流を一方向のみに流される書き込み線に関して説明する。このような書き込み線が書き込みワード線WWLであるとして、書き込みワード線WWLについて説明する。
【0194】
なお、トグル書き込み方式が採用された場合、書き込みデータによらずに、書き込みワード線WWL、書き込みビット線WBLともに、書き込み電流は一方向にしか流れない。したがって、このような場合、書き込みビット線WBLにも、以下の構成を適用することが可能である。
【0195】
図72乃至図74は、本発明の第13実施形態の第1例に係る半導体記憶装置を示している。また、図72、図73、図74は、スタンバイ状態、接続線CONWWLの左側のMTJ素子MTJに書き込む場合、接続線CONWWLの右側のMTJ素子MTJに書き込む場合、を示している。なお、図73および図74では、図面の上から2番目の相互接続ユニット内に配置されているMTJ素子MTJへの書き込み動作を行う例を示している。
【0196】
図72乃至図74に示すように、複数のMTJ素子MTJを通る複数本(例えば4本)の書き込みワード線WWLが接続線CONWWLにより接続されている。各書き込み線WWLの一端は、例えばトランジスタからなるスイッチ回路(トランスファーゲート)SWWL1を介して接続線VCONWWL1と接続される。接続線VCONWWL1の一端は、例えばトランジスタからなるスイッチ回路SWW1を介して定電流源IWと接続され、他端は例えばトランジスタからなるスイッチ回路SWW2を介して共通電位端と接続されている。
【0197】
各書き込みワード線WWLの他端は、例えばトランジスタからなるスイッチ回路(トランスファーゲート)SWWL2を介して、接続線VONWWL2と接続される。接続線VCONWWL2は、また、共通電位端と接続されている。
【0198】
各書き込みワード線WWLの一端とスイッチ回路SWWL1との接続ノードは、例えばトランジスタからなるスイッチ回路SWPWWL1を介して特定の電位端(例えば共通電位端)と接続されている。
【0199】
各書き込み線WWLの他端とスイッチ回路SWWL2との接続ノードは、例えばトランジスタからなるスイッチ回路SWPWWL2を介して特定の電位端(例えば共通電位端)と接続されている。
【0200】
図72に示すように、スタンバイ状態では、全てのスイッチ回路SWPWWL1、SWPWWL2はオンとされており、全てのスイッチ回路SWWL1、SWWL2はオフとされている。この結果、全ての書き込みワード線WWLは、共通電位に固定されている。また、スイッチ回路SWW1はオフとされ、スイッチ回路SWW2はオンとされている。
【0201】
書き込みの際、図73、図74に示すように、接続線VCONWWL1が、共通電位から電気的に切り離され、定電流源IWと接続される。また選択相互接続ユニットにおいては、全てのSWPWWL1、SWPWWL2がオフとされる。
【0202】
さらに、接続線CONWWLの左側のMTJ素子MTJに書き込む場合、図73に示すように制御される。すなわち、選択MTJ素子MTJを含んだ相互接続ユニットにおいて、選択書き込みワード線WWLと接続されたスイッチ回路SWWL1と、全てのスイッチ回路SWWL2がオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、スイッチ回路SWWL1、SWWL2が計5個で、スイッチ回路SWPWWL1、SWPWWL2が計8個である。
【0203】
一方、接続線CONWWLの右側のMTJ素子MTJに書き込む場合、図74に示すように制御される。すなわち、選択MTJ素子MTJを含んだ相互接続ユニットにおいて、全てのスイッチ回路SWWL1と、選択書き込みワード線WWLと接続されたスイッチ回路SWWL2がオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、スイッチ回路SWWL1、SWWL2が計5個で、スイッチ回路SWPWWL1、SWPWWL2が計8個である。
【0204】
このように、動作するスイッチ回路の数は、選択MTJ素子の位置によらず、計13個と少ない。このため、スイッチングノイズを最小限に抑制できると共に低消費電流化が可能となる。
【0205】
なお、図72乃至図74では、書き込みワード線WWLの両端にスイッチ回路SWPWWL1、SWPWWL2が接続されている。しかしながら、いずれか一方のみとしても同様の動作が可能である。また、1つの相互接続ユニット内で、全ての書き込みワード線WWLにスイッチ回路SWPWWL1、SWPWWL2を設けずに、少なくとも1本の書き込みワード線WWLに1つのみ設けることでも同様の動作が可能である。こうすることにより、書き込み時に動作するスイッチ回路の数は、さらに減少する。
【0206】
本実施形態の第2例について、図75乃至図77を参照して説明する。図72乃至図74の例では、書き込みワード線WWLの電位は、書き込みワード線WWLごとに設けられたスイッチ回路SWPWWL1、SWPWWL2によって固定される。これに対して、本例では、このようなスイッチ回路を用いずに、スタンバイ時の書き込みワード線WWLの電位が固定される。本例は、書き込み線(書き込みワード線WWL)には一方向の書き込み電流しか流れないために2本の接続線のうち一方を常に共通電位に設定できる、ということを利用している。
【0207】
図75乃至図77は、第13実施形態の第2例に係る半導体記憶装置を示している。また、図75、図76、図77は、スタンバイ状態、接続線CONWWLの左側のMTJ素子MTJに書き込む場合、接続線CONWWLの右側のMTJ素子MTJに書き込む場合、を示している。なお、図76および図77では、図面の上から2番目の相互接続ユニット内に配置されているMTJ素子TJへの書き込み動作を例示している。
【0208】
図75乃至図77に示すように、構成は、図72乃至図74のスイッチ回路SWPWWL1、SWPWWL2が除かれた構成と同じである。そして、図75に示すように、スタンバイ状態では、全てのスイッチ回路SWWL1はオンとされており、全てのスイッチ回路SWWL2はオフとされている。この結果、全ての書き込みワード線WWLは、共通電位に設定された接続線VCONWWL2に接続され、その電位は共通電位に固定される。
【0209】
接続線CONWWLの左側のMTJ素子MTJに書き込む場合、図76に示すように制御される。すなわち、選択書き込みワード線WWLと接続されたスイッチ回路SWWL1がオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、スイッチ回路SWWL1が1つのみである。
【0210】
一方、接続線CONWWLの右側のMTJ素子MTJに書き込む場合、図77に示すように制御される。すなわち、選択相互接続ユニットにおいて、全てのスイッチ回路SWWL1がオンとされ、選択書き込みワード線WWLを除く全てのワード線WWLと接続されたスイッチ回路SWWL2がオフとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、スイッチ回路SWWL1が4個、スイッチ回路SWWL2が3個で、計7個である。
【0211】
このように、動作するスイッチ回路の数は、選択MTJ素子MTJの位置に応じて、1個または7個と少ない。このため、スイッチングノイズを最小限に抑制できると共に低消費電流化が可能となる。
【0212】
[書き込み線を流れる電流が両方向の場合]
次に、書き込まれる情報に応じて、電流を両方向に流され得る書き込み線に関して説明する。このような書き込み線が書き込みビットWBLであるとして、書き込みワード線WWLについて説明する。
【0213】
図78乃至図82は、本発明の第13実施形態の第3例に係る半導体記憶装置を示している。また、図78はスタンバイ状態を示している。図79、図80は、接続線CONWBLの上側のMTJ素子MTJに書き込む場合を示しており、図79は、書き込み電流が図面の上から下に流れる場合、図80は、書き込み電流が図面の下から上に流れる場合を示している。
【0214】
図81、図82は、接続線CONWBLの下側のMTJ素子MTJに書き込む場合を示しており、図81は、書き込み電流が図面の上から下に流れる場合、図82は、書き込み電流が図面の下から上に流れる場合を示している。
【0215】
なお、図79および図82では、図面の真中の相互接続ユニット内に配置されているMTJ素子MTJの書き込み動作を行う例を示している。
【0216】
図78乃至図82に示すように、複数のMTJ素子MTJを通る複数本(例えば4本)の書き込みビット線WBLが接続線VCONWBLにより接続されている。各書き込み線WBLの一端は、例えばトランジスタからなるスイッチ回路(トランスファーゲート)SWBL1を介して接続線VCONWBL1と接続される。接続線VCONWBL1は、また、例えばトランジスタからなるスイッチ回路SWB11を介して定電流源IB1と接続され、例えばトランジスタからなるスイッチ回路SWB12を介して共通電位端と接続されている。
【0217】
各書き込み線WBLの他端は、例えばトランジスタからなるスイッチ回路(トランスファーゲート)SWBL2を介して、接続線VCONWBL2と接続される。接続線VCONWBL2は、また、例えばトランジスタからなるスイッチ回路SWB21を介して定電流源IB2と接続され、例えばトランジスタからなるスイッチ回路SWB22を介して共通電位端と接続されている。
【0218】
各書き込みビット線WBLの一端とスイッチ回路SWBL1との接続ノード、および各書き込みビット線WBLの他端とスイッチ回路SWBL2との接続ノード、は例えばトランジスタからなるスイッチ回路SWPWBLを介して特定の電位端(例えば共通電位端)と接続されている。
【0219】
図78に示すように、スタンバイ状態では、全てのスイッチ回路SWPWBLはオンとされており、全てのスイッチ回路SWBL1、SWBL2はオフとされている。この結果、全ての書き込みビット線WBLは、共通電位に固定されている。また、スイッチ回路SWB11、SWB21はオフとされ、スイッチ回路SWB12、SWB22はオンとされている。
【0220】
接続線CONWBLの上側のMTJ素子MTJに上から下に書き込み電流を流して書き込む場合、図79、図81に示すように、接続線VCONWBL1が、共通電位端から切り離され、定電流源IB1と接続される。また、接続線CONWBLの上側のMTJ素子MTJに下から上に書き込み電流を流して書き込む場合、図80、図82に示すように、接続線VCONWBL2が、共通電位端から切り離され、定電流源IB2と接続される。
【0221】
さらに、接続線CONWBLの上側の選択MTJ素子MTJに書き込む場合、図79および図80に示すように、選択相互接続ユニットにおいて、全てのSWPWBLがオフとされる。選択相互接続ユニットにおいて、選択書き込みビット線WBLと接続されたスイッチ回路SWBL1と、全てのスイッチ回路SWBL2がオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、スイッチ回路SWBL1、SWBL2が計5個で、スイッチ回路SWPWWLが計8個である。
【0222】
一方、接続線CONWBLの下側の選択MTJ素子MTJに書き込む場合、図81および図82に示すように、選択相互接続ユニットにおいて、全てのSWPWBLがオフとされる。選択相互接続ユニットにおいて、全てのスイッチ回路SWBL1と、選択書き込みビット線WBLと接続されたスイッチ回路SWBL2とがオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、スイッチ回路SWBL1、SWBL2が計5個で、スイッチ回路SWPWWLが計8個である。
【0223】
[複数のI/Oを考慮した場合]
また、第10実施形態(図61)のように、接続線CONWBLを境界としてサブアレイSMCAのそれぞれに、I/O<0>、I/O<1>を割り当てた場合は、以下のように制御することができる。
【0224】
図83乃至図91は、本発明の第13実施形態の第4例に係る半導体記憶装置を示している。図83はスタンバイ状態を示している。図84乃至図87は、接続線CONWBLの上側の選択MTJ素子MTJに書き込む場合を示し、図88乃至図91は、接続線CONWBLの下側の選択MTJ素子MTJに書き込む場合を示している。
【0225】
図83乃至図91に示すように、図78と図61が組み合わされた構成を有する。I/O<0>を割り当てられたI/Oブロックに属する各書き込みビット線WBLの一端、他端は、例えばトランジスタからなるスイッチ回路(トランスファーゲート)SWBL1、SWBL2を介して、接続線VCONWBL01、VCONWBL02とそれぞれ接続される。
【0226】
I/O<1>を割り当てられたI/Oブロックに属する各書き込みビット線WBLの一端、他端は、例えばトランジスタからなるスイッチ回路(トランスファーゲート)SWBL1、SWBL2を介して、接続線VCONWBL11、VCONWBL12とそれぞれ接続される。
【0227】
接続線VCONWBL01は、例えばトランジスタからなるスイッチ回路SWB011を介して定電流源IB01と接続され、他端は例えばトランジスタからなるスイッチ回路SWB012を介して共通電位端と接続されている。
【0228】
接続線VCONWBL02は、例えばトランジスタからなるスイッチ回路SWB021を介して定電流源IB02と接続され、他端は例えばトランジスタからなるスイッチ回路SWB022を介して共通電位端と接続されている。
【0229】
接続線VCONWBL11は、例えばトランジスタからなるスイッチ回路SWB111を介して定電流源IB11と接続され、他端は例えばトランジスタからなるスイッチ回路SWB112を介して共通電位端と接続されている。
【0230】
接続線VCONWBL12は、例えばトランジスタからなるスイッチ回路SWB121を介して定電流源IB12と接続され、他端は例えばトランジスタからなるスイッチ回路SWB122を介して共通電位端と接続されている。
【0231】
図示しないが、各書き込みビット線WBLとスイッチ回路SWBL1、SWBL2との接続ノードは、図78と同様に、スイッチ回路SWPWBLを介して共通電位端と接続されている。
【0232】
図83に示すように、スタンバイ状態では、全てのスイッチ回路SWBL1、SWBL2はオフとされている。この結果、全ての書き込みビット線WBLは、共通電位に固定されている。また、接続線VCONWBL01、VCONWBL02、VCONWBL11、VCONWBL12は、それぞれスイッチ回路SWB012、SWB022、SWB112、SWB122を介して共通電位端に接続されている。
【0233】
図84乃至図91に示すように、I/O<0>の選択相互接続ユニットに上から下に書き込み電流を流す場合、接続線VCONWBL01が、共通電位端から電気的に切り離され、定電流源IB01と接続される。一方、下から上に書き込み電流を流す場合、接続線VCONWBL02が、共通電位端から電気的に切り離され、定電流源IB02と接続される。
【0234】
また、I/O<1>の選択相互接続ユニットに上から下に書き込み電流を流す場合、接続線VCONWBL11が、共通電位端から電気的に切り離され、定電流源IB11と接続される。一方、下から上に書き込み電流を流す場合、接続線VCONWBL12が、共通電位端から電気的に切り離され、定電流源IB12と接続される。
【0235】
接続線CONWBLの上側の選択MTJ素子MTJに書き込む場合、図84乃至図87に示すように、I/O<0>、I/O<1>の各選択相互接続ユニットにおいて、選択書き込みビット線WBLと接続されたスイッチ回路SWBL1と、全てのスイッチ回路SWBL2がオンとされる。また、図79および図80と同様に、選択相互接続ユニットにおいて、全てのSWPWBLがオフとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、各選択接続ユニットにおいて、スイッチ回路SWBL1、SWBL2が計5個で、スイッチ回路SWPWWLが計8個である。
【0236】
一方、接続線CONWBLの下側の選択MTJ素子MTJに書き込む場合、図88乃至図91に示すように、I/O<0>、I/O<1>の各選択相互接続ユニットにおいて、全てのスイッチ回路SWBL1と、選択書き込みビット線WBLと接続されたスイッチ回路SWBL2がオンとされる。また、図81および図82と同様に、選択相互接続ユニットにおいて、全てのSWPWBLがオフとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、各選択接続ユニットにおいて、スイッチ回路SWBL1、SWBL2が計5個で、スイッチ回路SWPWWLが計8個である。
【0237】
なお、書き込み線を流れる書き込み電流が一方向の場合(図75乃至図77)、スイッチ回路SWPWWL1、SWPWWL2を設けず、スイッチ回路SWWL1、SWWL2、および共通電位端と接続された接続線VCONWWL1、VCONWWL2を介して書き込み線WWLを共通電位に固定する例を示した。しかしながら、書き込み線を流れる電流が両方向の場合、同様の手法で書き込み線の電位を固定した場合、1回の書き込み動作時においてオン/オフするスイッチ回路の数が非常に多くなってしまう。このことは、スイッチングノイズ増大や消費電流増大を招くため、望ましくない。
【0238】
なお、本実施形態の各場合において、非選択相互接続ユニットにおいてはスイッチ回路SWPWBLをオン状態のままとする例を示した。しかしながら、スイッチ回路SWPWBLのオン/オフ動作はメモリセルアレイMCAごとに行っても事実上は問題無い。これは、1回の書き込み動作期間はトランジスタのリーク電流によって書き込みビット線WBLの電位が変動するほどには長くないことが一般的であるためである。
【0239】
また、スタンバイ時の消費電流を削減するには、各スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2を駆動するドライバ回路の低消費電流化を行うことが効果的である。上記例にあるように、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2は各書き込みワード線WWLおよび各書き込みビット線WBLの両側に配置されるため、チップ内に含まれるドライバ回路の数は非常に多い。例えば1つのメモリセルアレイが1024本の書き込みワード線WWL×1024本の書き込みビット線WBL(=1Mb)で構成された16MbのMRAMの場合、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2の数は、1024×2×2×16=65536個と膨大である。そのため、例えばドライバ回路1つあたりのスタンバイ時の消費電流が1nAだったとしても、チップ全体では65μA以上と大きい。
【0240】
これに対して、以下の手法をとることができる。例えば図92に示すようなドライバ回路を考える。図92に示すように、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2のゲートには、ドライバ回路DRVが接続されている。このようなドライバ回路DRVを構成する各トランジスタ、または少なくとも最終段を構成するトランジスタTrのチャネル長を、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2のチャネル長より長くする。こうすることによって、スタンバイ時の消費電流を大幅に削減することができる。
【0241】
またドライバ回路DRVを構成するトランジスタ、ドライバ回路DRVを構成する各トランジスタ、または少なくとも最終段を構成するトランジスタTの閾値電圧を、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2の閾値電圧より高くしてもよい。こうすることによっても、スタンバイ時の消費電流を大幅に削減することができる。
【0242】
本発明の第13実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0243】
また、第13実施形態によれば、相互接続ユニットごとに、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2のオン/オフが行われる。このため、1回の書き込み動作でオン/オフ制御されるスイッチ回路の数は非常に少ない。よって、スイッチングノイズや消費電流を少なく抑えられる。
【0244】
(第14実施形態)
第14実施形態は、通常のメモリセルアレイとは別にリダンダンシ専用のメモリセルアレイを配置した、いわゆるブロックリダンダンシ方式を適用した場合のメモリセルアレイ配置の例である。
【0245】
図93は、本発明の第14実施形態に係る半導体記憶装置を示す図である。図93は、書き込みワード線WWLに対してのみブロックリダンダンシ方式が適用された場合を例示している。
【0246】
図93に示すように、複数のメモリセルアレイMCAが相互に離れてチップC上に設けられている。ここで、メモリセルアレイMCAは、通常用いられるメモリセル(MTJ素子MTJ)から構成される。図面の最も上のメモリセルアレイMCAと隣接して、リダンダンシ用のメモリセルから構成されるリダンダンシ用メモリセルアレイRMCAが設けられる。書き込みビット線WBLは図面の縦方向に延び、書き込みワード線WWLは図面の横方向に延びている。
【0247】
リダンダンシ用メモリセルアレイRMCAの規模は、通常メモリセルアレイMCAの規模よりも小さいことが一般的である。例えばリダンダンシ用メモリセルアレイRMCAの書き込みワードWWLの本数は、通常メモリセルアレイMCAの書き込みワードWWLの本数よりも少なく、例えば1:8などに設定される。
【0248】
その場合、リダンダンシ用メモリセルアレイMCA内の1本の書き込みビット線WBLに接続されるメモリセルの数、いわゆるビット線長は、通常メモリセルアレイMCA内のビット線長より短い。その結果、リダンダンシ用メモリセルアレイRMCA内の書き込みビット線RWBLの配線抵抗は、通常メモリセルアレイMCA内の書き込みビット線WBLのそれよりも小さい(例えば上記の例では1/8)。
【0249】
そのため、リダンダンシ用メモリセルアレイRMCAにおいては、書き込みビット線WBLを、第1実施形態等に従って相互に接続しなくとも、配線抵抗が小さいため、十分な書き込み電流を流すことができる。このように、通常メモリセルアレイMCAの書き込みビット線WBLを相互接続し、リダンダンシ用メモリセルアレイRMCAの書き込みビット線RWBLを相互接続しないことによって、リダンダンシ用セルアレイRMCAにおける書き込み系の制御回路を簡略化できる。よって、チップサイズを小さくすることができる。
【0250】
上記では、ロウリダンダンシにブロックリダンダンシ方式を適用した例を示したが、カラムリダンダンシにブロックリダンダンシ方式を適用した場合、リダンダンシ用メモリセルアレイRMCA内の書き込みワード線WWLを相互接続しないことによって、同様に書き込み系の制御回路を簡略化できる。
【0251】
もちろん、ブロックリダンダンシ方式を採用した場合でも、リダンダンシ用メモリセルアレイRMCAの書き込みビット線(書き込みワード線)を相互接続することもできる。
【0252】
本発明の第14実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0253】
また、第14実施形態によれば、ブロックリダンダンシが採用された場合に、規模の小さいリダンダンシ用メモリセルアレイRMCAにおいては、書き込みワード線WWL(および書き込みビット線WBL)は相互に接続されない。この結果、リダンダンシ用メモリセルアレイの書き込みワード線WWLに十分な書き込み電流を流すとともに、書き込み系の制御回路を簡略化できる。
【0254】
(第15実施形態)
第15実施形態は、高さ方向に沿って並ぶ書き込み線に関する。
【0255】
図94は、本発明の第15実施形態に係る半導体記憶装置を示す斜視図である。図94に示すように、書き込み線(例えば書き込みワード線WWL)は、高さ方向(半導体基板から離れる方向)に沿って相互に離間して配置されている。そして、書き込みワード線WWLは、高さ方向に延びる接続線CONWWLによって相互に接続されている。接続線CONWWLは、例えば、隣接する2本の書き込みワード線WWLに接するビアプラグの集合によって実現されてもよい。
【0256】
図94では、便宜上、一方の書き込み線(書き込みワード線WWL)のみを相互に接続した例を示しているが、書き込みビット線WBLが相互に接続されていても良い。その場合、例えばメモリセルを、1つのMTJ素子MTJのみで構成したいわゆる単純クロスポイント型や、1つのMTJ素子MTJと1つのダイオードで構成した1D1R型メモリセルを用いたクロスポイントによって実現することができる。また、例えば図59のように、読み出しビット線RBLを設けることも可能である。
【0257】
本発明の第15実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0258】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【0259】
【図1】本発明の各実施形態に係る半導体記憶装置を示す図。
【図2】第1実施形態に係る半導体記憶装置の主要部を示す図。
【図3】第1実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図4】第1実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図5】第1実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図6】書き込み線および接続線の上下関係の例を示す図。
【図7】書き込み線および接続線の上下関係の他の例を示す図。
【図8】第2実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図9】第2実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図10】第2実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図11】第2実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図12】第3実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図13】第3実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図14】第4実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図15】第4実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図16】トグルMRAMに用いられるMTJ素子の構造の一状態を示す図。
【図17】トグルMRAMに用いられるMTJ素子の構造の一状態を示す図。
【図18】書き込み線に流れる電流の方向を示す図。
【図19】書き込み電流の供給タイミングを示す図。
【図20】書き込み時のMTJ素子の一状態を示す図。
【図21】書き込み時のMTJ素子の一状態を示す図。
【図22】書き込み時のMTJ素子の一状態を示す図。
【図23】書き込み時のMTJ素子の一状態を示す図。
【図24】書き込み時のMTJ素子の一状態を示す図。
【図25】第5実施形態に係る半導体記憶装置の主要部を示す図。
【図26】第5実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図27】第5実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図28】第6実施形態に係る半導体記憶装置の主要部を示す図。
【図29】第6実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図30】第6実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図31】抵抗分割型メモリセルを示す図。
【図32】第7実施形態に係る半導体記憶装置の主要部を示す図。
【図33】第7実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図34】第7実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図35】第7実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図36】第1実施形態に係る半導体記憶装置の接続線の位置を示す図。
【図37】第1実施形態に係る半導体記憶装置の接続線の位置を示す図。
【図38】本発明の第8実施形態に係る半導体記憶装置の主要部を示す図。
【図39】図38の半導体記憶装置の一部を詳細に示す図。
【図40】図38の半導体記憶装置の一部を詳細に示す図。
【図41】図38の半導体記憶装置の一部を詳細に示す図。
【図42】第8実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図43】第8実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図44】第8実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図45】第8実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図46】スイッチ回路とその制御信号を示す図。
【図47】書き込みビット線電流回路の信号の一部に関して例示する図。
【図48】書き込みビット線電流回路の信号の一部に関して例示する図。
【図49】書き込みビット線電流回路の信号の一部に関して例示する図。
【図50】書き込みビット線電流回路の信号の一部に関して例示する図。
【図51】書き込みビット線電流回路の信号の一部に関して例示する図。
【図52】第1実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図53】第1実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図54】第1実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図55】第1実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図56】書き込みビット線電流回路とその制御信号を示す図。
【図57】第8実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図58】書き込みビット線と読み出しビット線とが同一配線にて実現された例を示す図。
【図59】本発明の第9実施形態に係る半導体記憶装置の主要部を示す図。
【図60】従来のI/Oの割り当てを例示する図。
【図61】本発明の第10実施形態に係る半導体記憶装置の主要部を示す図。
【図62】第10実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図63】本発明の第11実施形態に係る半導体記憶装置の主要部を示す図。
【図64】第11実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図65】第11実施形態に係る半導体記憶装置のレイアウトを示す図。
【図66】第11実施形態の他の例に係る半導体記憶装置のレイアウトを示す図。
【図67】第11実施形態の他の例に係る半導体記憶装置を示す図。
【図68】第11実施形態の他の例に係る半導体記憶装置を示す図。
【図69】本発明の第12実施形態に係る半導体記憶装置のレイアウトを示す図。
【図70】読み出しワード線を示す図。
【図71】第12実施形態の他の例に係る半導体記憶装置のレイアウトを示す図。
【図72】本発明の第13実施形態の第1例に係る半導体記憶装置の一状態を示す図。
【図73】第13実施形態の第1例に係る半導体記憶装置の一状態を示す図。
【図74】第13実施形態の第1例に係る半導体記憶装置の一状態を示す図。
【図75】第13実施形態の第2例に係る半導体記憶装置の一状態を示す図。
【図76】第13実施形態の第2例に係る半導体記憶装置の一状態を示す図。
【図77】第13実施形態の第2例に係る半導体記憶装置の一状態を示す図。
【図78】第13実施形態の第3例に係る半導体記憶装置の一状態を示す図。
【図79】第13実施形態の第3例に係る半導体記憶装置の一状態を示す図。
【図80】第13実施形態の第3例に係る半導体記憶装置の一状態を示す図。
【図81】第13実施形態の第3例に係る半導体記憶装置の一状態を示す図。
【図82】第13実施形態の第3例に係る半導体記憶装置の一状態を示す図。
【図83】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図84】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図85】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図86】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図87】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図88】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図89】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図90】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図91】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図92】第13実施形態の第4例に係る半導体記憶装置の一部を示す図。
【図93】本発明の第14実施形態に係る半導体記憶装置を示す図。
【図94】本発明の第15実施形態に係る半導体記憶装置を示す図。
【符号の説明】
【0260】
MCA…メモリセルアレイ、MTJ、/MTJ…MTJ素子、WWL…書き込みワード線、WBL、/WBL…書き込みビット線、WBLD…書き込みビット線電流回路、WWLD…書き込みワード線電流回路、RD…ロウデコーダ、CD…カラムデコーダ、CONWBL、CONWWL、/CONWBL…接続線、101…フリー層、102…ピン層、103…トンネルバリア膜、111、112、121、122…強磁性層、113、123…常磁性層、114…反強磁性層、RMCA…冗長メモリセルアレイ、RMTJ…冗長MTJ素子、MC…メモリセル、Q、/Q…選択トランジスタ、RBL…読み出しビット線、RWL…読み出しワード線、WBLD1、WBLD2…書き込みビット線電流回路、WWLD1、WWLD2…書き込みワード線電流回路、VCONWBL1、VCONWBL2、VCONWWL1、VCONWWL2…接続線、SWBL1、SWBL2、SWWL1、SWWL2、SWPWBL、SWPWWL…スイッチ回路、I1、I2…電流源、SW11、SW12、SW21、SW22…スイッチ回路、WBLC1、WBLC2…書き込みビット線用書き込み制御回路。
【技術分野】
【0001】
本発明は、電流によって書き込み動作を行う半導体記憶装置に関し、例えば磁気ランダムアクセスメモリ(Magnetic Random Access Memory : MRAM)の書き込み線の配置・配線構成および書き込み動作に関する。
【背景技術】
【0002】
MRAM(例えば非特許文献1(IEEE Journal of Solid-State Circuits, Vol.38, No.5, May 2003, pp.769-773))は磁気抵抗効果を利用して情報を記憶するメモリであり、従来のフラッシュメモリなどが電圧印加によって書き込み動作を行っていたのに対して、電流を流すことによって書き込み動作を行うという特徴を持つ。
【0003】
MRAMに使用されるMTJ(magnetic tunnel junction)素子は、トンネル磁気抵抗効果(tunneling magnetic restive effect)を利用した素子であり、一般的には2つの強磁性層で1つの絶縁層を挟んだ構造を有する。一方の強磁性層は基準層と呼ばれ、その磁化方向は固定される。もう一方の強磁性層は記録層と呼ばれ、その磁化方向は固定されない。トンネル磁気抵抗効果とは、2つの強磁性体膜の磁化方向の相対的な関係が平行、反平行の場合でトンネル電流が変化する現象である。2つの磁化方向の方向が平行の場合、トンネル電流が大きくなるため、MTJ素子の抵抗値は低く、この場合を例えば“0”データとする。一方、2つの磁化方向の方向が反平行の場合、トンネル電流が小さくなるため、MTJ素子の抵抗値が高く、この場合を例えば“1”データとする。書き込み動作は、電流によって発生する磁界によって基準層の磁化方向を基準層と同一方向または反対方向に変化させることで行われる。
【0004】
特許文献1(米国特許第6,545,906B1号明細書)には、いわゆるトグル書き込み方式を採用した磁気記憶装置が記載されている。この方式の磁気記憶装置では、MTJ素子の磁化容易軸方向、MTJ素子の構造、書き込み電流を流すタイミングが従来のものと異なる。
【0005】
特許文献2(特願2002-382393号公報)には、いわゆる抵抗分割型のメモリセルが採用された磁気記憶装置が記載されている。この方式では、抵抗分割型のセルでは、1つのメモリセルが、互いに相補のデータを保持する2つのMTJ素子を有し、読み出し信号の値が、2つのMTJ素子の抵抗比によって決まる。
【特許文献1】米国特許第6,545,906B1号明細書
【特許文献2】特願2002-382393号公報
【非特許文献1】「IEEE Journal of Solid-State Circuits」、2003年5月、Vol.38、No.5、p.769-773
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、書き込み動作に電流を利用する半導体記憶装置において、書き込み動作時における書き込み配線の実効的な抵抗値を低減することで1つのメモリセルアレイの規模を拡大し、それによってチップサイズを縮小することで製造コストを低減可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【0007】
本発明の第1の視点による半導体記憶装置は、配線を流れる電流によってメモリセルに情報を書き込み可能な半導体記憶装置であって、複数のメモリセルと、複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第1方向に沿って設けられた複数の第1書き込み線と、複数の前記第1書き込み線の少なくとも2つを相互に電気的に接続する第1接続線と、を具備することを特徴とする。
【発明の効果】
【0008】
本発明によれば、メモリセルアレイの規模を拡大できることでチップサイズが縮小でき、その結果として製造コストを削減可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【0009】
本発明者等は、本発明の開発の過程において、製造コストを低減可能な磁気記憶装置の実現方法について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【0010】
一般的なMRAMにおいては、書き込み線に電流を流し、その電流によって発生する磁界によって、MTJ素子への情報の書き込みが行われる。すなわち、種々の半導体メモリとは異なり、電流を間接的に用いた書き込み動作であるため、情報の書き込みに必要な電流量が比較的大きい。具体的には、現状で1mA〜数十mAの書き込み電流が必要である。
【0011】
ここで、書き込み線に印加される電圧を一定と仮定すると、オームの法則(V=RI)より、十分な書き込み電流を確保するための書き込み線の抵抗が決定される。そして、書き込み線の長さは、この決定された配線抵抗により決定される。このように決定された長さに応じて、この書き込み線に対して設けられるメモリセルの数の最大値が決定される。つまり、MRAMにおいては、メモリセルアレイの規模は書き込みに必要な電流の値によって決定される。
【0012】
メモリデバイスにおいて、チップサイズを縮小することにより製造コストを低減するためには、メモリセルアレイの規模を可能なだけ大きくする、すなわち、1つの書き込み線に対して設けられるメモリセルの数を多くすることが必要である。書き込み線を長くすればメモリセルの数を増やすことができるが、書き込み線を長くしたことと引き換えに配線抵抗が大きくなる。書き込み配線の両端に印加する電位差を大きくすることで書き込み電流を増大させることは可能である。しかしながら、一般的に電源電圧は各世代毎に固定されており、また電源電圧以上の高電位を使用するためには高耐圧トランジスタの搭載が必要となるために製造コストが増大するため望ましくない。このため、従来は、書き込み線の長さは、書き込み線への印加電圧と書き込み電流とにより決定する長さに制限されていた。すなわち、メモリセルアレイの規模は書き込み電流の大きさにより一意的に決定され、書き込み電流の低減を行うこと以外に、メモリセルアレイ規模を増大させてチップサイズを縮小することにより製造コストを低減させることはできなかった。
【0013】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【0014】
(第1実施形態)
図1は、本発明の各実施形態に共通の半導体記憶装置の構成を概略的に示しており、メモリセルアレイおよび書き込みに関する回路を抽出して示している。図1に示すように、半導体記憶装置は、メモリセルアレイMCAを有する。メモリセルアレイMCAは、後に詳述するように、複数のMTJ素子MTJ、x方向(紙面の左右方向)に延在する複数の書き込みビット線WBL、y方向(紙面の上下方向)に延在する複数の書き込みワード線WWL(図では各1つのみ図示)を有する。
【0015】
MTJ素子MTJとして、MTJ素子MTJに印加される磁界に応じて少なくとも2値の情報を記憶可能な構成とされていれば、あらゆる構成の素子を用いることができる。典型的には、2つの強磁性体膜で1つの絶縁膜を挟んだ構造が用いられる。2つの強磁性体膜の一方は、その磁化方向(スピンの方向)が固定されており、例えばピン層、固着層、基準層等と称される。2つの強磁性体膜の他方は、その磁化方向が磁化容易軸方向に沿って反転可能に構成されており、例えばフリー層、自由層、記憶層等と称される。フリー層とピン層とのスピンの方向が反平行の場合、平行の場合に応じて2値のデータが記録される。
【0016】
MTJ素子MTJへの情報の書き込みは、典型的には、MTJ素子MTJを挟むように、交差する2つの書き込み線(書き込みワード線WWL、書き込みビット線WBL)に電流を流すことにより行われる。この電流によって2つの書き込み線の周りにそれぞれ発生する磁界の合成磁界がMTJ素子に印加され、この合成磁界により、フリー層のスピンの方向が反転し、情報が書き込まれる。書き込まれるべき情報に応じて、2つの書き込み線の一方または両方を流れる電流の方向が決定される。
【0017】
各書き込みビット線WBLの両端には、書き込みビット線電流回路(ドライバ/シンカ)WBLDが接続される。書き込みビット線電流回路WBLDは、それぞれが、電流を流し込むドライバ回路および電流を引き抜くシンク回路を有する。書き込みビット線電流回路WBLDには、ロウデコーダRDからの制御信号が供給され、この制御信号に応じて、ドライバ回路またはシンク回路のいずれかが動作する。ドライバ回路およびシンク回路のいずれが動作するかは、書き込まれる情報に応じた方向の電流が流れるように決定される。
【0018】
同様に、書き込みワード線WWLのそれぞれの両端には書き込みワード線電流回路WWLDが接続される。書き込みワード線電流回路WWLDは、それぞれがドライバ回路およびシンク回路を有する。書き込みワード線電流回路WWLDには、カラムデコーダCDからの制御信号が供給される。この制御信号応じて、書き込みの際、ドライバ回路およびシンク回路のいずれかが動作する。ドライバ回路およびシンク回路のいずれが動作するかは、書き込まれる情報に応じた方向の電流が流れるように決定される。
【0019】
ロウデコーダRDおよびカラムデコーダCD(制御部)は、アドレス信号に応じたアドレスのMTJ素子MTJに情報が書き込まれるように、書き込み線電流回路(書き込みビット線電流回路WBLD、書き込みワード線電流回路WWLD)を制御する。
【0020】
なお、いずれか一方向のみに書き込み電流が流れれば良い場合、書き込みビット線電流回路WBLD、書き込みワード線電流回路WWLDは、電流の流れる方向に応じてドライバ回路またはシンク回路のいずれかの機能を有していればよい。
【0021】
以上、説明の簡略化のために、書き込みに要する部分のみが抽出して図示され、説明がなされている。例えば読み出しワード線、選択トランジスタ等の読み出しに要する部分は、当業者によれば公知技術を用いることにより実現される。
【0022】
次に、図2を参照して、本発明の第1実施形態に係る半導体記憶装置について説明する。図2は、本発明の第1実施形態に係る半導体記憶装置の主要部を概略的に示す図である。図2は、図1のメモリセルアレイMCAの部分のみを示している。図2に示すように、メモリセルとしての複数のMTJ素子MTJが行列状に配置されることによりメモリセルアレイMCAが構成されている。MTJ素子MTJは、例えば、紙面の上下方向に沿ってx個(xは2以上の自然数)、左右方向に沿ってy個(yは2以上の自然数)配置されている。
【0023】
図2に示すように、x本の書き込みビット線WBLが、紙面の横方向に並んだMTJ素子を通るように、紙面の横方向に延在する。同様に、y本の書き込みワード線WWLが、紙面の縦方向に並んだMTJ素子MTJを通るように、紙面の縦方向に延在する。書き込みビット線WBLおよび書き込みワード線WWLは、その交差点のMTJ素子と、それぞれ電気的、または磁気的、または電気的かつ磁気的に接続されている。
【0024】
書き込みビット線WBLは、接続線(第1接続線)CONWBLにより相互に電気的に接続されている。接続線CONWBLは、書き込みワード線WWLが延在する方向に沿って延在する。接続線CONWBLにより相互に接続される書き込みビット線WBLの本数は、全書き込みビット線WBLの本数と同じであっても良いし、図52に示すように、例えば2のn乗本(nは自然数)ごととすることもできる(図52は4本を例示)。
【0025】
接続線CONWBLは、メモリセルアレイMCAの中央、端部近傍等、任意の位置に配置することができるが、典型的には図36のようにメモリセルアレイMCAの中央に位置する。すなわち、書き込みビット線WBLの中央に位置する。ここで、中央とは中央とその近傍を意味し、例えば、書き込みビット線WBLの接続線CONWBLの右側の部分と左側の部分との長さの比が10%以下になるような位置を言う。また、図36に示すように、メモリセルアレイMCAと書き込みビット線ドライバWBLDとの間にセンスアンプSAが設けられている場合でも、同様の位置に接続線CONWBLを配置することもできる。すなわち、書き込みビット線WBLのメモリセルアレイMCA内の部分の長さL1、センスアンプSA内の部分の長さをL2とした場合、書き込みビット線WBLの端から(L1/L2)/2となる位置に、接続線CONWBLが設けられる。この場合も、書き込みビット線WBLの接続線CONWBLの両側の2つの部分の長さが、ほぼ同じ(例えば10%程度の差)であれば良く、完全に同じである必要は無い。このように、接続線CONWBLを書き込みビット線WBLの中央とする理由は、接続線COBWBLにより分かれる、書き込みビット線WBLの2つの部分間の抵抗値のバランスを取るためである。
【0026】
また、図3に示すように、MTJ素子MTJおよび書き込みワード線からなる2列の間隔を、接続線CONWBLを挟む部分のみ大きくすることも可能である。この場合、例えば、接続線CONWBLと、これに隣接するMTJ素子MTJとの間の距離Laを、MTJ素子MTJと、これに隣接する書き込みワード線との間の距離Lbより大きくする。こうすることにより、接続線CONWBLを流れる電流により、接続線CONWBLに隣接するMTJ素子MTJに誤書き込みされる可能性を低くすることができる。電流により発生する磁界の大きさは距離の2乗に反比例するため、例えば、書き込み線とMTJ素子との距離を1.5倍にした場合、MTJ素子に印加される磁界は約44%まで低減される。
【0027】
また、図4に示すように、書き込みワード線WWLが、接続線(第2接続線)CONWWLにより相互に電気的に接続される構成とすることも可能である。接続線CONWWLは、書き込みビット線WBLが延在する方向に沿って延在し、典型的にはメモリセルの中央に位置する。
【0028】
さらに、図5に示すように、接続線CONWWL、CONWBLが両方設けられた構成とすることもできる。この場合、接続線CONWBLにより接続される書き込みビット線WBLの本数と、接続線CONWWLにより接続される書き込みワード線WWLの本数とが同じであっても(図53)異なっていても(図54)構わない。図53は、いずれも4本の場合を例示している。図54は、相互接続される書き込みビット線WBLの本数が4で、相互接続される書き込みワード線WWLの本数が2の場合を例示している。また、図55に例示するように、書き込みワード線WWLの長さ(書き込みワード線方向WWLに沿ったMTJ素子MTJの数)が、書き込みビット線WBLの長さ(書き込みビット線WBL方向に沿ったMTJ素子MTJの数)より大きくすることもできる。
【0029】
接続線CONWBLは、例えば書き込みビット線WBLと同じ配線層に設けられていても良いし、他の配線層に設けられていても構わない。同様に、接続線CONWWLは、書き込みワード線WWLと同じ配線層に設けられていても良いし、他の配線層に設けられていても良い。接続線CONWBL、CONWWLの両方が設けられる場合は、例えば、図6に示すように、書き込みビット線WBLと接続線CONWBLとを同じ配線層に設け、書き込みワード線WWLと接続線CONWWLとを同じ配線層に設けることができる。図6において、例えば、実線がMTJ素子MTJの上層の配線層であり、破線がMTJ素子MTJの下層の配線層である。または、図7に示すように、書き込みビット線WBLと接続線CONWWLとを同じ配線層に設け、書き込みワード線WWLと接続線CONWBLとを同じ配線層に設けてもよい。この場合、各黒点の位置において、2つの配線層を電気的に接続するコンタクトが形成される。
【0030】
本発明の第1実施形態に係る半導体記憶装置によれば、書き込みビット線WBLが、接続線CONWBLにより相互に電気的に接続されている。このため、書き込み電流を書き込みビット線WBLに流した際の書き込みビット線WBLの実効的な配線抵抗が減少する。よって、書き込みビット線WBLの両端への印加電圧と書き込み電流を維持したままで、書き込みビット線WBLを長くすることができる。よって、1つの書き込みビット線WBLに対して設けられるMTJ素子を増やすことができ、メモリセルアレイMCAの規模を増大させることができる。メモリセルアレイMCAの規模が増大することによってチップサイズが縮小でき、その結果として1つのウェハから製造できるチップ数が増加するため、製造コストを削減できる。
【0031】
また、接続線CONWWLにより書き込みワード線WWLが相互に電気的に接続された場合も、書き込みワード線WWLの実効的な配線抵抗を減らすことにより、同様の利点を得られる。さらに、接続線CONWBL、CONWWLの両方が設けられることにより、書き込みビット線WBLおよび書き込みワード線WWLを長くすることができる。よって、メモリセルアレイMCAの増大による製造コストの削減の効果がより高くなる。
【0032】
(第2実施形態)
第2実施形態は、第1実施形態の半導体記憶装置の書き込み線への電流の流し方に関する。
【0033】
第1実施形態の図2の構成において接続線CONWBLの左側のMTJ素子MTJに書き込まれる場合を例に取り、図8、図9を参照して第2実施形態について以下に説明する。ここで、書き込み対象のMTJ素子(選択MTJ素子)が接続線CONWBLの左側にある場合の代表例として、紙面の上から2本目の書き込みビット線WBLが通るMTJ素子MTJに書き込まれる場合について説明する。
【0034】
図8、図9は、それぞれ、本発明の第2実施形態の主要部の書き込みの際の状態の1つを概略的に示す図である。特に、図8は、選択MTJ素子を通る書き込みビット線(選択書き込みビット線)WBL内を紙面の右に向かって書き込み電流が流れる場合を示している。図9は、選択書き込みビット線WBL内を紙面の左に向かって書き込み電流が流れる場合を示している。図8、図9の書き込みビット線電流回路WBLDにおいて、鋭角の先端部が書き込みビット線WBLを向いているものは、ドライバ回路が動作していることを意味する。一方、鋭角の先端部が書き込みビット線WBLと反対を向いているものは、シンク回路が動作していることを意味する。なお、図8、図9において、書き込みワード線WWLは省略されている。また、スタンバイ時は、全ての書き込みビット線WBLは、所定の電位(例えば共通電位(接地電位))にプリチャージされている。
【0035】
図8に示すように、選択書き込みビット線WBL内で紙面の右に向かって書き込み電流が流れる場合、選択書き込みビット線と接続された1対の書き込みビット線電流回路(選択書き込みビット線電流回路)WBLDのうち、左側においてはドライバ回路が動作し、右側においてはシンク回路が動作する。一方、選択書き込みビット線電流回路WBLD以外の書き込みビット線電流回路WBLDにおいては、シンク回路が動作する。
【0036】
左側の選択書き込みビット線電流回路WBLDから流れてきた書き込み電流は、接続線CONWBLを介して他の書き込みビット線WBLへと分散する。これら分散した電流は、各シンク回路により引き抜かれることにより、書き込みビット線WBLの接続線CONWBLより右側の部分では、右に向かって電流が流れる。また、書き込みビット線WBLの接続線CONWBLより左側の部分では、左に向かって電流が流れる。このように、書き込み電流が全ての書き込みビット線WBLへと分散するため、各書き込みビット線WBLを流れる電流は低下する。例えば、各書き込みビット線WBLのドライバ回路またはシンク回路と接続線CONWBLとの間の配線抵抗をRとした場合、書き込み電流経路の抵抗値はR+R/(2n−1)に低減される(nは相互接続された書き込みビット線WBLの本数)。書き込みビット線WBLを相互接続しない従来の場合、書き込み電流経路の抵抗値は2Rであるため、nに応じて約33%〜約50%の抵抗値低減が可能であることが定性的に説明できる。このため、書き込みビット線WBLの配線抵抗をより大きくする、すなわち書き込みビット線WBLをより長くすることが可能となる。
【0037】
図9に示すように、選択書き込みビット線WBL内で紙面の左に向かって書き込み電流を流す場合、1対の選択書き込みビット線電流回路WBLDのうち、右側においてはドライバ回路が動作し、左側においてはシンク回路が動作する。一方、選択書き込みビット線電流回路WBLD以外の書き込みビット線電流回路においてはドライバ回路が動作する。
【0038】
右側の選択書き込みビット線電流回路WBLDを除く書き込みビット線電流回路WBLDから流れ出す書き込み電流は、接続線CONWBLを介して、選択書き込みビット線WBLの接続線CONWBLより左側の部分に流れ込む。すなわち、選択書き込みビット線WBLの接続線CONWBLより左側の部分を流れる電流は、全てのドライバ回路が流し込む電流の総和となる。このため、書き込みビット線WBLの配線抵抗を上げる、すなわち書き込みビット線WBLを長くしたとしても、選択書き込みビット線WBLの選択MTJ素子MTJを通る部分に十分に大きな電流を流すことができる。換言すれば、十分な書き込み電流を流すことができるとともに、書き込みビット線WBLをより長くすることができる。
【0039】
なお、図8の場合に関し、選択書き込みビット線電流回路WBLD以外のビット線電流回路WBLDにおいて、全てのシンク回路が動作することは必ずしも必要ではない。すなわち、少なくとも1つ以上のシンク回路が動作していればよい。また、図9の場合に関しても、選択書き込みビット線電流回路WBLD以外のビット線電流回路WBLDにおいて、少なくとも1つ以上のドライバ回路が動作していればよい。このことは、以下の各実施形態においても同様に当てはまる。
【0040】
以上、選択MTJ素子MTJが、接続線CONWBLの左側にある場合を例に取り説明した。選択MTJ素子MTJが、接続線CONWBLの右側にある場合も同様である。すなわち、選択書き込みビット線WBLを右に向かって流れる場合は、左側の選択書き込み線電流回路WBLDにおいてはドライバ回路が動作し、右側においてはシンク回路が動作する。これ以外の書き込みビット線電流回路WBLDにおいては、ドライバ回路が動作する。一方、選択書き込みビット線WBLを左に向かって流れる場合は、右側の選択書き込み線電流回路WBLDにおいてはドライバ回路が動作し、左側においてはドライバ回路が動作する。これ以外の書き込みビット線電流回路WBLDにおいては、シンク回路が動作する。
【0041】
また、書き込みビット線WBLに関して、すなわち第1実施形態の図2の例に関して説明したが、図4の例に関しても同様にして、各書き込みワード線電流回路WWLDがドライバ回路またはシンク回路のいずれが活性化されるかが決定される。次に、書き込み線において一方向のみに電流が流れれば書き込み動作が行える場合があり、図4の場合を例に取り、以下に説明する。図10、図11は、それぞれ、第2実施形態の書き込みの際の状態の1つを概略的に示す図であり、書き込みワード線WWLの一方向、例えば紙面の上から下に向かう方向にのみ電流が流れる場合を示している。
【0042】
選択MTJ素子MTJが接続線CONWWLの上側にある場合、図10に示すように、選択書き込みワード線WWLと接続されたドライバ回路のみが動作し、それ以外のドライバ回路は動作しない。一方、シンク回路は全てが動作する。また、選択MTJ素子MTJが接続線CONWWLの下側にある場合、図11に示すように、選択書き込みワード線WWLと接続されたシンク回路のみが動作し、それ以外のシンク回路は動作しない。一方、ドライバ回路は全てが動作する。このような制御により、書き込み電流回路が、ドライバ回路およびシンク回路の一方のみを有している場合でも、書き込み線の選択MTJ素子MTJを通る部分に十分な書き込み電流を流しつつ、書き込み線を長くすることができる。なお、図10、図11において、書き込みビット線WBLは省略されている。
【0043】
さらに、図5の例に関しても、本実施形態において示した各制御を組み合わせることにより、書き込みビット線WBL、書き込みワード線WWLの両方に関して、十分な書き込み電流の確保しつつ、その長さを伸ばすことができる。
【0044】
次に、書き込みビット線電流回路WBLD、書き込みワード線電流回路WWLDの制御について説明する。図56は、書き込みビット線電流回路とその制御信号を示す図である。図56に示すように、紙面左側の各書き込みビット線電流回路WBLD1には、制御信号LSEL、DAT1、WACT、およびアドレス信号USEL(m)、SEL(n)が供給される。紙面右側の各書き込みビット線電流回路WBLD2には、制御信号RSEL、DAT0、WACT、およびアドレス信号USEL(m)、SEL(n)が供給される。なお、mは、1つの接続線CONWBLにより接続された書き込みビット線群の数であり、nは1つの接続線CONWBLにより相互に接続される書き込みビット線WBLの数である。以下、1つの接続線CONWBLにより接続された書き込みビット線WBL、およびこの書き込みビット線WLが通るMTJ素子MTJを相互接続ユニットと称する。なお、以下の説明において、書き込みビット線WBL、および書き込みビット線電流回路WBLDに関してのみ説明するが、書き込みワード線WWLおよび書き込みワード線電流回路に関しても全く同様である。
【0045】
書き込みビット線電流回路WBLDが、制御信号LSEL、RSEL、DAT0、DAT1、USEL(m)、SEL(n)、WACTの組み合わせに応じて制御される。この結果、選択MTJ素子MTJの位置、選択MTJ素子の接続線CONWBLに対する位置、書き込みデータに応じて、図8、9等と同様の状態が形成されるとともに選択MTJ素子に磁界が印加される。
【0046】
図47は、制御信号LSEL、RSELに関して示す図である。制御信号LSELは、全ての書き込みビット線電流回路WBLD1に供給される。制御信号LSELは、選択MTJ素子MTJが接続線CONWBLの左側にあることを示す信号であり、このような場合に例えばハイレベルとされる。制御信号RSELは、全ての書き込みビット線電流回路WBLD2に供給される。制御信号RSELは、選択MTJ素子MTJが接続線CONWBLの右側にあることを示す信号であり、このような場合に例えばハイレベルとされる。また、制御信号LSEL、RSELはロウアドレスとして書き込みワード線電流回路WWLD1、WWLD2に供給される。
【0047】
また、同様に、書き込みワード線電流回路WWLD1には、選択MTJ素子がCONWWLの上側にあることを示す信号が供給される。書き込みワード線電流回路WWLD2には、選択MTJ素子がCONWWLの下側にあることを示す信号が供給される。
【0048】
図48は、制御信号DAT0、DAT1に関して例示する図である。制御信号DAT0は、全ての書き込みビット線電流回路WBLD2に供給され、書き込みデータが“0”であることを示す信号であり、このような場合に例えばハイレベルとされる。制御信号DAT1は、全ての書き込みビット線電流回路WBLD1に供給され、書き込みデータが“1”であることを示す信号であり、このような場合に例えばハイレベルとされる。制御信号DAT0と制御信号DAT1とは、互いに相補な信号である。
【0049】
図49は、アドレス信号USEL(m)に関して例示する図であり、mが255の場合を例示している。アドレス信号USEL(0)は、1番目の相互接続ユニットと接続された全ての書き込みビット線電流回路WBLD1、WBLC2に供給される。同様に、アドレス信号USEL(x)は、x+1番目の相互接続ユニットと接続された全ての書き込みビット線電流回路WBLD1、WBLC2に供給される。
【0050】
図50は、アドレス信号SEL(n)に関して例示する図である。アドレス信号SEL(0)は、各相互接続ユニット内で、最もロウアドレスの小さい(上から1番目の)書き込みビット線電流回路WBLD1、WBLC2に供給され、このような書き込みビット線電流回路WBLD1、WBLC2を選択することを示す信号である。同様に、アドレス信号SEL(y)は、各相互接続ユニット内で、y+1番目にロウアドレスの小さい(上からy+1番目の)書き込みビット線電流回路WBLD1、WBLC2に供給され、このような書き込みビット線電流回路WBLD1、WBLC2を選択することを示す信号である。
【0051】
図51は、信号WACTに関して例示する図である。信号WACTは、全ての書き込みビット線電流回路WBLD1、WBLC2に供給される。信号WACTは、書き込みビット線電流回路WBLD1、WBLC2の動作または非動作を示す旨の信号である。
【0052】
本発明の第2実施形態に係る半導体記憶装置によれば、第1実施形態の構成における書き込みの際、複数の書き込み線電流回路内で活性化されるドライバ回路の数とシンク回路の数が異なる。すなわち、選択書き込み線(選択書き込みビット線WBL、選択書き込みワード線WWL)以外の書き込み線に接続されたドライバ回路またはシンク回路も、書き込み電流の方向に応じて合わせて活性化される。このため、選択MTJ素子MTJを通過した書き込み電流が他の書き込み線に分散するので、書き込み線に従来よりも大きな書き込み電流を流すことが可能となる。すなわち、書き込み線を長くすることにより書き込み線の配線抵抗が上がったとしても、十分な書き込み電流を確保できる。また、複数の書き込み線からの電流の総和が選択書き込み線に流れ込むので、書き込み線を長くしたとしても、書き込み線に大きな電圧を印加せずに十分な書き込み電流を確保することができる。
【0053】
(第3実施形態)
第3実施形態では、第2実施形態の制御に加えて、選択書き込み線に隣接する書き込み線の、選択MTJ素子MTJと隣り合う部分には電流が流れないように制御が行われる。
【0054】
図12、図13は、本発明の第3実施形態に係る半導体記憶装置の主要部の書き込みの際の状態の1つをそれぞれ概略的に示す図である。図12は、紙面の上から2本目に該当する選択書き込みビット線WBLにおいて、書き込み電流が紙面の右に向かって流れる場合を示しており、第2実施形態の図8の状態に対応している。図13は、選択書き込みビット線WBLにおいて、書き込み電流が紙面の左に向かって流れる場合を示しており、第2実施形態の図9の状態に対応している。
【0055】
図12に示すように、選択書き込みビット線WBLと隣接する書き込みビット線WBL(隣接書き込みビット線)と接続された書き込みビット線電流回路の、接続線CONWBLを境として選択MTJ素子MTJがある側ではドライバ回路およびシンク回路の何れもが動作しない。その他の書き込みビット線電流回路においては、シンク回路が動作する。
【0056】
また、図13に示すように、隣接書き込みビット線と接続された書き込みビット線電流回路の、接続線CONWBLを境として選択MTJ素子MTJがある側ではドライバ回路およびシンク回路の何れもが動作しない。その他の書き込みビット線電流回路WBLDにおいては、ドライバ回路が動作する。
【0057】
図12、図13の制御とすることにより、隣接書き込みビット線WBLの選択MTJ素子MTJと隣り合う部分には電流が流れない。
【0058】
本発明の第3実施形態に係る半導体記憶装置によれば、第2実施形態の構成に加え、隣接書き込み線(隣接書き込みビット線WBLおよび隣接書き込みワード線WWL)の選択MTJ素子MTJと隣り合う部分には電流が流れない。このため、第2実施形態と同じ効果を得られるとともに、隣接書き込み線の選択MTJ素子MTJと隣り合う部分を流れる電流により発生する磁界が選択MTJ素子MTJに印加されることを防止できる。よって、MTJ素子MTJへの誤書き込みを回避できる。
【0059】
(第4実施形態)
第4実施形態では、選択MTJ素子MTJの位置に応じて、選択書き込み線以外の書き込み線(非選択書き込み線)のいずれか一端のみのドライバ回路またはシンク回路が動作する。
【0060】
図14、図15は、本発明の第4実施形態に係る半導体記憶装置の主要部の書き込みの際の状態の1つを概略的に示す図である。図14は、紙面の上から2本目に該当する選択書き込みビット線WBLにおいて、書き込み電流が紙面の右に向かって流れる場合を示しており、第2実施形態の図8の状態に対応している。図15は、選択書き込みビット線WBLにおいて、書き込み電流が紙面の左に向かって流れる場合を示しており、第2実施形態の図9の状態に対応している。
【0061】
図14に示すように、接続線CONWBLの左側のドライバ回路およびシンク回路は、選択書き込みビット線WBLに接続されたものを除いて全て動作しない。選択書き込みビット線WBLに接続されたドライバ回路のみが動作する。一方、接続線CONWBLの右側では全てのシンク回路が動作する。
【0062】
また、図15に示すように、接続線CONWBLの左側のドライバ回路およびシンク回路は、選択書き込みビット線WBLに接続されたものを除いて全て動作しない。選択書き込みビット線WBLに接続されたシンク回路は活性化されている。一方、接続線CONWBLの右側では全てのドライバ回路が動作する。
【0063】
書き込みの際、選択MTJ素子MTJを通る書き込みワード線WWLに書き込み電流が流れるため、この書き込み電流による磁界が選択MTJ素子MTJと同じ列に属する非選択MTJ素子MTJにも印加される。この状態で、選択書き込みビット線WBL以外の書き込みビット線(非選択書き込みビット線)の、選択書き込みワード線WWLからの磁界が印加される非選択MTJ素子MTJを通る部分に電流が流れると、これら非選択MTJ素子MTJに誤書き込みされる恐れがある。そこで、本発明の第4実施形態に係る半導体記憶装置によれば、接続線CONWBLを境として選択MTJ素子MTJと同じ側のドライバ回路およびシンク回路は、選択書き込みビット線WBLと接続されたものを除いて動作しない。この結果、選択MTJ素子MTJと同じ側で且つ選択書き込みワード線WWLが通る非選択MTJ素子MTJに、書き込みビット線WBLからの磁界が印加されることが回避される。よって、これら非選択MTJ素子MTJが誤書き込みされる可能性を大幅に減少させることができる。
【0064】
なお、以上、書き込みビット線WBLに関して、第1実施形態の図2の例に関して説明したが、図4、図5の例に関しても同様にして制御することができる。
【0065】
(第5実施形態)
第5実施形態は、いわゆるトグル書き込み方式を採用した半導体記憶装置(トグルMRAM)に関する。トグルMRAMは、米国特許第6,545,906B1号明細書(Savtchenko et al.)に記載されている。トグルMRAMのMTJ素子MTJの磁化容易軸方向は、書き込みビット線および書き込みワード線からなる平面において、書き込みビット線および書き込みワード線に対して45°の角度を持った方向に沿う。そして、MTJ素子の構造および書き込み電流を流すタイミングが従来のものと異なる。
【0066】
まず、トグル書き込み方式を採用した半導体記憶装置について以下に説明する。図16は、トグルMRAMに用いることができるMTJ素子の構造を概略的に示す断面図である。なお、図16は、フリー層とピン層の磁化方向が平行の状態(パラレル状態)を示している。図16に示すように、フリー層101とピン層102により、絶縁性のトンネルバリア層103が挟まれる。ピン層102は、強磁性金属からなる2つの強磁性層111、112と、これら強磁性層111、112に挟まれた常磁性金属からなる常磁性層113と、反強磁性金属からなる反強磁性層114を有する。これら強磁性層111、112と常磁性層113からなる構造が、反強磁性層114上に設けられる。2つの強磁性層111、112は、反強磁性結合している。
【0067】
フリー層101は、強磁性金属からなる2つの強磁性層121、122と、これら強磁性層に挟まれた常磁性金属からなる常磁性層123と、を有する。2つの強磁性層121、122は、反強磁性結合している。平行状態において、トンネルバリア層103を挟む2つの強磁性層111、122の磁化方向は平行状態である。
【0068】
一方、MTJ素子MTJが反平行の状態(アンチパラレル状態)の場合、図17に示すように、トンネルバリア層103を挟む2つの強磁性層111、122の磁化方向は反平行状態である。
【0069】
次に、トグル書き込み方式による書き込み方法について、以下に概略を説明する。トグル書き込み方式を採用する場合には、まず、書き込み対象となるMTJ素子のデータが読み出され、そのデータと書き込みデータとが一致するならば書き込みを行わず、両者が一致しないときのみ書き込みが行われる。
【0070】
トグル書き込み方式では、書き込みを行うと、書き込み前のMTJ素子の状態に関わらずMTJ素子の状態が変化する。例えば、書き込みにより、反平行状態のMTJ素子は平行状態に変化し、平行状態のMTJ素子は反平行状態に変化する。
【0071】
図18に示すように、MTJ素子MTJの状態を反転させるには、書き込みワード線WWLには、IWWLを流し、書き込みビット線WBLには、IWBLを流せばよい。書き込み電流IWWL、IWBLを与えるタイミングは、例えば、図19に示すようなタイミングとする。図19に示すように、書き込み電流IWWLを与えるタイミングと書き込み電流IWBLを与えるタイミングとの間に、一定期間Aのずれが存在する。
【0072】
以下、図19の波形図に示す期間T1〜T5のそれぞれにおけるMTJ素子MTJの状態について説明する。なお、以下の書き込み動作の間、ピン層の強磁性層の磁化方向は変化しない。
【0073】
期間T1(初期状態)
図20に示すように、MTJ素子MTJは、トンネルバリア膜を挟んで対向する2つの強磁性層の磁化の方向に応じて、平行状態または反平行状態にある。すなわち、図20〜図24において、フリー層の2つの強磁性層のうちの第1強磁性層、第2強磁性層が、図16、図17の強磁性層122、111のいずれか一方に対応する。そして、図16、図17の強磁性層122の磁化方向が、図20の第1強磁性層の磁化方向に対応する場合、MTJ素子は初期状態において平行状態である。一方、図16、図17の強磁性層122の磁化方向が、図20の第2強磁性層の磁化方向に対応する場合、MTJ素子は初期状態において反平行状態である。なお、フリー層内の第1強磁性層、第2強磁性層の磁化方向は、互いに反対方向であるため、フリー層内の合成磁化は、ほぼゼロである。
【0074】
期間T2(IWWLの供給)
図21に示すように、書き込みワード線WWLに書き込み電流IWWLを流すと、この書き込み電流IWWLにより磁界が発生する。この結果、フリー層内の第1強磁性層、第2強磁性層のそれぞれの磁化方向が書き込み電流IWWLにより発生した磁界の方向を向こうとすることにより、フリー層に合成磁化方向が現れる。
【0075】
ここで、フリー層内の2つの強磁性層の反強磁性結合を調整して設計することにより、これら2つの強磁性層のそれぞれの磁化方向が書き込み電流IWWLにより発生した磁界方向を向くことがないようにする。フリー層内の2つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら時計回りに回転し、書き込み電流IWWLにより発生した磁界方向を向こうとする。そして、フリー層の合成磁化方向が、書き込み電流IWWLにより発生した磁界方向と一致した時点で、フリー層内の2つの強磁性層の磁化方向の回転が停止する。すなわち、回転の結果、フリー層の合成磁化方向は、書き込みビット線WBLと平行な方向を向く。
【0076】
期間T3(IWWL、IWBLの供給)
次に、図22に示すように、書き込みワード線WWLに書き込み電流IWWLを流している状態において、書き込みビット線WBLに書き込み電流IWBLを流すと、これら書き込み電流IWWL、IWBLにより合成磁界が発生する。この結果、フリー層内の2つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら、フリー層の合成磁化方向の向きが書き込み電流IWWL、IWBLによって発生した合成磁界方向と一致するまで回転する。すなわち、回転の結果、フリー層の合成磁化方向は、MTJ素子MTJの磁化容易軸方向を向く。
【0077】
期間T4(IWBLの供給)
次に、図23に示すように、書き込みワード線WWLに流していた書き込み電流IWWLを遮断すると、書き込みビット線WBL内を流れる書き込み電流IWBLのみによる磁界が発生する。この結果、フリー層内の2つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら、フリー層の合成磁化方向の向きが書き込み電流IWBLによって発生した合成磁界方向と一致するまで回転する。すなわち、回転の結果、フリー層の合成磁化方向は、書き込みワード線WWLと平行な方向を向く。
【0078】
期間T5(書き込み完了)
次に、図24に示すように、書き込みビット線WBLに流していた書き込み電流IWBLを遮断すると、フリー層内の2つの強磁性層のそれぞれの磁化方向は、反強磁性結合を保ちながら、MTJ素子MTJの磁化容易軸方向と一致するまで回転する。
【0079】
ここで、フリー層内の2つの強磁性層のそれぞれの磁化方向は、期間T4経過後、初期状態から反対向きに変わりつつあるため、書き込み電流を遮断した後、初期状態から反対向きになるほうがエネルギー的に安定である。その結果、MTJ素子MTJの状態が反転する。
【0080】
なお、本例では、図19に示すように、書き込みワード線WWLに電流を流すタイミングを、一定の遅延時間Aだけ、書き込みビット線WBLに電流を流すタイミングよりも早くしている。しかし、これとは逆に、書き込みビット線WBLに電流を流すタイミングを、一定の遅延時間Aだけ、書き込みワード線WWLに電流を流すタイミングよりも早くなるように設定してもよい。この場合、磁化方向の回転方向は、上記例とは異なる。しかし、フリー層の合成磁化方向がある時点で印加された書き込みワード線WWLおよび書き込みビット線WBLによる磁界の方向を向くように、フリー層内の2つの強磁性層の磁化方向が回転することに変わりはない。
【0081】
次に、上記したようなトグル書き込み方式が採用された半導体記憶装置に関わる本発明の第5実施形態について以下に説明する。図25は、本発明の第5実施形態に係る半導体記憶装置の主要部を概略的に示す図である。図25に示すように、第5実施形態に係る半導体記憶装置は、トグル書き込み方式を採用しており、MTJ素子MTJの磁化容易軸の方向は、書き込みビット線および書き込みワード線に対して45°の角度を持った方向に沿う。また、本実施形態のMTJ素子MTJは、トグル書き込み方式に適した構成を有しており、例えば図17に示す構成を有する。図25は、書き込みビット線WBLが、接続線CONWBLにより相互に電気的に接続された例を示しており、第1実施形態の図2に対応する。これ以外の構成に関しては、第1実施形態の図2と同じである。
【0082】
また、図26に示すように、書き込みワード線WWLが、接続線CONWWLにより相互に電気的に接続された構成とすることもできる。図26は、第1実施形態の図4に対応し、MTJ素子MTJの構成および磁化容易軸の方向が異なることを除いて、図4と同じである。
【0083】
さらに、図27に示すように、接続線CONWBL、CONWWLが両方設けられた構成とすることも可能である。図27は、第1実施形態の図5に対応し、MTJ素子MTJの構成および磁化容易軸の方向が異なることを除いて、図5と同じである。
【0084】
本発明の第5実施形態に係る半導体記憶装置によれば、MTJ素子MTJの磁化容易軸方向の向きと無関係に、書き込み線が接続線により相互に電気的に接続されることにより、第1実施形態と同じ利点を得られる。
【0085】
(第6実施形態)
第6実施形態は、リダンダンシ回路が設けられた場合に関する。図28は、本発明の第6実施形態に係る半導体記憶装置の主要部を概略的に示す図である。図28に示すように、半導体記憶装置は、第1実施形態と同じ構成のメモリセルアレイMCAと、冗長(置換用)メモリセルアレイRMCAを有する。例えば、半導体記憶装置の動作テストの際に、複数のヒューズ等により構成されるプログラム配線部を用いて内部回路をプログラムしておく。この内部回路により、実際の使用時に不良のMTJ素子またはMTJ素子を含むラインのアドレスが入力されても、冗長メモリセルアレイMCA内の冗長MTJ素子RMTJに選択が切り替わる。
【0086】
冗長メモリセルアレイMCAの構成は、メモリセルアレイMCAと同様である。すなわち、複数の冗長MTJ素子RMTJが行列状に配置され、これらMTJ素子RMTJを交点として、置換用の書き込みビット線RWBL、書き込みワード線WWLが交差する。書き込みビット線RWBLは、接続線CONRWBLにより相互に電気的に接続される。ここで、接続線CONRWBLにより接続される書き込みビット線RWBLの本数は、メモリセルアレイMCAにおいて接続線CONWBLにより接続される書き込みビット線WBLの本数Lと同じに設定されている。
【0087】
不良のMTJ素子MTJが置換される際、1つの接続線CONWBLにより接続されたビット線WBLおよびこれらが通るMTJ素子MTJの単位で、書き込みビット線RWBLおよび冗長MTJ素子RMTJと置換される。これにより、MTJ素子が冗長MTJ素子RMTJにより置換されたとしても、置換されていない場合と同等に半導体記憶装置を動作し、且つメモリセルアレイMCAにおいて接続線により得られるのと同じ利点を得ることができる。
【0088】
なお、上記説明において、1つのメモリセルアレイMCAに対して1つの冗長メモリセルアレイRMCAが設けられる例を示した。しかしながら、これに限らず、例えば図29に示すように、1つの冗長メモリセルアレイRMCA内の複数の単位のそれぞれが、複数のメモリセルアレイMCAにより置換されていても良い。
【0089】
また、上記説明において、メモリセルアレイMCAに加えて冗長メモリセルアレイRMCAを設ける例を示したが、一つのメモリセルアレイ内に冗長用メモリセル部分を設け、例えば図30に示すように、同一メモリセルアレイ内にて不良メモリセルの置換を行っても良い。
【0090】
さらに、リダンダンシによる救済単位を書き込み線の相互接続本数よりも小さくすることで、リダンダンシによる救済効率を向上させることが可能である。
【0091】
本発明の第6実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、メモリセルアレイMCAにおいて複数の書き込み線が接続線により相互に電気的に接続されている。このため、第1実施形態と同じ利点を得られる。また、第6実施形態によれば、冗長メモリセルアレイRMCAの書き込みビット線RWBLも接続線CONRWBLにより相互に電気的に接続され、接続される本数は、メモリセルアレイMCAにおいて相互に接続される書き込みビット線WBLの本数と同じである。このため、不良の部位が置換された場合でも、接続線により得られる利点が損なわれることはない。
【0092】
(第7実施形態)
第7実施形態は、いわゆる抵抗分割型のメモリセルが採用された半導体記憶装置に関する。抵抗分割型セルは、特願2002-382393号明細書に記載されている。従来の半導体記憶装置では、1つのメモリセルが1つのMTJ素子を有し、このMTJ素子に定電圧が印加されることにより流れる電流信号、またはMTJ素子に定電流が供給されることによりMTJ素子の両端に現れる電圧信号を用いてデータが読み出される。これに対して、抵抗分割型のセルでは、1つのメモリセルが、互いに相補のデータを保持する2つのMTJ素子を有し、2つのMTJ素子の抵抗比によって情報が識別される。
【0093】
まず、抵抗分割型セルを採用した半導体記憶装置の概略について以下に説明する。図31は、抵抗分割型セルを示している。図31に示すように、1つのメモリセルは、直列接続された2つのMTJ素子MTJ、/MTJを有する。それぞれの一端は、書き込みビット線WBL、/WBLと接続される。一方、それぞれの他端は、選択トランジスタQ、/Qを介して相互に接続される。この接続ノードは読み出しビット線RBLとされる。選択トランジスタQ、/Qのゲートには、読み出しワード線RWLが接続される。
【0094】
MTJ素子MTJ、/MTJには、相補なデータが記憶され、例えばMTJ素子MTJ=“1”データで、MTJ素子/MTJ=“0”データの状態が、メモリセルが“1”を記憶しているものとする。一方、例えばMTJ素子MTJ=“0”データで、MTJ素子/MTJ=“1”データの状態が、メモリセルが“0”を記憶しているものとする。
【0095】
書き込みに関しては、MTJ素子MTJ、/MTJのデータが反転するように、書き込みワード線WWL、書き込みビット線WBL、/WBLの電流の向きを適切に制御することにより行われる。
【0096】
読み出しは、MTJ素子MTJ、/MTJの抵抗値をそれぞれR1、R2として、書き込みビット線WBL、/WBL間に電圧Vが印加された結果、読み出しビット線RBLに生じる電位V・R2/(R1+R2)を読み取ることにより行われる。この電位が例えば参照電位と比較されることにより、メモリセルが保持するデータが判別される。なお、当然ながら抵抗値R1、R2は、それぞれの、MTJ素子MTJ、/MTJが保持しているデータにより、高抵抗値と低抵抗値のいずれかに変化する。
【0097】
このように、読み出し信号の値は、MTJ素子の抵抗の絶対値に依存するのではなく、2つのMTJ素子の抵抗比によって決まる。よって、製造工程のばらつき等に起因してMTJ素子の抵抗がばらついた場合にも、読み出される信号電圧の絶対値は変化せず、一定の読み出しマージンが確保される。
【0098】
次に、上記したような抵抗分割型セルが採用された半導体記憶装置に関わる本発明の第7実施形態について以下に説明する。図32は、本発明の第7実施形態に係る半導体記憶装置の主要部を概略的に示す図である。図32に示すように、それぞれが書き込みビット線WBL、/WBLからなる複数の書き込みビット線対が設けられる。各ビット線対における書き込みビット線WBL、/WBLの位置関係は同じであり、例えば紙面の上側に書き込みビット線WBL、下側に書き込みビット線/WBLが位置している。
【0099】
各ビット線対間には抵抗分割型のメモリセルMCが接続される。各メモリセルMCは行列上に配置される。抵抗分割型セルは、図31に示す構成と同じく、書き込みビット線対間に設けられた2つのMTJ素子MTJ、/MTJ、2つの選択トランジスタQ、/Qを有する(図示せぬ)。また、2つのMTJ素子MTJ、/MTJの接続ノードは、読み出しビット線RBLと接続される。同じ列に属するメモリセルMCのMTJ素子MTJ、/MTJをそれぞれ通るように書き込みワード線WWLが設けられる。
【0100】
書き込みビット線WBLは、接続線CONWBLにより相互に電気的に接続される。相互に接続される書き込みビット線WBLの本数は、例えば、図33に示すように、任意の数とすることができる(図では4本を例示)。また、書き込みビット線/WBLは、接続線(第2接続線)/CONWBLにより相互に電気的に接続される。接続線CONWBL、/CONWBLは、典型的には、メモリセルアレイMCAの略中央に位置する。また、図34に示すように、図5と同様、書き込みワード線WWLも接続線CONWWLにより相互に電気的に接続された構成とすることもできる。例えば本例では、接続線CONWBLは書き込みワード線WWLと同じレイヤで形成され、接続線CONWWLは書き込みビット線WBLと同じレイヤで形成されている。
【0101】
なお、図35に示すように、隣接する書き込みビット線対間で、書き込みビット線WBL、/WBLの位置関係が逆転しても構わない。
【0102】
本発明の第7実施形態に係る半導体記憶装置によれば、抵抗分割型のメモリセルを使用した場合においても、書き込みビット線WBL相互間、および書き込みビット線/WBL相互間が接続されることにより、第1実施形態と同じ利点を得られる。
【0103】
(第8実施形態)
第1乃至第7実施形態では、各書き込みビット線WBL、各書き込みワード線WWLに対して書き込みビット線電流回路WBLD、書き込みワード線電流回路WWLDが、それぞれ設けられる。これに対して、第8実施形態では、書き込みビット線電流回路WBLD、書き込みワード線回路WWLDが、複数の書き込みビット線WBL、複数の書き込みワード線WWLによって、それぞれ共有される。なお、以下の説明では、書き込み方式およびメモリセルの構成として、最も一般的な例が示されている。しかしながら、本実施形態を、第5実施形態(トグル書き込み方式)、第7実施形態(抵抗分割型メモリセル)に適用することももちろん可能である。
【0104】
図38は、本発明の第8実施形態に係る半導体記憶装置の主要部を示す図である。図38に示すように、各書き込みビット線WBLの一端は、例えばトランジスタ等のスイッチ回路SWBL1の一端と接続されている。各スイッチ回路SWBL1の他端は、共通線VCONWBL1と接続されている。共通線VCONWBL1は、書き込みビット線電流回路WBLD1と接続されている。同様に、各書き込みビット線WBLの他端は、例えばトランジスタ等のスイッチ回路SWBL2を介して共通線VCONWBL2と接続されている。共通線VCONWBL2は、書き込みビット線電流回路WBLD2と接続されている。
【0105】
各書き込みワード線WWLの一端は、スイッチ回路SWWL1の一端と接続されている。各スイッチ回路SWWL1の他端は、共通線VCONWWL1と接続されている。共通線VOCNWWL1は、書き込みワード線電流回路WWLD1と接続されている。同様に、各書き込みワード線WWLの他端は、スイッチ回路SWWL2を介して共通線VCONWWL2と接続されている。共通線VOCNWWL2は、書き込みワード線電流回路WWLD2と接続されている。
【0106】
スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2のオン、オフに応じて、所定の書き込みビット線WBL、書き込みワード線WWLに電流が供給される。スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2のオン、オフの制御は、後述の制御回路により行われる。この制御に関しては、後に詳述する。
【0107】
メモリセルアレイは、第1実施形態、または第5実施形態、第7実施形態と同じである。また、相互接続線CONWBL、CONWWLは、第1実施形態に示したあらゆる形態を取ることができる。例えば、相互接続線CONWBL、CONWWLのいずれか一方が設けられていても良いし、両方であってもよい。
【0108】
なお、図38は、1つのメモリセルアレイにおいて、共通線VCONWBL1、VCONWBL2、VCONWWL1、VCONWWL2が、それぞれ1本の場合を例示している。しかしながら、これらを複数本とすることも可能である。また、メモリセルアレイが複数個設けられ、隣接するメモリセルアレイが、共通線VCONWBL1、VONWBL2、VCONWWL1、VCONWWL2が共有する構成とすることも可能である。
【0109】
スタンバイ時、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2は全てオンとされる。このため、書き込みビット線WBLの電位は、接続線VCONWBL1、VCONWBL2の電位(典型的には共通電位)にプリチャージされている。また、書き込みワード線WWLの電位は、接続線VCONWWL1、VCONWWL2の電位(典型的には共通電位)にプリチャージされている。そして、後述のように、書き込みの際、所定のスイッチ回路SWBL1、SWBL2、SWWL1、SWWL2がオフとされる。
【0110】
スタンバイ時の書き込みビット線WBL、書き込みワード線WWLのプリチャージは、以下のようにすることもできる。すなわち、図57に示すように、各書き込みビット線WBLの両端(スイッチ回路SWBL1、SWBL2との接続ノード)と共通電位線との間に、例えばトランジスタ等のスイッチ回路SWPWBLが設けられる。同様に、各書き込みワード線WWLの両端(スイッチ回路SWWL1、SWWL2との接続ノード)と共通電位線との間に、例えばトランジスタ等のスイッチ回路SWPWWLが設けられる。そして、スイッチ回路SWPWBL、SWPWWLが、スタンバイ時にオンとされ、書き込み時にオフとされる。
【0111】
次に、図38の回路をより詳細に説明する。なお、以下の説明において、書き込みビット線WBL、および書き込みビット電流回路WBLD1、2に関してのみ説明するが、書き込みワード線WWLおよび書き込みワード線電流回路WWLD1、WWLD2に関しても全く同様である。
【0112】
まず、書き込みビット線電流回路WBLD1、WBLD2について図39乃至図41を用いて説明する。図39乃至図41は、図38の半導体記憶装置の一部を詳細に示す図である。また、図39乃至図41は、接続線CONWBLにより相互に接続される書き込みビット線WBLの数が4の場合を例示している。
【0113】
図39は、書き込み電流が書き込みビット線WBLを両方向に流れる場合を示している。図39に示すように、書き込みビット線電流回路WBLD1は、電源電位端子と共通電位端子との間に直列接続された電流源I1と、スイッチ回路SW11、SW12とから構成される。書き込みビット線電流回路WBLD2は、電源電位端子と共通電位端子との間に直列接続された電流源I2と、スイッチ回路SW21、SW22とから構成される。スイッチ回路SW11とスイッチ回路SW12との接続ノードは、接続線VONCWBL1と接続されている。スイッチ回路SW21とスイッチ回路SW22との接続ノードは、接続線VCONWBL2と接続されている。
【0114】
図40、図41は、書き込み電流が書き込みビット線WBLを1方向に流れる場合を示している。通常の書き込み方式の場合、書き込みビット線WBLおよび書き込みワード線WWLの一方は、両方向に電流が流れる必要がない。また、トグル書き込み方式の場合は、書き込みビット線WBLおよび書き込みワード線WWLの両方とも、一方向のみに電流が流れれば十分である。このような場合、図40、図41の構成の書き込み電流回路を用いることができる。
【0115】
図40、図41に示すように、書き込みビット線電流回路WBLD2に該当する部分は設けられず、単に接続線VCONWBL2は共通電位端子と接続されている。そして、図40の場合、書き込みビット線電流回路WBLD1は図39と同じである。一方、図41の場合は、書き込みビット線電流回路WBLD1は、接続線VCONWBL1と接続された電流源I1のみを有する。
【0116】
次に、図42乃至図45を用いて、書き込みの際のスイッチ回路SWBL1、SWBL2の制御について説明する。図42乃至図45は、上から2つ目の相互接続ユニット内で上から2番目の書き込みビット線WBLが通るMTJ素子MTJ(円にて明示)に書き込まれる場合を示している。また、図42および図43は、選択MTJ素子MTJが、接続線CONWBLより紙面の左側にある場合であり、図44および図45は、接続線CONWBLより紙面の右側にある場合である。さらに、図42および図44は、書き込み電流が紙面の左から右に流れる場合(例えば“1”書き込み)であり、図43および図45は、書き込み電流が紙面の右から左に流れる場合(例えば“0”書き込み)である。
【0117】
図42の場合、スイッチSW11およびスイッチSW22がオンとされる(円にて明示)。また、複数のスイッチSWBL1のうち、選択書き込みビット線WBLと接続されたもののみがオンとされる。スイッチSWBL2は全てオンとされる。
【0118】
一方、図43の場合、スイッチSW12およびスイッチSW21がオンとされる。また、選択MTJ素子を含む相互接続ユニット(選択相互接続ユニット)以外の接続ユニット(非選択相互接続ユニット)と接続されたスイッチSWBL1は、全てオンとされる。非選択相互接続ユニットと接続されたSWBL2は、全てオフとされる。選択相互接続ユニットと接続されたスイッチSWBL1、SWBL2に関しては、選択ビット線WBLと接続されたスイッチSWBL1と、全てのスイッチSWBL2がオンとされる。
【0119】
図44の場合、スイッチSW11およびスイッチSW22がオンとされる。また、非選択相互接続ユニットと接続されたスイッチSWBL2は全てオンとされ、非選択相互接続ユニットと接続されたSWBL1は全てオフとされる。選択相互接続ユニットと接続されたスイッチSWBL1、SWBL2に関しては、選択ビット線WBLと接続されたスイッチSWBL2と、全てのスイッチSWBL1がオンとされる。
【0120】
図45の場合、スイッチSW12およびスイッチSW21がオンとされる。また、複数のスイッチSWBL2のうち、選択書き込みビット線WBLと接続されたもののみがオンとされる。スイッチSWBL1は全てオンとされる。
【0121】
なお、電流が書き込みビット線WBLの一方向のみに流れれば十分な構成の場合、例えば図42と図44において、スイッチSW11およびスイッチSW22が常にオンしていても構わない。この場合の書き込みビット線電流回路WBLD1、WBLD2の構成は、図40または図41と同じになる。
【0122】
図46に示すように、各スイッチ回路SWBL1は、書き込みビット線用書き込み制御回路WBLC1により制御され、各スイッチ回路SWBL2は、書き込みビット線用書き込み制御回路WBLC2により制御される。各書き込みビット線用書き込み制御回路WBLC1には、制御信号LSEL、DAT1、WACT、およびアドレス信号USEL(m)、SEL(n)が供給される。書き込みビット線用書き込み制御回路WBLC2には、制御信号RSEL、DAT0、WACT、およびアドレス信号USEL(m)、SEL(n)が供給される。これらの制御信号、アドレス信号は、第2実施形態と同じである。各スイッチ回路SWBL1、SWBL2が、制御信号LSEL、RSEL、DAT0、DAT1、USEL(m)、SEL(n)、WACTの組み合わせに応じて制御される。この結果、選択MTJ素子MTJの位置、選択MTJ素子の接続線CONWBLに対する位置、書き込みデータに応じて、図42乃至図45のいずれかと同様の状態が形成されるるとともに選択MTJ素子に磁界が印加される。
【0123】
本発明の第8実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0124】
また、第8実施形態によれば、複数の書き込みビット線WBLが書き込みビット線電流回路WBLD1、WBLD2を共有し、複数の書き込みワード線WWLが書き込みワード線電流回路WWLD1、WWLD2を共有する。このため、書き込みビット線電流回路WBLD1、WBLD2、書き込みワード線電流回路WWLD1、WWLD2の数が少なくて済む。
【0125】
(第9実施形態)
第9実施形態は、読み出し系統の回路に関する。
【0126】
一般的に、書き込みビット線と読み出しビット線は同一配線にて実現される。以下、単にビット線と表現した場合は、書き込みビット線と読み出しビット線とが共有されている場合を表す。図58は、書き込みビット線と読み出しビット線とが同一配線にて実現された例を示している。図58に示すように、ビット線BLの両端に、書き込み時に所望のビット線を選択するためのトランスファーゲートトランジスタXFERが接続される。
【0127】
また、ビット線BLの一端は、読み出し時に所望のビット線を選択するためのトランスファーゲートトランジスタRXFERを介して、センスアンプSAと接続される。センスアンプSAには、また、参照電位が供給される。各メモリセルMCは、ビット線BLと共通電位線との間に直列接続されたMTJ素子MTJと選択トランジスタTから構成される。
【0128】
図58の読み出し系統回路は、書き込みビット線WBLが、本発明の各実施形態のように、接続線CONWBLによって接続されていない場合に適用できる。したがって、書き込みワード線WWLのみが相互に接続される場合に用いることができる。
【0129】
一方、書き込みビット線WBLが相互に接続されている場合は、以下に述べる、いわゆるリード/ライト分離型メモリセル(R/W分離セル)方式を採用することが必要である。R/W分離セル方式は、例えば、特開P2002-170376号公報、USP6,529,404号明細書等に開示されている。
【0130】
図59は、本発明の第9実施形態に係る半導体記憶装置の主要部を示している。より詳しくは、図59では、書き込みビット線WBLが相互に接続され、且つR/W分離セル方式が適用されている。図59に示すように、書き込みビット線WBLは、接続線CONWBLによって相互に接続されている。各MTJ素子MTJの一端は書き込みビット線WBLと接続され、他端は選択トランジスタTの一端と接続され、選択トランジスタTの多端は読み出しビット線RBLと接続される。各読み出しビット線RBLは、トランスファーゲートトランジスタRXFERを介してセンスアンプの入力端に接続される。
【0131】
本実施形態における読み出し動作は、例えば次のように行うことができる。まず、書き込みビット線WBLの電位を接地電位に設定する。次に、選択トランジスタTをオンにして、MTJ素子MTJのデータを読み出しビット線RBLに転送する。その後、センスアンプSAを活性化させてデータを検知する。書き込み動作はR/W分離セルを適用しない場合と同様である。
【0132】
なお、書き込みワード線WWLは図示していない。書き込みワード線WWLは読み出し動作には無関係なため、読み出しビット線RBLを書き込みビット線WBLと分離/共有するかどうかは、書き込みワード線WWLが、各実施形態にしたがって相互に接続されるか、接続されないかとは無関係である。
【0133】
また本実施形態では、メモリセルMCが1つのMTJ素子MTJと1つの選択トランジスタの直列接続で構成した所謂1T1R構成のメモリセルを使用した例を示している。しかしながら、その他の構成のメモリセルにも本実施形態を適用することも当然可能である。
【0134】
また、図58、図59では、4本のビット線BLおよび読み出しビット線RBLが1つのセンスアンプSAを共有する例を示しているが、1つのセンスアンプSAを共有するビット線BLおよび読み出しビット線RBLの数をこれ以上、例えば8以上とすることもできる。また、ビット線BLおよび読み出しビット線RBLごとに設けられても良い。さらに、異なる相互接ユニットに属するビット線RBLが1つのセンスアンプSAを共有してもよい。
【0135】
本発明の第9実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0136】
また、第9実施形態によれば、書き込みビット線WBLが相互に接続された場合、R/W分離セル方式が採用される。このため、書き込みビット線WBLが相互に接続された場合でも、所望のMTJ素子MTJからデータを読み出すことができる。
【0137】
(第10実施形態)
第10実施形態は、メモリセルアレイでのI/Oの割り当てに関する。
【0138】
高いデータ転送レートを実現するため、1回のリード/ライトにおいて、複数のビットの入出力が可能な多ビット品、いわゆるマルチI/Oの要求がある。これを実現するために、1つのメモリセルアレイにおいて、1回のリード/ライト動作において、2つ以上のメモリセルを選択する方式が用いられることがある。図60は、従来の場合、すなわち書き込みワード線WWLが相互に接続されていない場合のI/Oの割り当てを例示している。なお、ここでは、1つのメモリセルアレイMCA内に2つのI/Oが設けられる場合を例に取り説明する。
【0139】
書き込みワード線WWLが相互に接続されない場合、メモリセルアレイMCAは、1つのメモリセルアレイに割り当てられるI/O数と同じ数の領域に分割され、その各々に各I/Oが配置されることが一般的であった。すなわち、図60に示すように、1つのメモリセルアレイに2つのI/Oを配置する場合、メモリセルアレイを2つの領域(I/Oブロック)に分割し、例えば左側のI/OブロックにI/O<0>が、右側のI/OブロックにI/O<1>が割り当てられる。そして、各I/Oブロックに属する書き込みビット線WBLが1回のリード/ライトによって同時に選択される。この結果、1回のリード/ライトによって、複数(図60の場合、計2個)のメモリセル(MTJ素子)に書き込むことができる。
【0140】
一方、書き込みワード線WWLが相互に、例えばメモリセルアレイの中央で接続された場合、図60の分割手法を用いることができない。その理由は、この場合、一方の側(例えば左側)の1本の書き込みワード線WWLを流れる書き込み電流は、他方の側(例えば右側)では分流されており、各書き込みワード線WWLを流れる電流値は書き込みに必要な値を下回るからである。なお、I/O毎に書き込むことも可能であるが、書き込みに必要な時間が増加する。
【0141】
そこで、この問題を克服するために、第10実施形態では、図61のようにI/Oが割り当てられる。図61は、本発明の第10実施形態に係る半導体記憶装置の主要部を示している。図61に示すように、接続線CONWWLを境として、メモリセルアレイMCAが2つのサブアレイSMCAに分割され、各サブアレイSMCAがさらに、例えば2つのI/OブロックBへと分割されている。そして、各サブアレイSMCAにおいて、一方(例えば左側)のI/OブロックにI/O<0>が割り当てられ、他方(例えば右側)のI/OブロックにI/O<1>が割り当てられる。つまり、1つのメモリセルアレイMCAを2つのサブアレイSMCAに分割し、その各々に、同様に複数のI/Oを割り当てる。
【0142】
次に、左側のサブアレイSMCAに配置されているメモリセル(MTJ素子MTJ)への書き込み動作を行う場合を説明する。書き込み電流は、図中の矢印で示されるように、左側のサブアレイSMCAでは1本の書き込みワード線WWLを流れ、接続線CONWWLにて分流され、右側のサブアレイSMCAでは4本のWWLを流れる。
【0143】
また、左側のサブアレイSMCAのI/O<0>のI/OブロックBおよびI/O<1>のI/OブロックBに配置されたそれぞれの書き込みビット線WBLに書き込み電流が供給される。この結果、左側のサブアレイSMCAにおいて、I/O<0>のI/OブロックBおよびI/O<1>のI/OブロックBに配置されている各々のMTJ素子MTJに同時に書き込まれる。つまり、1回の書き込み動作において、1つのメモリセルアレイMCA内の左半分または右半分に配置された複数のI/Oブロックが同時に活性化されて書き込みを行うことができる。
【0144】
なお、図61は、簡略化のため、各I/OブロックBに1本の書き込みビット線WBLを示している。しかしながら、書き込みビット線WBLは、周期的に、複数本設けられており、さらに、相互に接続されていても、されていなくてもよい。
【0145】
また、図61では、各サブアレイSMCAにおいて、同じ側のブロックに同じI/Oが割り当てられているが、これに限られない。例えば、各I/OブロックBに対して、図61の左からI/O<0>、I/O<1>、I/O<1>、I/O<0>のように、接続線CONWWLを境界として鏡面対象としてもよい。
【0146】
また、1つのメモリセルアレイMCAに2つ以上のI/Oブロックを配置することも可能である。例えば、1つのメモリセルアレイMCAに4つのI/Oブロックを配置する場合には、図62のようにすればよい。図62は、第10実施形態の他の例に係る半導体記憶装置の主要部を示している。
【0147】
図62に示すように、メモリセルアレイMCAが接続線CONWWLを境として2つのサブアレイSMCAへと分割され、各サブアレイSMCAが4つのI/Oブロックへと分割されている。そして、各サブアレイSMCAにおいて、I/OブロックBに左から、I/O<0>、I/O<1>、I/O<2>、I/O<3>が割り当てられている。
【0148】
本発明の第10実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0149】
また、第10実施形態によれば、メモリセルアレイMCAが接続線CONWWLを境として2つのサブアレイSMCAへと分割され、各サブアレイSMCAが複数のI/OブロックBへと分割されている。このため、書き込みワード線WWLを相互に接続した場合でも、1つの制御で複数のMTJ素子MTJに書き込むことが可能となる。
【0150】
(第11実施形態)
第11実施形態は、第10実施形態を前提とし、書き込みビット線WBLについての周辺回路の構成に関する。また、書き込みビット線WBLに両方向に電流が流れる必要がある場合に関する。以下に示す構成を書き込みワードWWL線に適用することももちろん可能である。
【0151】
図63は、本発明の第11実施形態に係る半導体記憶装置の主要部を示している。図63は、同じI/OブロックBに属する各書き込みビット線WBLが、同じ接続線に接続された場合を示している。
【0152】
より詳しくは、以下の通りである。図63に示すように、メモリセルアレイMCAは、図61と同じ規則によって、複数のサブアレイSMCA、複数のI/OブロックBへと分割されている。
【0153】
また、書き込みビット線WBLは、例えば4本ずつ、接続線CONWBLによって相互に接続されている。メモリセルアレイMCAの上側には、接続線VCONWBL0、VCONWBL1が設けられる。また、下側にも、接続線VCONWBL0、VCONWBL1が設けられる。
【0154】
I/O<0>を割り当てられたI/OブロックBに属する各書き込みビット線WBLは、トランジスタ等のスイッチ回路(トランスファーゲート)SWBL0を介して接続線VCONWBL0と接続される。
【0155】
同様に、I/O<1>を割り当てられたブロックに属する各書き込みビット線WBLは、トランジスタ等のスイッチ回路(トランスファーゲート)SWBL1を介して接続線VCONWBL1と接続される。
【0156】
各接続線VCONWBL0、VCONWBL1には、1本の接続線VCONWBL0、VCONWBL1に接続されるI/OブロックBの数と同数の書き込みビット線電流回路WBLDが接続されている。
【0157】
各書き込みビット線電流回路WBLDは、電源供給端と共通電位端との間で直列接続された、定電流源I、スイッチ回路SW1、スイッチ回路SW2から構成される。スイッチ回路SW1とスイッチ回路SW2との接続ノードが、接続線VCONWBL0、VCONWBL1と接続される。
【0158】
図63の構成では、各接続線VCONWBL0、VCONWBL1には、2つの書き込みビット線電流回路WBLDが接続される。このため、2つの書き込みビット線電流回路WBLDの駆動能力の総計が、所要の書き込み電流を流すに足る値であればよい。よって、各書き込みビット線電流回路WBLDの駆動能力は、所要の書き込み電流を流すのに要する駆動能力の1/2でよい。ここで、駆動能力は、電流供給能力および電流引抜き能力を指す。
【0159】
また、図63の構成によれば、書き込みビット線電流回路の個数が少ない分、書き込みビット線電流回路が占めるレイアウト面積が削減される。
【0160】
また、接続線VCONWBL0、VCONWBL1毎に、1つの書き込みビット線電流回路WBLDが設けられる構成とすることもできる。こうすることにより、レイアウト面積を縮小することができる。
【0161】
一方、図64は、書き込みビット線WBLを接続する接続線が、I/OブロックBごとに独立している場合を示している。図64は、第11実施形態の他の例に係る半導体記憶装置の主要部を示している。
【0162】
図64に示すように、I/OブロックBごとに、1組の接続線VCONWBL0、または1組の接続線VCONWBL1が設けられている。そして、1本の接続線VCONWBL0、VCONWBL1に1つの書き込みビット線電流回路WBLDが接続される。各書き込みビット線電流回路WBLDは、所要の書き込み電流を駆動する能力を有する。
【0163】
図64の構成では、各書き込みビット線電流回路WBLDと、対応するI/OブロックBとの距離を最短にできる。このため、これらの間の配線の抵抗を小さくできるとともに、この区間の配線に対する寄生容量を小さくできる。よって、配線抵抗の影響を最小限にできるとともに、高速な書き込みを実現できる。また、各I/OブロックBの上下には、計2本の接続線VCONWBL0またはVCONWBL1が配置されればよい。このため、配線領域の面積が小さくて済む。
【0164】
次に、スイッチ回路SWBL0、SWBL1のレイアウトについて説明する。図65は、第11実施形態に係る半導体記憶装置のレイアウトを示している。
【0165】
図65に示すように、1つのスイッチ回路SWBL0、SWBL1の一部を構成する1対のソース/ドレイン拡散領域SDは、他のスイッチ回路SWBL0、SWBL1の一部を構成する1対のソース/ドレイン拡散領域SDから独立している。そして、各1対のソース/ドレイン拡散領域SD相互間には、1本のゲート電極Gが設けられる。ゲート電極Gは、書き込みビット線WBLと同方向に延びている。また、各1対のソース/ドレイン拡散領域SDの一方は、書き込みビット線WBLと電気的に接続され、他方は接続線VCONWBL0またはVCOMWBL1と電気的に接続される。
【0166】
また、同じI/OブロックBに属する各スイッチ回路SWBL0、SWBL1の一端は、同じ接続線VCONWBL0、SWBL1とそれぞれ接続される。このため、ソース/ドレイン拡散層領域SDの寄生容量の削減やレイアウトサイズ縮小の観点から、ソース/ドレイン拡散領域SDが、隣接するスイッチ回路SWBL0、SWBL1相互間で共用されていてもよい。図66は、第11実施形態の他の例に係る半導体記憶装置のレイアウトを示している。
【0167】
図66に示すように、1つのスイッチ回路SWBL0、SWBL1用のソース/ドレイン拡散領域SDは、隣接するスイッチ回路SWBL0、SWBL1用のソース/ドレイン拡散SDと共用されている。すなわち、書き込みビット線WBLと接続されるソース/ドレイン拡散領域SDは、左右両側において、ゲート電極Gを挟んで他のソース/ドレイン拡散領域と並んでいる。書き込みビット線WBL用のコンタクトの左右両側で、2本のゲート電極Gは書き込みビット線WBLと同じ方向に延び、この2本のゲート電極Gが相互に接続されている。ゲート電極Gがこのような構造をとっているため、スイッチ回路SWBL0、SWBL1のチャネル幅を縮小せずに、レイアウトを小さくできる。
【0168】
I/OブロックBの相互間において、ソース/ドレイン拡散領域SDは分離される必要がある。このため、この分離されている領域の図面中の上側では、書き込みビット線WBLは、配置される必要がない。しかしながら、配線パタンの周期性は、リソグラフィ工程における制御性の観点から、崩されないことが望ましい。このため、I/OブロックBの分離部分には、書き込みビット線と同じパタンのダミービット線DWBLが配置されている。これによりメモリセルの周期性を保ちつつ、素子分離領域を設けることができる。
【0169】
なお、図66は、書き込みビット線WBL等を示しているが、リソグラフィの観点から、ダミービット線DWBL部分では、ビアプラグなども可能な限り通常のメモリセルと同様に配置することが望ましい。またダミービット線DWBLは1本だけでなく複数本配置してもよい。また、ダミービット線WBLは共通電位などに接続して電位を固定することが望ましい。
【0170】
また、本実施形態では、スイッチ回路SWBL0、SWBL1のゲート電極Gが、平面において書き込みビット線WBLと平行方向に配置した例を示している。しかしながら、メモリセルへの書き込み電流が十分小さい場合には、平面において書き込みビット線WBLと直交する方向に沿ってゲート電極Gを配置することもできる。その場合にも、図66の場合と同様にダミービット線DWBLを配置可能であり、それによって生じた領域は、ゲート電極Gの引き出し領域や、ゲート電極Gと上層の配線との接続をする為のコンタクト配置領域として使用することが可能である。
【0171】
また、図67のように、I/OブロックBの境界で、メモリセルからなる領域Mとダミービット線DWBLの領域Dとの間に、読み出し用のリファレンスセルからなる領域RFが設けられても良い。
【0172】
また、図68のように、領域RFの代わりに、リダンダンシ用メモリセルからなる領域RDを配置することも可能である。これらの領域RF、RDはメモリセルアレイMCAの内部にあるため、メモリセルアレイMCAの端部に配置されるよりもリソグラフィの観点から望ましい。
【0173】
また、書き込みビット線WBLの相互接続部分のレイアウトに関しては、書き込みビット線WBL以外のレイヤ、例えばMTJ素子MTJなどに関しては、可能な限り通常メモリセルと同様のレイアウトを配置することがリソグラフィの観点から望ましい。
【0174】
また、本実施形態では、定電流源を使用した場合の例を示しているが、必ずしも定電流源を使用しなくても書き込み動作は可能である。
【0175】
本発明の第11実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0176】
また、第11実施形態によれば、1つのメモリセルアレイMCAに複数のI/Oが割り当てられた場合でも、効率よく周辺回路およびレイアウトを実現できる。
【0177】
(第12実施形態)
第12実施形態は、読み出し動作に関する。
【0178】
図69は、本発明の第12実施形態に係る半導体記憶装置の主要部のレイアウトを示している。図69に示すように、読み出しワード線ドライバRWLDはメモリセルアレイMCAの例えば左に配置される。すなわち、読み出しワード線RWLをいわゆるシングルエンド構成として、その一端から駆動する。つまり、1つのメモリセルアレイMCA内の全てのI/OブロックBで読み出しワード線RWLを共有される。なお、読み出しワード線ドライバRWLDはメモリセルアレイMCAの右側に配置されていてもよい。
【0179】
また、応用例として、メモリセルアレイMCAの一端にRWLドライバを配置することは同じであるが、隣接するメモリセルアレイMCAで読み出しワード線ドライバRWLDを共有することもできる。
【0180】
ここで、読み出しワード線RWLは、図70に示すように、書き込みビット線WBLと異なる方向において、同じ列(または行)に属する選択トランジスタTのゲート電極と接続されている。
【0181】
また、図69に示すように、メモリセルアレイMCAの左右には、書き込みワード線WWL用のスイッチ回路(トランスファーゲート、XFER)および制御回路WWLXFERが設けられる。一方の回路WWLXFERの外側には、書き込みワード線WWL用のソース回路および制御回路WWLSRCが設けられる。他方の回路WWLXFERの外側には、書き込みワード線WWL用のシンク回路および制御回路WWLSNKが設けられる。
【0182】
また、メモリセルアレイMCAの例えば下にセンスアンプSAが配置される。メモリセルアレイMCAの上下には、書き込みビット線WBL用のスイッチ回路(トランスファーゲート、XFER)および制御回路WBLXFERが設けられる。回路WBLXFERの外側には、書き込みビット線WBL用のソース/シンク回路および制御回路WBLSRC/SNKが設けられる。なお、センスアンプSAは、メモリセルアレイMCAの上側に配置されていてもよい。
【0183】
または、メモリセルアレイMCAが図61と同じように、複数のI/OブロックBに分割されている場合、例えば図71のような構成とすることができる。図71は、第12実施形態の他の例に係る半導体記憶装置の主要部のレイアウトを示している。
【0184】
図71に示すように、メモリセルアレイMCAは、4つのI/Oブロックに分割されている。そして、各ブロックには、左から、I/O<0>、I/O<1>、I/O<0>、I/O<1>が割り当てられており、それぞれ、I/O<0L>、I/O<1L>、I/O<0R>、I/O<1R>と記載する。
【0185】
読み出しワード線RWLは、I/O<1L>が付されたブロックBと、I/O<0R>が付されたブロックとの間で分断される。そして、メモリセルアレイMCAの左右の外側に、読み出しワード線ドライバRWLDL、RWLDRがそれぞれ設けられる。左側の読み出しワード線RWLLは、読み出しワード線ドライバRWLDLにより駆動される。右側の読み出しワード線RWLRは、読み出しワード線ドライバRWLDRにより駆動される。
【0186】
なお、図71では、1つのメモリセルアレイMCAを、図61と同じ規則で分断した場合を示した。しかしながら、図62のように、2つ以上のI/Oを用いた場合も、図71のように読み出しワード線RWLL、RWLR、読み出しワード線ドライバRWLDL、RWLDRを配置することができる。
【0187】
本発明の第12実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0188】
また、本実施形態の図71の構成とすることにより、読み出しワード線RWLの配線長が図69の場合の半分となるために配線抵抗および配線容量(寄生容量)は1/2となり、読み出しワード線RWLの動作が高速化される。
【0189】
また、図71の構成によれば、メモリセルアレイMCAの左部分と、右部分とで独立した制御が可能となるため、メモリセルアレイの左右で所謂インターリーブ動作が可能となる。つまりメモリセルアレイ左右で交互に読み出し動作をインターリーブ動作させることができる。
【0190】
また、図71の構成によれば、例えばトグル書き込み方式を採用した半導体記憶装置の場合、以下の利点を得られる。まず、トグル書き込み方式の場合、書き込みの前に行う読み出し、いわゆるRead before Write動作が必要である。そして、図71の構成によれば、メモリセルアレイMCAの左部分と右部分とで読み出し動作と書き込み動作を独立して、且つインターリーブ動作させることが可能である。このため、トグル書き込み方式の場合、メモリセルアレイMCAの一方の部分で書き込みを行っている間に、他方の部分で書き込みに備えて読み出しを同時に行うということが可能となる。
【0191】
(第13実施形態)
第13実施形態は、各書き込み線と、各書き込み線を相互に接続する接続線と、の間を接続制御するスイッチ回路(トランスファーゲート)の動作に関する。
【0192】
書き込み線の電位は、書き込み動作における非選択状態やスタンバイ状態などにおいては、特定の電位、例えば共通電位などに固定されていることが望ましい。一方、スイッチングノイズや消費電流の観点からは、同時にスイッチング動作を行われるトランスファーゲートの個数はなるべく少ないほうが望ましい。また当然ではあるが、チップサイズなどの観点からは、回路構成はできる限り単純であることが望ましい。以下では、これらを考慮して構成された本実施形態について述べる。
【0193】
[書き込み線を流れる電流が一方向の場合]
最初に、書き込まれる情報によらずに、電流を一方向のみに流される書き込み線に関して説明する。このような書き込み線が書き込みワード線WWLであるとして、書き込みワード線WWLについて説明する。
【0194】
なお、トグル書き込み方式が採用された場合、書き込みデータによらずに、書き込みワード線WWL、書き込みビット線WBLともに、書き込み電流は一方向にしか流れない。したがって、このような場合、書き込みビット線WBLにも、以下の構成を適用することが可能である。
【0195】
図72乃至図74は、本発明の第13実施形態の第1例に係る半導体記憶装置を示している。また、図72、図73、図74は、スタンバイ状態、接続線CONWWLの左側のMTJ素子MTJに書き込む場合、接続線CONWWLの右側のMTJ素子MTJに書き込む場合、を示している。なお、図73および図74では、図面の上から2番目の相互接続ユニット内に配置されているMTJ素子MTJへの書き込み動作を行う例を示している。
【0196】
図72乃至図74に示すように、複数のMTJ素子MTJを通る複数本(例えば4本)の書き込みワード線WWLが接続線CONWWLにより接続されている。各書き込み線WWLの一端は、例えばトランジスタからなるスイッチ回路(トランスファーゲート)SWWL1を介して接続線VCONWWL1と接続される。接続線VCONWWL1の一端は、例えばトランジスタからなるスイッチ回路SWW1を介して定電流源IWと接続され、他端は例えばトランジスタからなるスイッチ回路SWW2を介して共通電位端と接続されている。
【0197】
各書き込みワード線WWLの他端は、例えばトランジスタからなるスイッチ回路(トランスファーゲート)SWWL2を介して、接続線VONWWL2と接続される。接続線VCONWWL2は、また、共通電位端と接続されている。
【0198】
各書き込みワード線WWLの一端とスイッチ回路SWWL1との接続ノードは、例えばトランジスタからなるスイッチ回路SWPWWL1を介して特定の電位端(例えば共通電位端)と接続されている。
【0199】
各書き込み線WWLの他端とスイッチ回路SWWL2との接続ノードは、例えばトランジスタからなるスイッチ回路SWPWWL2を介して特定の電位端(例えば共通電位端)と接続されている。
【0200】
図72に示すように、スタンバイ状態では、全てのスイッチ回路SWPWWL1、SWPWWL2はオンとされており、全てのスイッチ回路SWWL1、SWWL2はオフとされている。この結果、全ての書き込みワード線WWLは、共通電位に固定されている。また、スイッチ回路SWW1はオフとされ、スイッチ回路SWW2はオンとされている。
【0201】
書き込みの際、図73、図74に示すように、接続線VCONWWL1が、共通電位から電気的に切り離され、定電流源IWと接続される。また選択相互接続ユニットにおいては、全てのSWPWWL1、SWPWWL2がオフとされる。
【0202】
さらに、接続線CONWWLの左側のMTJ素子MTJに書き込む場合、図73に示すように制御される。すなわち、選択MTJ素子MTJを含んだ相互接続ユニットにおいて、選択書き込みワード線WWLと接続されたスイッチ回路SWWL1と、全てのスイッチ回路SWWL2がオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、スイッチ回路SWWL1、SWWL2が計5個で、スイッチ回路SWPWWL1、SWPWWL2が計8個である。
【0203】
一方、接続線CONWWLの右側のMTJ素子MTJに書き込む場合、図74に示すように制御される。すなわち、選択MTJ素子MTJを含んだ相互接続ユニットにおいて、全てのスイッチ回路SWWL1と、選択書き込みワード線WWLと接続されたスイッチ回路SWWL2がオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、スイッチ回路SWWL1、SWWL2が計5個で、スイッチ回路SWPWWL1、SWPWWL2が計8個である。
【0204】
このように、動作するスイッチ回路の数は、選択MTJ素子の位置によらず、計13個と少ない。このため、スイッチングノイズを最小限に抑制できると共に低消費電流化が可能となる。
【0205】
なお、図72乃至図74では、書き込みワード線WWLの両端にスイッチ回路SWPWWL1、SWPWWL2が接続されている。しかしながら、いずれか一方のみとしても同様の動作が可能である。また、1つの相互接続ユニット内で、全ての書き込みワード線WWLにスイッチ回路SWPWWL1、SWPWWL2を設けずに、少なくとも1本の書き込みワード線WWLに1つのみ設けることでも同様の動作が可能である。こうすることにより、書き込み時に動作するスイッチ回路の数は、さらに減少する。
【0206】
本実施形態の第2例について、図75乃至図77を参照して説明する。図72乃至図74の例では、書き込みワード線WWLの電位は、書き込みワード線WWLごとに設けられたスイッチ回路SWPWWL1、SWPWWL2によって固定される。これに対して、本例では、このようなスイッチ回路を用いずに、スタンバイ時の書き込みワード線WWLの電位が固定される。本例は、書き込み線(書き込みワード線WWL)には一方向の書き込み電流しか流れないために2本の接続線のうち一方を常に共通電位に設定できる、ということを利用している。
【0207】
図75乃至図77は、第13実施形態の第2例に係る半導体記憶装置を示している。また、図75、図76、図77は、スタンバイ状態、接続線CONWWLの左側のMTJ素子MTJに書き込む場合、接続線CONWWLの右側のMTJ素子MTJに書き込む場合、を示している。なお、図76および図77では、図面の上から2番目の相互接続ユニット内に配置されているMTJ素子TJへの書き込み動作を例示している。
【0208】
図75乃至図77に示すように、構成は、図72乃至図74のスイッチ回路SWPWWL1、SWPWWL2が除かれた構成と同じである。そして、図75に示すように、スタンバイ状態では、全てのスイッチ回路SWWL1はオンとされており、全てのスイッチ回路SWWL2はオフとされている。この結果、全ての書き込みワード線WWLは、共通電位に設定された接続線VCONWWL2に接続され、その電位は共通電位に固定される。
【0209】
接続線CONWWLの左側のMTJ素子MTJに書き込む場合、図76に示すように制御される。すなわち、選択書き込みワード線WWLと接続されたスイッチ回路SWWL1がオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、スイッチ回路SWWL1が1つのみである。
【0210】
一方、接続線CONWWLの右側のMTJ素子MTJに書き込む場合、図77に示すように制御される。すなわち、選択相互接続ユニットにおいて、全てのスイッチ回路SWWL1がオンとされ、選択書き込みワード線WWLを除く全てのワード線WWLと接続されたスイッチ回路SWWL2がオフとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、スイッチ回路SWWL1が4個、スイッチ回路SWWL2が3個で、計7個である。
【0211】
このように、動作するスイッチ回路の数は、選択MTJ素子MTJの位置に応じて、1個または7個と少ない。このため、スイッチングノイズを最小限に抑制できると共に低消費電流化が可能となる。
【0212】
[書き込み線を流れる電流が両方向の場合]
次に、書き込まれる情報に応じて、電流を両方向に流され得る書き込み線に関して説明する。このような書き込み線が書き込みビットWBLであるとして、書き込みワード線WWLについて説明する。
【0213】
図78乃至図82は、本発明の第13実施形態の第3例に係る半導体記憶装置を示している。また、図78はスタンバイ状態を示している。図79、図80は、接続線CONWBLの上側のMTJ素子MTJに書き込む場合を示しており、図79は、書き込み電流が図面の上から下に流れる場合、図80は、書き込み電流が図面の下から上に流れる場合を示している。
【0214】
図81、図82は、接続線CONWBLの下側のMTJ素子MTJに書き込む場合を示しており、図81は、書き込み電流が図面の上から下に流れる場合、図82は、書き込み電流が図面の下から上に流れる場合を示している。
【0215】
なお、図79および図82では、図面の真中の相互接続ユニット内に配置されているMTJ素子MTJの書き込み動作を行う例を示している。
【0216】
図78乃至図82に示すように、複数のMTJ素子MTJを通る複数本(例えば4本)の書き込みビット線WBLが接続線VCONWBLにより接続されている。各書き込み線WBLの一端は、例えばトランジスタからなるスイッチ回路(トランスファーゲート)SWBL1を介して接続線VCONWBL1と接続される。接続線VCONWBL1は、また、例えばトランジスタからなるスイッチ回路SWB11を介して定電流源IB1と接続され、例えばトランジスタからなるスイッチ回路SWB12を介して共通電位端と接続されている。
【0217】
各書き込み線WBLの他端は、例えばトランジスタからなるスイッチ回路(トランスファーゲート)SWBL2を介して、接続線VCONWBL2と接続される。接続線VCONWBL2は、また、例えばトランジスタからなるスイッチ回路SWB21を介して定電流源IB2と接続され、例えばトランジスタからなるスイッチ回路SWB22を介して共通電位端と接続されている。
【0218】
各書き込みビット線WBLの一端とスイッチ回路SWBL1との接続ノード、および各書き込みビット線WBLの他端とスイッチ回路SWBL2との接続ノード、は例えばトランジスタからなるスイッチ回路SWPWBLを介して特定の電位端(例えば共通電位端)と接続されている。
【0219】
図78に示すように、スタンバイ状態では、全てのスイッチ回路SWPWBLはオンとされており、全てのスイッチ回路SWBL1、SWBL2はオフとされている。この結果、全ての書き込みビット線WBLは、共通電位に固定されている。また、スイッチ回路SWB11、SWB21はオフとされ、スイッチ回路SWB12、SWB22はオンとされている。
【0220】
接続線CONWBLの上側のMTJ素子MTJに上から下に書き込み電流を流して書き込む場合、図79、図81に示すように、接続線VCONWBL1が、共通電位端から切り離され、定電流源IB1と接続される。また、接続線CONWBLの上側のMTJ素子MTJに下から上に書き込み電流を流して書き込む場合、図80、図82に示すように、接続線VCONWBL2が、共通電位端から切り離され、定電流源IB2と接続される。
【0221】
さらに、接続線CONWBLの上側の選択MTJ素子MTJに書き込む場合、図79および図80に示すように、選択相互接続ユニットにおいて、全てのSWPWBLがオフとされる。選択相互接続ユニットにおいて、選択書き込みビット線WBLと接続されたスイッチ回路SWBL1と、全てのスイッチ回路SWBL2がオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、スイッチ回路SWBL1、SWBL2が計5個で、スイッチ回路SWPWWLが計8個である。
【0222】
一方、接続線CONWBLの下側の選択MTJ素子MTJに書き込む場合、図81および図82に示すように、選択相互接続ユニットにおいて、全てのSWPWBLがオフとされる。選択相互接続ユニットにおいて、全てのスイッチ回路SWBL1と、選択書き込みビット線WBLと接続されたスイッチ回路SWBL2とがオンとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、スイッチ回路SWBL1、SWBL2が計5個で、スイッチ回路SWPWWLが計8個である。
【0223】
[複数のI/Oを考慮した場合]
また、第10実施形態(図61)のように、接続線CONWBLを境界としてサブアレイSMCAのそれぞれに、I/O<0>、I/O<1>を割り当てた場合は、以下のように制御することができる。
【0224】
図83乃至図91は、本発明の第13実施形態の第4例に係る半導体記憶装置を示している。図83はスタンバイ状態を示している。図84乃至図87は、接続線CONWBLの上側の選択MTJ素子MTJに書き込む場合を示し、図88乃至図91は、接続線CONWBLの下側の選択MTJ素子MTJに書き込む場合を示している。
【0225】
図83乃至図91に示すように、図78と図61が組み合わされた構成を有する。I/O<0>を割り当てられたI/Oブロックに属する各書き込みビット線WBLの一端、他端は、例えばトランジスタからなるスイッチ回路(トランスファーゲート)SWBL1、SWBL2を介して、接続線VCONWBL01、VCONWBL02とそれぞれ接続される。
【0226】
I/O<1>を割り当てられたI/Oブロックに属する各書き込みビット線WBLの一端、他端は、例えばトランジスタからなるスイッチ回路(トランスファーゲート)SWBL1、SWBL2を介して、接続線VCONWBL11、VCONWBL12とそれぞれ接続される。
【0227】
接続線VCONWBL01は、例えばトランジスタからなるスイッチ回路SWB011を介して定電流源IB01と接続され、他端は例えばトランジスタからなるスイッチ回路SWB012を介して共通電位端と接続されている。
【0228】
接続線VCONWBL02は、例えばトランジスタからなるスイッチ回路SWB021を介して定電流源IB02と接続され、他端は例えばトランジスタからなるスイッチ回路SWB022を介して共通電位端と接続されている。
【0229】
接続線VCONWBL11は、例えばトランジスタからなるスイッチ回路SWB111を介して定電流源IB11と接続され、他端は例えばトランジスタからなるスイッチ回路SWB112を介して共通電位端と接続されている。
【0230】
接続線VCONWBL12は、例えばトランジスタからなるスイッチ回路SWB121を介して定電流源IB12と接続され、他端は例えばトランジスタからなるスイッチ回路SWB122を介して共通電位端と接続されている。
【0231】
図示しないが、各書き込みビット線WBLとスイッチ回路SWBL1、SWBL2との接続ノードは、図78と同様に、スイッチ回路SWPWBLを介して共通電位端と接続されている。
【0232】
図83に示すように、スタンバイ状態では、全てのスイッチ回路SWBL1、SWBL2はオフとされている。この結果、全ての書き込みビット線WBLは、共通電位に固定されている。また、接続線VCONWBL01、VCONWBL02、VCONWBL11、VCONWBL12は、それぞれスイッチ回路SWB012、SWB022、SWB112、SWB122を介して共通電位端に接続されている。
【0233】
図84乃至図91に示すように、I/O<0>の選択相互接続ユニットに上から下に書き込み電流を流す場合、接続線VCONWBL01が、共通電位端から電気的に切り離され、定電流源IB01と接続される。一方、下から上に書き込み電流を流す場合、接続線VCONWBL02が、共通電位端から電気的に切り離され、定電流源IB02と接続される。
【0234】
また、I/O<1>の選択相互接続ユニットに上から下に書き込み電流を流す場合、接続線VCONWBL11が、共通電位端から電気的に切り離され、定電流源IB11と接続される。一方、下から上に書き込み電流を流す場合、接続線VCONWBL12が、共通電位端から電気的に切り離され、定電流源IB12と接続される。
【0235】
接続線CONWBLの上側の選択MTJ素子MTJに書き込む場合、図84乃至図87に示すように、I/O<0>、I/O<1>の各選択相互接続ユニットにおいて、選択書き込みビット線WBLと接続されたスイッチ回路SWBL1と、全てのスイッチ回路SWBL2がオンとされる。また、図79および図80と同様に、選択相互接続ユニットにおいて、全てのSWPWBLがオフとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、各選択接続ユニットにおいて、スイッチ回路SWBL1、SWBL2が計5個で、スイッチ回路SWPWWLが計8個である。
【0236】
一方、接続線CONWBLの下側の選択MTJ素子MTJに書き込む場合、図88乃至図91に示すように、I/O<0>、I/O<1>の各選択相互接続ユニットにおいて、全てのスイッチ回路SWBL1と、選択書き込みビット線WBLと接続されたスイッチ回路SWBL2がオンとされる。また、図81および図82と同様に、選択相互接続ユニットにおいて、全てのSWPWBLがオフとされる。この結果、矢印のような書き込み電流が流れる。この時に動作するスイッチ回路(円により囲まれている)の数は、各選択接続ユニットにおいて、スイッチ回路SWBL1、SWBL2が計5個で、スイッチ回路SWPWWLが計8個である。
【0237】
なお、書き込み線を流れる書き込み電流が一方向の場合(図75乃至図77)、スイッチ回路SWPWWL1、SWPWWL2を設けず、スイッチ回路SWWL1、SWWL2、および共通電位端と接続された接続線VCONWWL1、VCONWWL2を介して書き込み線WWLを共通電位に固定する例を示した。しかしながら、書き込み線を流れる電流が両方向の場合、同様の手法で書き込み線の電位を固定した場合、1回の書き込み動作時においてオン/オフするスイッチ回路の数が非常に多くなってしまう。このことは、スイッチングノイズ増大や消費電流増大を招くため、望ましくない。
【0238】
なお、本実施形態の各場合において、非選択相互接続ユニットにおいてはスイッチ回路SWPWBLをオン状態のままとする例を示した。しかしながら、スイッチ回路SWPWBLのオン/オフ動作はメモリセルアレイMCAごとに行っても事実上は問題無い。これは、1回の書き込み動作期間はトランジスタのリーク電流によって書き込みビット線WBLの電位が変動するほどには長くないことが一般的であるためである。
【0239】
また、スタンバイ時の消費電流を削減するには、各スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2を駆動するドライバ回路の低消費電流化を行うことが効果的である。上記例にあるように、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2は各書き込みワード線WWLおよび各書き込みビット線WBLの両側に配置されるため、チップ内に含まれるドライバ回路の数は非常に多い。例えば1つのメモリセルアレイが1024本の書き込みワード線WWL×1024本の書き込みビット線WBL(=1Mb)で構成された16MbのMRAMの場合、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2の数は、1024×2×2×16=65536個と膨大である。そのため、例えばドライバ回路1つあたりのスタンバイ時の消費電流が1nAだったとしても、チップ全体では65μA以上と大きい。
【0240】
これに対して、以下の手法をとることができる。例えば図92に示すようなドライバ回路を考える。図92に示すように、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2のゲートには、ドライバ回路DRVが接続されている。このようなドライバ回路DRVを構成する各トランジスタ、または少なくとも最終段を構成するトランジスタTrのチャネル長を、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2のチャネル長より長くする。こうすることによって、スタンバイ時の消費電流を大幅に削減することができる。
【0241】
またドライバ回路DRVを構成するトランジスタ、ドライバ回路DRVを構成する各トランジスタ、または少なくとも最終段を構成するトランジスタTの閾値電圧を、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2の閾値電圧より高くしてもよい。こうすることによっても、スタンバイ時の消費電流を大幅に削減することができる。
【0242】
本発明の第13実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0243】
また、第13実施形態によれば、相互接続ユニットごとに、スイッチ回路SWBL1、SWBL2、SWWL1、SWWL2のオン/オフが行われる。このため、1回の書き込み動作でオン/オフ制御されるスイッチ回路の数は非常に少ない。よって、スイッチングノイズや消費電流を少なく抑えられる。
【0244】
(第14実施形態)
第14実施形態は、通常のメモリセルアレイとは別にリダンダンシ専用のメモリセルアレイを配置した、いわゆるブロックリダンダンシ方式を適用した場合のメモリセルアレイ配置の例である。
【0245】
図93は、本発明の第14実施形態に係る半導体記憶装置を示す図である。図93は、書き込みワード線WWLに対してのみブロックリダンダンシ方式が適用された場合を例示している。
【0246】
図93に示すように、複数のメモリセルアレイMCAが相互に離れてチップC上に設けられている。ここで、メモリセルアレイMCAは、通常用いられるメモリセル(MTJ素子MTJ)から構成される。図面の最も上のメモリセルアレイMCAと隣接して、リダンダンシ用のメモリセルから構成されるリダンダンシ用メモリセルアレイRMCAが設けられる。書き込みビット線WBLは図面の縦方向に延び、書き込みワード線WWLは図面の横方向に延びている。
【0247】
リダンダンシ用メモリセルアレイRMCAの規模は、通常メモリセルアレイMCAの規模よりも小さいことが一般的である。例えばリダンダンシ用メモリセルアレイRMCAの書き込みワードWWLの本数は、通常メモリセルアレイMCAの書き込みワードWWLの本数よりも少なく、例えば1:8などに設定される。
【0248】
その場合、リダンダンシ用メモリセルアレイMCA内の1本の書き込みビット線WBLに接続されるメモリセルの数、いわゆるビット線長は、通常メモリセルアレイMCA内のビット線長より短い。その結果、リダンダンシ用メモリセルアレイRMCA内の書き込みビット線RWBLの配線抵抗は、通常メモリセルアレイMCA内の書き込みビット線WBLのそれよりも小さい(例えば上記の例では1/8)。
【0249】
そのため、リダンダンシ用メモリセルアレイRMCAにおいては、書き込みビット線WBLを、第1実施形態等に従って相互に接続しなくとも、配線抵抗が小さいため、十分な書き込み電流を流すことができる。このように、通常メモリセルアレイMCAの書き込みビット線WBLを相互接続し、リダンダンシ用メモリセルアレイRMCAの書き込みビット線RWBLを相互接続しないことによって、リダンダンシ用セルアレイRMCAにおける書き込み系の制御回路を簡略化できる。よって、チップサイズを小さくすることができる。
【0250】
上記では、ロウリダンダンシにブロックリダンダンシ方式を適用した例を示したが、カラムリダンダンシにブロックリダンダンシ方式を適用した場合、リダンダンシ用メモリセルアレイRMCA内の書き込みワード線WWLを相互接続しないことによって、同様に書き込み系の制御回路を簡略化できる。
【0251】
もちろん、ブロックリダンダンシ方式を採用した場合でも、リダンダンシ用メモリセルアレイRMCAの書き込みビット線(書き込みワード線)を相互接続することもできる。
【0252】
本発明の第14実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0253】
また、第14実施形態によれば、ブロックリダンダンシが採用された場合に、規模の小さいリダンダンシ用メモリセルアレイRMCAにおいては、書き込みワード線WWL(および書き込みビット線WBL)は相互に接続されない。この結果、リダンダンシ用メモリセルアレイの書き込みワード線WWLに十分な書き込み電流を流すとともに、書き込み系の制御回路を簡略化できる。
【0254】
(第15実施形態)
第15実施形態は、高さ方向に沿って並ぶ書き込み線に関する。
【0255】
図94は、本発明の第15実施形態に係る半導体記憶装置を示す斜視図である。図94に示すように、書き込み線(例えば書き込みワード線WWL)は、高さ方向(半導体基板から離れる方向)に沿って相互に離間して配置されている。そして、書き込みワード線WWLは、高さ方向に延びる接続線CONWWLによって相互に接続されている。接続線CONWWLは、例えば、隣接する2本の書き込みワード線WWLに接するビアプラグの集合によって実現されてもよい。
【0256】
図94では、便宜上、一方の書き込み線(書き込みワード線WWL)のみを相互に接続した例を示しているが、書き込みビット線WBLが相互に接続されていても良い。その場合、例えばメモリセルを、1つのMTJ素子MTJのみで構成したいわゆる単純クロスポイント型や、1つのMTJ素子MTJと1つのダイオードで構成した1D1R型メモリセルを用いたクロスポイントによって実現することができる。また、例えば図59のように、読み出しビット線RBLを設けることも可能である。
【0257】
本発明の第15実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、書き込みビット線WBLが相互に接続され、または(および)書き込みワード線WWLが相互に接続される。このため、第1実施形態と同じ効果を得られる。
【0258】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【0259】
【図1】本発明の各実施形態に係る半導体記憶装置を示す図。
【図2】第1実施形態に係る半導体記憶装置の主要部を示す図。
【図3】第1実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図4】第1実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図5】第1実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図6】書き込み線および接続線の上下関係の例を示す図。
【図7】書き込み線および接続線の上下関係の他の例を示す図。
【図8】第2実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図9】第2実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図10】第2実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図11】第2実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図12】第3実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図13】第3実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図14】第4実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図15】第4実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図16】トグルMRAMに用いられるMTJ素子の構造の一状態を示す図。
【図17】トグルMRAMに用いられるMTJ素子の構造の一状態を示す図。
【図18】書き込み線に流れる電流の方向を示す図。
【図19】書き込み電流の供給タイミングを示す図。
【図20】書き込み時のMTJ素子の一状態を示す図。
【図21】書き込み時のMTJ素子の一状態を示す図。
【図22】書き込み時のMTJ素子の一状態を示す図。
【図23】書き込み時のMTJ素子の一状態を示す図。
【図24】書き込み時のMTJ素子の一状態を示す図。
【図25】第5実施形態に係る半導体記憶装置の主要部を示す図。
【図26】第5実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図27】第5実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図28】第6実施形態に係る半導体記憶装置の主要部を示す図。
【図29】第6実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図30】第6実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図31】抵抗分割型メモリセルを示す図。
【図32】第7実施形態に係る半導体記憶装置の主要部を示す図。
【図33】第7実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図34】第7実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図35】第7実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図36】第1実施形態に係る半導体記憶装置の接続線の位置を示す図。
【図37】第1実施形態に係る半導体記憶装置の接続線の位置を示す図。
【図38】本発明の第8実施形態に係る半導体記憶装置の主要部を示す図。
【図39】図38の半導体記憶装置の一部を詳細に示す図。
【図40】図38の半導体記憶装置の一部を詳細に示す図。
【図41】図38の半導体記憶装置の一部を詳細に示す図。
【図42】第8実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図43】第8実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図44】第8実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図45】第8実施形態に係る半導体記憶装置の書き込みの際の一状態を示す図。
【図46】スイッチ回路とその制御信号を示す図。
【図47】書き込みビット線電流回路の信号の一部に関して例示する図。
【図48】書き込みビット線電流回路の信号の一部に関して例示する図。
【図49】書き込みビット線電流回路の信号の一部に関して例示する図。
【図50】書き込みビット線電流回路の信号の一部に関して例示する図。
【図51】書き込みビット線電流回路の信号の一部に関して例示する図。
【図52】第1実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図53】第1実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図54】第1実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図55】第1実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図56】書き込みビット線電流回路とその制御信号を示す図。
【図57】第8実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図58】書き込みビット線と読み出しビット線とが同一配線にて実現された例を示す図。
【図59】本発明の第9実施形態に係る半導体記憶装置の主要部を示す図。
【図60】従来のI/Oの割り当てを例示する図。
【図61】本発明の第10実施形態に係る半導体記憶装置の主要部を示す図。
【図62】第10実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図63】本発明の第11実施形態に係る半導体記憶装置の主要部を示す図。
【図64】第11実施形態の他の例に係る半導体記憶装置の主要部を示す図。
【図65】第11実施形態に係る半導体記憶装置のレイアウトを示す図。
【図66】第11実施形態の他の例に係る半導体記憶装置のレイアウトを示す図。
【図67】第11実施形態の他の例に係る半導体記憶装置を示す図。
【図68】第11実施形態の他の例に係る半導体記憶装置を示す図。
【図69】本発明の第12実施形態に係る半導体記憶装置のレイアウトを示す図。
【図70】読み出しワード線を示す図。
【図71】第12実施形態の他の例に係る半導体記憶装置のレイアウトを示す図。
【図72】本発明の第13実施形態の第1例に係る半導体記憶装置の一状態を示す図。
【図73】第13実施形態の第1例に係る半導体記憶装置の一状態を示す図。
【図74】第13実施形態の第1例に係る半導体記憶装置の一状態を示す図。
【図75】第13実施形態の第2例に係る半導体記憶装置の一状態を示す図。
【図76】第13実施形態の第2例に係る半導体記憶装置の一状態を示す図。
【図77】第13実施形態の第2例に係る半導体記憶装置の一状態を示す図。
【図78】第13実施形態の第3例に係る半導体記憶装置の一状態を示す図。
【図79】第13実施形態の第3例に係る半導体記憶装置の一状態を示す図。
【図80】第13実施形態の第3例に係る半導体記憶装置の一状態を示す図。
【図81】第13実施形態の第3例に係る半導体記憶装置の一状態を示す図。
【図82】第13実施形態の第3例に係る半導体記憶装置の一状態を示す図。
【図83】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図84】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図85】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図86】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図87】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図88】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図89】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図90】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図91】第13実施形態の第4例に係る半導体記憶装置の一状態を示す図。
【図92】第13実施形態の第4例に係る半導体記憶装置の一部を示す図。
【図93】本発明の第14実施形態に係る半導体記憶装置を示す図。
【図94】本発明の第15実施形態に係る半導体記憶装置を示す図。
【符号の説明】
【0260】
MCA…メモリセルアレイ、MTJ、/MTJ…MTJ素子、WWL…書き込みワード線、WBL、/WBL…書き込みビット線、WBLD…書き込みビット線電流回路、WWLD…書き込みワード線電流回路、RD…ロウデコーダ、CD…カラムデコーダ、CONWBL、CONWWL、/CONWBL…接続線、101…フリー層、102…ピン層、103…トンネルバリア膜、111、112、121、122…強磁性層、113、123…常磁性層、114…反強磁性層、RMCA…冗長メモリセルアレイ、RMTJ…冗長MTJ素子、MC…メモリセル、Q、/Q…選択トランジスタ、RBL…読み出しビット線、RWL…読み出しワード線、WBLD1、WBLD2…書き込みビット線電流回路、WWLD1、WWLD2…書き込みワード線電流回路、VCONWBL1、VCONWBL2、VCONWWL1、VCONWWL2…接続線、SWBL1、SWBL2、SWWL1、SWWL2、SWPWBL、SWPWWL…スイッチ回路、I1、I2…電流源、SW11、SW12、SW21、SW22…スイッチ回路、WBLC1、WBLC2…書き込みビット線用書き込み制御回路。
【特許請求の範囲】
【請求項1】
配線を流れる電流によってメモリセルに情報を書き込み可能な半導体記憶装置であって、
複数のメモリセルと、
複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第1方向に沿って設けられた複数の第1書き込み線と、
複数の前記第1書き込み線の少なくとも2つを相互に電気的に接続する第1接続線と、
を具備することを特徴とする半導体記憶装置。
【請求項2】
前記第1接続線は前記第1書き込み線の中央部に配置されることを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記第1接続線によって相互に電気的に接続される前記第1書き込み線の本数は、リダンダンシ救済によって置換される前記第1書き込み線の本数以上であることを特徴とする請求項1に記載の半導体記憶装置。
【請求項4】
複数の前記メモリセルは、磁気抵抗素子を含み、且つ周期的に配置され、
前記第1接続線に隣接する前記メモリセルと前記第1接続線との間の距離は、周期的に配置された前記メモリセル相互の間隔よりも大きい、
ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項5】
複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ前記第1方向と異なる第2方向に沿って設けられた複数の第2書き込み線と、
複数の前記第2書き込み線の少なくとも2つを相互に電気的に接続する第2接続線と、
をさらに具備することを特徴とする請求項1に記載の半導体記憶装置。
【請求項6】
相互に隣接する2つの前記第1書き込み線から第1書き込み線対が構成され、
複数の前記第1書き込み線対が配置され、
前記第1書き込み線対のうちの一方を構成する複数の前記第1書き込み線は、前記第1接続線により相互に電気的に接続され、
前記第1書き込み線対のうちの他方を構成する複数の前記第1書き込み線は、第2接続線により相互に電気的に接続される、
ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項7】
複数の前記第1書き込み線の一端にはそれぞれ第1書き込み回路が接続され、
複数の前記第1書き込み線の他端にはそれぞれ第2書き込み回路が接続され、
前記第1書き込み回路は前記第1書き込み線に書き込み電流を供給するドライブ回路を含み、前記第2書き込み回路は前記第1書き込み線から書き込み電流を引き抜くシンク回路を含むか、あるいは、
前記第1書き込み回路および前記第2書き込み回路は、前記第1書き込み線に書き込み電流を供給するドライブ回路と前記第1書き込み線から書き込み電流を引き抜くシンク回路とを含み、
1回の書き込み動作において、
1つの前記ドライブ回路と複数の前記シンク回路とが動作するか、あるいは、
1つの前記シンク回路と複数の前記ドライブ回路とが動作する、
ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項8】
複数の前記第1書き込み線の一端はそれぞれ第1スイッチ回路を介して第1共通線と電気的に接続され、
複数の前記第1書き込み線の他端はそれぞれ第2スイッチ回路を介して第2共通線と電気的に接続され、
前記第1共通線には第1書き込み回路が接続され、
前記第2共通線には第2書き込み回路が接続され、
前記第1書き込み回路は前記第1共通線に書き込み電流を供給するドライブ回路を含み、前記第2書き込み回路は前記第2共通線から書き込み電流を引き抜くシンク回路を含むか、あるいは、
前記第1書き込み回路および前記第2書き込み回路は、前記ドライブ回路および前記シンク回路を含み、
1回の書き込み動作において、
1つの前記第1スイッチ回路と複数の前記第2スイッチ回路とがオンとされるか、あるいは、
1つの前記第2スイッチ回路と複数の前記第1スイッチ回路とがオンとされる、
ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項9】
前記第1接続線によって相互に電気的に接続された複数の前記第1書き込み線から第1書き込み線群が構成され、
複数の前記第1書き込み線群が配置され、
書き込み対象の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続された前記第1書き込み線を含まない少なくとも1つの前記第1書き込み線群と接続された前記第1スイッチ回路および前記第2スイッチ回路のうち、
全ての前記第1スイッチ回路はオフとされ、複数の前記第2スイッチ回路はオンとされるか、あるいは、
全ての前記第2スイッチ回路はオフとされ、複数の前記第1スイッチ回路はオンとされる、
ことを特徴とする請求項8に記載の半導体記憶装置。
【請求項10】
前記第1書き込み回路および前記第2書き込み回路を制御する書き込み動作制御信号が前記第1書き込み回路および前記第2書き込み回路に供給されることにより、書き込み動作の開始、または終了、または開始および終了のタイミングが制御されることを特徴とする請求項7または8に記載の半導体記憶装置。
【請求項11】
複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第2方向に沿って設けられた複数の第2書き込み線をさらに具備し、
複数の前記メモリセルは、メモリセルアレイを構成し、
前記メモリセルアレイは、前記第1接続線を境として第1サブアレイおよび第2サブアレイに分割され、
前記第1サブアレイおよび前記第2サブアレイは、各々、同数の複数のブロックに分割され、
前記第1書き込み線に書き込み電流が流れている間に、前記第1サブアレイにおいて各々の前記ブロックに属する少なくとも1つの前記第2書き込み線に書き込み電流が供給される、
ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項12】
前記第1書き込み回路は前記第1共通線に書き込み電流を供給するドライブ回路を含み、
前記第2書き込み回路は前記第2共通線から書き込み電流を引き抜くシンク回路を含み、
前記第2共通線は共通電位に固定され、
前記第1接続線によって相互に電気的に接続された複数の前記第1書き込み線から複数の第1書き込み線群が構成され、
スタンバイ時において、複数の前記第1書き込み線群のそれぞれにおいて少なくとも1つの前記第2スイッチ回路はオンとされており、
1回の書き込み動作において、複数の前記第1書き込み線群の1つの選択第1書き込み線群に接続された複数の前記第1スイッチ回路と複数の前記第2スイッチ回路のうち、1つの前記第1スイッチ回路がオンとされるとともに全ての第2スイッチ回路がオンとされるか、あるいは1つの前記第2スイッチ回路がオンとされるとともに全ての前記第1スイッチ回路がオンとされる、
ことを特徴とする請求項8に記載に半導体記憶装置。
【請求項13】
前記第1書き込み線と共通電位端との間に設けられ、スタンバイ時においてオンとされている第3スイッチ回路を複数個さらに具備し、
前記第1接続線によって相互に電気的に接続された複数の前記第1書き込み線から複数の第1書き込み線群が構成され、
1回の書き込み動作において、
複数の前記第1書き込み線群のうちの1つの選択第1書き込み線群に接続された複数の前記第1スイッチ回路と複数の前記第2スイッチ回路のうち、1つの前記第1スイッチ回路と複数の前記第2スイッチ回路とがオンとされるか、あるいは1つの前記第2スイッチ回路と複数の前記第1スイッチ回路とがオンとされ、
前記選択第1書き込み線群と接続された複数の前記第3スイッチ回路は全てオフとされる、
ことを特徴とする請求項8に記載の半導体記憶装置。
【請求項1】
配線を流れる電流によってメモリセルに情報を書き込み可能な半導体記憶装置であって、
複数のメモリセルと、
複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第1方向に沿って設けられた複数の第1書き込み線と、
複数の前記第1書き込み線の少なくとも2つを相互に電気的に接続する第1接続線と、
を具備することを特徴とする半導体記憶装置。
【請求項2】
前記第1接続線は前記第1書き込み線の中央部に配置されることを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記第1接続線によって相互に電気的に接続される前記第1書き込み線の本数は、リダンダンシ救済によって置換される前記第1書き込み線の本数以上であることを特徴とする請求項1に記載の半導体記憶装置。
【請求項4】
複数の前記メモリセルは、磁気抵抗素子を含み、且つ周期的に配置され、
前記第1接続線に隣接する前記メモリセルと前記第1接続線との間の距離は、周期的に配置された前記メモリセル相互の間隔よりも大きい、
ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項5】
複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ前記第1方向と異なる第2方向に沿って設けられた複数の第2書き込み線と、
複数の前記第2書き込み線の少なくとも2つを相互に電気的に接続する第2接続線と、
をさらに具備することを特徴とする請求項1に記載の半導体記憶装置。
【請求項6】
相互に隣接する2つの前記第1書き込み線から第1書き込み線対が構成され、
複数の前記第1書き込み線対が配置され、
前記第1書き込み線対のうちの一方を構成する複数の前記第1書き込み線は、前記第1接続線により相互に電気的に接続され、
前記第1書き込み線対のうちの他方を構成する複数の前記第1書き込み線は、第2接続線により相互に電気的に接続される、
ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項7】
複数の前記第1書き込み線の一端にはそれぞれ第1書き込み回路が接続され、
複数の前記第1書き込み線の他端にはそれぞれ第2書き込み回路が接続され、
前記第1書き込み回路は前記第1書き込み線に書き込み電流を供給するドライブ回路を含み、前記第2書き込み回路は前記第1書き込み線から書き込み電流を引き抜くシンク回路を含むか、あるいは、
前記第1書き込み回路および前記第2書き込み回路は、前記第1書き込み線に書き込み電流を供給するドライブ回路と前記第1書き込み線から書き込み電流を引き抜くシンク回路とを含み、
1回の書き込み動作において、
1つの前記ドライブ回路と複数の前記シンク回路とが動作するか、あるいは、
1つの前記シンク回路と複数の前記ドライブ回路とが動作する、
ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項8】
複数の前記第1書き込み線の一端はそれぞれ第1スイッチ回路を介して第1共通線と電気的に接続され、
複数の前記第1書き込み線の他端はそれぞれ第2スイッチ回路を介して第2共通線と電気的に接続され、
前記第1共通線には第1書き込み回路が接続され、
前記第2共通線には第2書き込み回路が接続され、
前記第1書き込み回路は前記第1共通線に書き込み電流を供給するドライブ回路を含み、前記第2書き込み回路は前記第2共通線から書き込み電流を引き抜くシンク回路を含むか、あるいは、
前記第1書き込み回路および前記第2書き込み回路は、前記ドライブ回路および前記シンク回路を含み、
1回の書き込み動作において、
1つの前記第1スイッチ回路と複数の前記第2スイッチ回路とがオンとされるか、あるいは、
1つの前記第2スイッチ回路と複数の前記第1スイッチ回路とがオンとされる、
ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項9】
前記第1接続線によって相互に電気的に接続された複数の前記第1書き込み線から第1書き込み線群が構成され、
複数の前記第1書き込み線群が配置され、
書き込み対象の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続された前記第1書き込み線を含まない少なくとも1つの前記第1書き込み線群と接続された前記第1スイッチ回路および前記第2スイッチ回路のうち、
全ての前記第1スイッチ回路はオフとされ、複数の前記第2スイッチ回路はオンとされるか、あるいは、
全ての前記第2スイッチ回路はオフとされ、複数の前記第1スイッチ回路はオンとされる、
ことを特徴とする請求項8に記載の半導体記憶装置。
【請求項10】
前記第1書き込み回路および前記第2書き込み回路を制御する書き込み動作制御信号が前記第1書き込み回路および前記第2書き込み回路に供給されることにより、書き込み動作の開始、または終了、または開始および終了のタイミングが制御されることを特徴とする請求項7または8に記載の半導体記憶装置。
【請求項11】
複数の前記メモリセルと電気的、または磁気的、または電気的且つ磁気的に接続され、且つ第2方向に沿って設けられた複数の第2書き込み線をさらに具備し、
複数の前記メモリセルは、メモリセルアレイを構成し、
前記メモリセルアレイは、前記第1接続線を境として第1サブアレイおよび第2サブアレイに分割され、
前記第1サブアレイおよび前記第2サブアレイは、各々、同数の複数のブロックに分割され、
前記第1書き込み線に書き込み電流が流れている間に、前記第1サブアレイにおいて各々の前記ブロックに属する少なくとも1つの前記第2書き込み線に書き込み電流が供給される、
ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項12】
前記第1書き込み回路は前記第1共通線に書き込み電流を供給するドライブ回路を含み、
前記第2書き込み回路は前記第2共通線から書き込み電流を引き抜くシンク回路を含み、
前記第2共通線は共通電位に固定され、
前記第1接続線によって相互に電気的に接続された複数の前記第1書き込み線から複数の第1書き込み線群が構成され、
スタンバイ時において、複数の前記第1書き込み線群のそれぞれにおいて少なくとも1つの前記第2スイッチ回路はオンとされており、
1回の書き込み動作において、複数の前記第1書き込み線群の1つの選択第1書き込み線群に接続された複数の前記第1スイッチ回路と複数の前記第2スイッチ回路のうち、1つの前記第1スイッチ回路がオンとされるとともに全ての第2スイッチ回路がオンとされるか、あるいは1つの前記第2スイッチ回路がオンとされるとともに全ての前記第1スイッチ回路がオンとされる、
ことを特徴とする請求項8に記載に半導体記憶装置。
【請求項13】
前記第1書き込み線と共通電位端との間に設けられ、スタンバイ時においてオンとされている第3スイッチ回路を複数個さらに具備し、
前記第1接続線によって相互に電気的に接続された複数の前記第1書き込み線から複数の第1書き込み線群が構成され、
1回の書き込み動作において、
複数の前記第1書き込み線群のうちの1つの選択第1書き込み線群に接続された複数の前記第1スイッチ回路と複数の前記第2スイッチ回路のうち、1つの前記第1スイッチ回路と複数の前記第2スイッチ回路とがオンとされるか、あるいは1つの前記第2スイッチ回路と複数の前記第1スイッチ回路とがオンとされ、
前記選択第1書き込み線群と接続された複数の前記第3スイッチ回路は全てオフとされる、
ことを特徴とする請求項8に記載の半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
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【図93】
【図94】
【公開番号】特開2006−185577(P2006−185577A)
【公開日】平成18年7月13日(2006.7.13)
【国際特許分類】
【出願番号】特願2005−346720(P2005−346720)
【出願日】平成17年11月30日(2005.11.30)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年7月13日(2006.7.13)
【国際特許分類】
【出願日】平成17年11月30日(2005.11.30)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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