【課題】 本発明は、歩留まりを向上させることができる半導体記憶装置を提供することを目的とする。
【解決手段】 メモリセルアレイにおけるロウ方向に沿って配置され、不良メモリセルを救済するためのリダンダンシーメモリセルからなる少なくとも１つのリダンダンシーワード線と、外部から与えられたロウアドレスと、内部に予め格納されている不良メモリセルアドレスのロウアドレスとを比較し、両者が一致すると判定した場合には、リダンダンシーロウデコーダを活性化すると共に、ロウアドレスに所定のアドレス変換を施して出力するリダンダンシー判定回路と、リダンダンシー判定回路から与えられたロウアドレスに基づいて、所望のリダンダンシーワード線を選択するリダンダンシーロウデコーダとを備えることを特徴とする。 （もっと読む）

【課題】 磁化反転のシフトを低減することが可能な磁気ランダムアクセスメモリを提供する。
【解決手段】 磁気記録素子は、磁化方向が固定され、単位面積当たりの磁気モーメントの値がｍ１である第１強磁性層２１を含む。非磁性層２２は、第１強磁性層と接する。非磁性層と第１強磁性層との間の界面のラフネスの振幅の値はｈ１である。第２強磁性層２３は、非磁性層の第１強磁性層と反対の面と接し、磁化方向が固定され、単位面積当たりの磁気モーメントの値がｍ１より小さいｍ２である。第２強磁性層２３と非磁性層との間の界面のラフネスの振幅の値はｈ２である。バリア層１３は、第２強磁性層の非磁性層と反対の面と接する。バリア層と第２強磁性層との間の界面のラフネスの振幅がｈ１およびｈ２より小さいｈ３である。第３強磁性層１１は、バリア層の第２強磁性層と反対の面と面し、磁化方向が可変である。 （もっと読む）

【課題】揮発性半導体メモリ装置の回路配置を提供することにある。
【解決手段】ＳＲＡＭメモリセルのセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するために前記ゲート層と接続される金属配線層を前記ゲート層の上方に形成する場合に、前記ゲート層の上方に金属ダマシン工程で形成されるワードライン層とは互いに異なる層で第２の金属ダマシン工程を用いて前記金属配線層を配置する。 （もっと読む）

【課題】選択セルの選択性を向上し，ＭＲＡＭの書き込み動作を安定化する技術を提供する。
【解決手段】ＭＲＡＭは，複数の書き込みワード線３と複数のビット線５とが交差する位置のそれぞれに設けられた複数のメモリセル２と，複数のメモリセル２のそれぞれに対応して設けられた複数の積層フェリ構造体３０とを備えている。書き込み動作時，選択の書き込みワード線に流れる書き込み電流Ｉ_ｘと選択のビット線５に流れる書き込み電流Ｉ_ｙとにより選択セルに対応する積層フェリ構造体３０に印加の合成磁場Ｈ_ｘｙと，合成磁場Ｈ_ｘｙにより選択磁性体構造体に誘起の磁化Ｍ_ｘｙと，書き込み電流Ｉ_ｘにより第１非選択セルに対応する積層フェリ構造体３０に印加の磁場Ｈ_ｙと，磁場Ｈ_ｙにより非選択セルに対応する積層フェリ構造体３０に誘起の磁化Ｍ_ｙとは，Ｍ_ｘｙ／Ｈ_ｘｙ≠Ｍ_ｙ／Ｈ_ｙを満足する。 （もっと読む）

【課題】電気的に消去可能かつ電気的にプログラム可能な読出し専用メモリを提供する。
【解決手段】フラッシュＥＥＰＲＯＭメモリ・セルは、チャネル領域と、チャネル領域の一方の側のソース領域２３８と、他方の側のドレイン領域２４０と、チャネル領域の第１の部分にわたり延伸する制御ゲート部分２４６とチャネル領域の第２の部分にわたり延伸するトンネル・ダイオード部分２４４とを有する浮遊ゲート構造体２４２と、トンネル・ダイオード部分２４４とチャネル領域との間に配置されたトンネル酸化層２４７と、制御ゲート部分２４６とチャネル領域との間に配置されたゲート酸化層と、浮遊ゲート構造体２４２にわたり配置されかつレベル間酸化の層によって分離された第１の部分を有する。制御ゲート構造体２５０のチャネル領域の一部分にわたり延伸する第２の部分２５２が浮遊ゲート・セルに直列にパストランジスタを形成する。 （もっと読む）

【課題】消費電力を低減できる不揮発性半導体記憶装置を提供すること。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ１０のカラムをリダンダンシビット線に置き換えることで不良を救済する不揮発性半導体記憶装置であって、前記メモリセルアレイ１０のロウ方向を選択するロウアドレス信号の変化を検知するロウアドレス変化検知回路９１を具備し、前記ロウアドレス変化検知回路９１によって前記ロウアドレス信号の変化が検知された際にのみ、前記リダンダンシビット線がセンスされる。 （もっと読む）

【課題】回路の性能を落とすことなく、回路素子の合理的な配置を実現した半導体集積回路装置を提供する。
【解決手段】第１方向に複数配置された単位領域の中央部に上記第１方向に延びる信号線を形成し、上記第１方向に複数配置された単位領域上の両側に上記第１方向に延びる電源線を設け、上記電源線を上記第１電圧と第２電圧で動作する論理回路に対応した単位領域上ではそれぞれが１の配線幅を持つように形成し、上記第１電圧及び第２電圧とは異なる第３電圧で動作する論理回路に対応した単位領域上では、上記１の配線幅が上記第１又は第２電圧を供給する電源線と上記第３電圧を供給する電源線及びそれらの配線間隔によって分割したものとする。 （もっと読む）

【課題】 少ない回数での電圧パルスの印加によっても可変抵抗層に大きな抵抗値の変化を引き起こすことが可能であって、動作速度の速い半導体装置およびその駆動方法を提供する。
【解決手段】 可変抵抗素子部１００は、基板１０の一方の主表面上に第１電極１１１と可変抵抗層１２０とが順に積層され、さらに可変抵抗層１２０の主表面上における一部領域に第２電極１１２が積層形成され構成されている。
可変抵抗素子部１００では、可変抵抗層１２０を挟む第１電極１１１と第２電極１１２とに、電圧パルスを印加することによって可変抵抗層１２０にキャリアの注入を行い、その抵抗値を３桁以上増大される。ここで、注入するキャリアの密度は、電流密度にして１０⁴Ａ／ｃｍ²以上である。
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【課題】メモリセルの信頼性を向上できる不揮発性半導体記憶装置を提供すること。
【解決手段】不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタＭＴと、ドレインが前記第１ＭＯＳトランジスタＭＴのソースに接続された第２ＭＯＳトランジスタＳＴとを含む複数のメモリセルがマトリクス状に配置されたメモリセルアレイ１０と、同一行にある前記第１ＭＯＳトランジスタＭＴの前記制御ゲートを共通接続するワード線ＷＬと、同一行にある前記第２ＭＯＳトランジスタＳＴのゲートを共通接続するセレクトゲート線ＳＴと、消去動作時において、前記メモリセルアレイ１０が形成される半導体基板２０２と、前記セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）とを電気的に接続するスイッチ素子Ｄ０〜Ｄ（４ｍ−１）とを備える。 （もっと読む）

【課題】読み出し動作信頼性及び動作速度を向上できる不揮発性半導体記憶装置を提供すること。
【解決手段】不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートが共通接続されて形成されたワード線と、前記ワード線毎に設けられ、対応する前記ワード線に電気的に接続され、且つ前記ロウデコーダが前記ワード線を選択するための第１ロウ選択信号を伝達する第１金属配線層と、前記半導体基板上に形成され、前記メモリセルを被覆する層間絶縁膜と、前記層間絶縁膜中の複数のレベルに形成された金属配線とを具備し、前記第１金属配線層は、最下層のレベルにある前記金属配線によって形成される。 （もっと読む）

【課題】ロウデコーダの性能を向上出来る不揮発性半導体記憶装置を提供すること。
【解決手段】不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、前記ワード線を選択するロウデコーダ２０とを具備し、前記ロウデコーダ２０は、前記メモリセルアレイのロウ方向を示すｎビットのロウアドレス信号のうちのｍビットをデコードする第１アドレスデコード回路１４１と、前記ロウアドレス信号のうちの（ｎ−ｍ）ビットをデコードする第２アドレスデコード回路１４２と、前記第２アドレスデコード回路１４２の出力に応じて、前記第１アドレスデコード回路１４１の出力を前記ワード線に与える転送ゲート１５０とを備える。 （もっと読む）

【課題】読み出し動作信頼性を向上できる不揮発性半導体記憶装置及びその制御方法を提供すること。
【解決手段】不揮発性半導体記憶装置は、フローティングゲートを有する第１メモリセルがマトリクス状に配置された第１セルアレイと、フローティングゲートを有する第２メモリセルを複数含む第２セルアレイと、第１メモリセルのドレインに接続された第１ビット線と、第２メモリセルのドレインに接続された第２ビット線と、第１ビット線をプリチャージする第１プリチャージ回路と、第１メモリセルから読み出したデータを増幅するセンスアンプと、読み出し動作時において第２ビット線のプリチャージ及びディスチャージを行い、該第２ビット線のプリチャージ及びディスチャージに要した時間に基づいて、第１プリチャージ回路及びセンスアンプを制御する読み出し制御回路とを具備する。 （もっと読む）

【課題】 良好な強誘電体特性が得られる電極膜、圧電素子、強誘電体キャパシタ及び半導体装置を提供することにある。
【解決手段】 電極膜は、基体の上方に形成される白金族金属を含み、ＣｕＫ_α線を用いたθ−２θ法によるＸ線回折において求められるピークに対応する回折角２θが、電極膜の熱処理後のピークに対応する回折角以上の大きさである。 （もっと読む）

【課題】 ＡＤコンバータを必要としなくても、デジタル的な出力を発生させられるセンサ装置を提供する。
【解決手段】 ｎＭＯＳトランジスタ２とトレンチ１１を用いて形成した容量３とを組とする複数のメモリセル４を備えた構造で湿度センサを構成する。そして、トレンチ１１の幅を複数のメモリセル４ごとに変えることで、容量値Ｃが異なる値となるようにする。これにより、雰囲気の湿度に応じた水分が感湿膜３１に吸収された場合に、雰囲気中の湿度が同一であっても、各メモリセル４における容量３の容量値Ｃが異なることになる。換言すれば、各メモリセル４における容量３で検出できる容量値Ｃが変わる。したがって、メモリセル４が書き込み状態か書き込みがなされていない状態であるかを読み出すことで、湿度をデジタル値として検出することが可能となる。 （もっと読む）

ナノスケール配線の電気伝導を制御する方法を示した。ナノスケール配線には、軸方向および／または半径方向に分布する制御可能領域が設けられる。ミクロスケール配線または追加のナノスケール配線によって、これらの領域を制御することにより、ナノスケール配線の電気伝導を可能にしたり、遮断したりすることができる。制御可能領域には２の異なる種類がある。例えば第１の制御可能領域は、第２の制御可能領域とは異なるドーピング特性を示す。この方法では、サブパターン転写ピッチで束ねられた１または２以上のナノスケール配線組を別々に選択することができる。 （もっと読む）

三次元フラッシュメモリアレイは、直列接続されたＮＡＮＤ列に電荷蓄積誘電体が配置された薄膜トランジスタを組込んで、４Ｆ２のメモリセルのレイアウトを達成する。各ＮＡＮＤ列はそれぞれ、グローバルビット線にＮＡＮＤ列の一方端を結合し、共有されたバイアスノードに他方端を結合するための２つのブロック選択デバイスを含む。ブロック内のＮＡＮＤ列の対は、同じグローバルビット線を共有する。メモリセルは、ブロック選択デバイスと同様に、好ましくはデプリーションモードのＳＯＮＯＳデバイスである。メモリセルは、デプリーションしきい値電圧付近にプログラミングされ得、ブロック選択デバイスは、デプリーションモードのしきい値電圧付近の電圧を有するプログラム状態に維持される。２つ以上の層上のＮＡＮＤ列は、１つの層上のグローバルビット線に接続され得、好ましくは、垂直方向の積層型ビアにより、ともに接続され得る。
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【課題】強誘電体キャパシタにストレス電圧を与える試験において、試験時間を短縮することができる強誘電体メモリを有する集積回路装置及びその試験方法を提供する。
【解決手段】ワード線がゲートに接続されたセルトランジスタと、セルトランジスタのソースとドレインとの間に一端と他端の電極がそれぞれ接続された強誘電体キャパシタとを有するメモリセルを備え、このメモリセルが複数個直列に接続されたメモリセルブロックを有する。アクティブサイクル期間中にアドレス信号に基づいて、ワード線選択回路１５によりメモリセルブロック内のセルトランジスタに接続された複数のワード線が順次選択される。ワード線選択回路１５により複数のワード線が順次選択されている期間、メモリセルブロック内の複数個直列に接続されたセルトランジスタが形成する電流通路の一端と他端との間に、駆動回路１６及びカラム選択回路１８により一定電圧が印加される。 （もっと読む）

【課題】半導体メモリ装置及びこの装置のパワーライン配置方法を公開する。
【解決手段】複数のパッドを備えて、複数のパッドのそれぞれが上部パッド、及び上部パッドの下に配置された下部パッドを備えて、複数のパッドの下部パッドが配置された下に複数のパッドの中から同一レベルのパワーを伝送するパッドを接続するためにパッドを横切る方向にパッドパワーラインが配置され、パッドパワーラインと直交する方向にサブパッドパワーラインが追加で配置されることを特徴とする。従って、レイアウトの増加なしで、パッドがパワーラインとともに網形態をなすようになり、これにより安定的なパワーを供給することができる。 （もっと読む）

【課題】非破壊読み出しであって、高速化、高集積化、長寿命化を実現できる強誘電体メモリの提供。
【解決手段】この発明は、ゲート部に強誘電体薄膜を有するＭＦＳＦＥＴ１００、ワード線１０４、ビット線１０５、およびビット線１０６を備え、第１の書き込みタイミングでビット線１０５とワード線１０４との間に強誘電体薄膜の抗電界以上の電圧を加え、第２の書き込みタイミングでビット線１０６とワード線１０４との間に上記の抗電界以上の電圧を加えるようにし、第１の読み出しタイミングでビット線１０５とワード線１０４との間に強誘電体薄膜の抗電界以下の電圧を加え、その両ビット線の間に流れる電流を検出し、第２の読み出しタイミングでビット線１０６とワード線１０４との間に上記の抗電界以下の電圧を加え、その両ビット線の間に流れる電流を検出するようにした。 （もっと読む）

【課題】 半導体素子領域への強磁性材料の拡散を低減できる磁気メモリを提供する。
【解決手段】 磁気メモリ１は、ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる２次元状に配列された複数の記憶領域３を備える。また、磁気メモリ１は、書き込みトランジスタ３２のドレイン領域３２ａ及びソース領域３２ｃを含む半導体層６と、ＴＭＲ素子４及び書き込み配線３１を含む磁性材料層８と、半導体層６及び磁性材料層８に挟まれており、ビット配線１３ａ及び１３ｂ、並びにワード配線１４を含む配線層７とを備える。このように、磁性材料層８と半導体層６との間に配線層７を挟むことにより、ＴＭＲ素子４から拡散（マイグレーション）した強磁性材料が半導体層６へ達しにくくなるので、ドレイン領域３２ａ及びソース領域３２ｃへの強磁性材料の拡散を低減できる。 （もっと読む）