【課題】レプリカビット線の電荷をダミーセルのリーク電流により早く引き抜いてしまい、所望のセンスアンプ起動タイミングを得ることができない。
【解決手段】 メモリアレイと、センスアンプ回路と、メモリセルと同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線に出力する複数のレプリカセル１０５を含むレプリカ回路と、共通のレプリカビット線に負荷として接続されているダミーセル１０９Ｂとを備え、ダミーセル１０９ＢのドライブトランジスタＮＤ１のソースをHighレベルＶＤＤに接続する。これによりレプリカビット線ＲＥＰＢＬからダミーセルへのリーク電流を抑え、最適な起動タイミングをセンスアンプ回路に供給できる。 （もっと読む）

本発明の一実施例によると、メモリ物質をプログラムする方法及びシステムが提供される。本方法は、メモリ物質を所定の状態にプログラムするため、様々な振幅及び様々な持続時間を有する３つの信号をメモリ物質に印加するステップから構成される。
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【課題】ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。
【解決手段】第２配線層内には、交差配線１８ａ，１８ｂとシャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９とが形成されている。交差領域ＴＲ３，ＴＲ４は、第Ｘ３〜Ｘ６行に属している。シャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９は、交差領域ＴＲ３，ＴＲ４が属さない第Ｘ０〜Ｘ２，Ｘ７〜Ｘ９行にそれぞれ属している。第４配線層内には、シャント配線ＳＬ３〜ＳＬ６が形成されている。シャント配線ＳＬ３〜ＳＬ６は、交差領域ＴＲ３，ＴＲ４が属する第Ｘ３〜Ｘ６行にそれぞれ属している。 （もっと読む）

【課題】リード動作の時に漏洩電流を補償することができる相変化メモリ装置を提供する。
【解決手段】ワードラインとビットラインとの交差点に位置する複数個のメモリセルと、ダミービットラインに連結された複数個のダミーセルと、前記ダミービットラインに連結され漏洩補償電流を前記ビットラインに出力する漏洩補償回路と、第１制御信号に応じてリード動作時に必要なリード電流を前記ビットラインに出力する理度電流供給回路と、を備える。 （もっと読む）

【課題】 メモリセルトランジスタのショートチャネル効果を低減可能な不揮発性半導体記憶装置を提供する。
【解決手段】 絶縁層１と、絶縁層１上に複数のメモリセルトランジスタがマトリクス状に配置された不揮発性半導体記憶装置であって、メモリセルトランジスタＭ₁₁は、絶縁層１上に配置された対向する第１導電型（ｎ⁺型）のソース及びドレイン領域４２１，４２２と、ソース及びドレイン領域４２１，４２２に挟まれたソース及びドレイン領域４２１，４２２より不純物密度の低い第１導電型（ｎ型）のチャネル領域４１１と、チャネル領域４１１上に絶縁されて配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に絶縁されて配置された制御ゲート電極１５とを備えるデプレッション型のＭＩＳトランジスタである。 （もっと読む）

【課題】
【解決手段】混合原子価導電性酸化物を用いたメモリが開示されている。そのメモリは、酸素欠乏状態で導電性が下がる混合原子価導電性酸化物と、酸素に対する電解質であり、酸素イオンの移動を引き起こすのに有効な電場を促進する電解質トンネル障壁と、を備える。 （もっと読む）

【課題】 単層ポリシコンゲートから成る不揮発性メモリのセル面積を低減し、かつ超低消費電力で動作させる。
【解決手段】 フローティングゲート６端下部のＮ型ウエル４の基板表面に、ゲート酸化膜５を介在させて設けられたＰ型不純物領域８と、前記Ｎ型ウエル４が構成する接合に−５Ｖのような逆バイアス電圧を印加して、バンド間トンネル現象によって発生するホットエレクトロンを前記フローティングゲート６へ注入して書込みを行う。書込み時間はおおよそ１０μｓ、書込み動作時の前記接合の漏洩電流は１００ｎＡ程度に設計できるため、書込みに要するエネルギーは５ｐＪまで低減され、従来のスタックド・ゲート型メモリセルのチャンネルホットエレクトロン注入を用いた書込みのエネルギーに比較して１／１００以下に低減できる。 （もっと読む）

デュアルビット誘電体メモリセル（４８）のアレイ（４０）は複数のビット線を有している。第１ビット線（２０１）はアレイ（４０）内のメモリセルの列内の複数のメモリセル（３８）のそれぞれにソース領域を形成する。第２ビット線（２０２）は列内の複数のメモリセル（３８）のそれぞれにドレイン領域を形成する。第１ビット線(２０１)と第２ビット線(２０２)間には、逆の導電性のチャネル領域(５０)が設けられており、それぞれと接合を形成している。選択ワード線（２１１）がチャネル領域（５０）の上部に設けられており、また、同じ行内の複数のメモリセル（４８）のそれぞれの上部にゲート（６０）を形成している。複数の非選択ワード線（２１０、２１２）はそれぞれ選択ワード線（２１１）に並列であり、またそれぞれが複数のメモリセル（４９）から選択されたメモリセル以外の列内の複数のメモリセル（４８）の１つの上部にゲート（６０）を形成している。ワード線制御回路（４６）は選択ワード線（２１１）に正のプログラミング電圧（２２０）を印加し、また同時にビット線制御回路（４４）はドレインビット線（２０２）に正のドレイン電圧を印加し、正のドレイン電圧よりも小さい正のソース電圧をソースビット線（２０１）に印加する。
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【課題】 高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を提供する。
【解決手段】 ＭＯＳ−ＦＥＴＱ１，Ｑ２により構成される論理回路１を有した半導体回路において、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイアス電圧Ｖ_cc，Ｖ_SSとは異なる電圧Ｖ_pp，Ｖ_bbを供給する電圧供給手段１５，１３と、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイアス電圧を、電圧Ｖ_cc，Ｖ_SSと電圧Ｖ_cc，Ｖ_SSとは異なる電圧Ｖ_pp，Ｖ_bbとに切り換えるスイッチング手段１０とを備えた構成となっている。 （もっと読む）

【課題】 第３ゲートを有する半導体集積回路装置において、微細化と動作速度向上を図るとともに絶縁膜の欠陥密度低減を図る。
【解決手段】 半導体基板１００中に形成された第１導電型のウェル１０１と、ウェル１０１中の第２導電型のソース／ドレイン拡散層領域１０５と、半導体基板１００上に絶縁膜１０２を介して形成された浮遊ゲート１０３ｂと、浮遊ゲート１０３ｂと絶縁膜１１０aを介して形成された制御ゲート１１１aと、前記制御ゲートを接続して形成されたワード線と、前記半導体基板、浮遊ゲート、制御ゲートと絶縁膜を介して形成され、浮遊ゲート及び制御ゲートとは異なる第３のゲート１０７aを有する半導体集積回路装置において、上記第３のゲートがワード線及びチャネルと垂直な方向に存在する浮遊ゲートの隙間に埋込まれて存在するように配置する。 （もっと読む）

【課題】 第３ゲートを有する半導体集積回路装置において、微細化と動作速度向上を図るとともに絶縁膜の欠陥密度低減を図る。
【解決手段】 半導体基板１００中に形成された第１導電型のウェル１０１と、ウェル１０１中の第２導電型のソース／ドレイン拡散層領域１０５と、半導体基板１００上に絶縁膜１０２を介して形成された浮遊ゲート１０３ｂと、浮遊ゲート１０３ｂと絶縁膜１１０aを介して形成された制御ゲート１１１aと、前記制御ゲートを接続して形成されたワード線と、前記半導体基板、浮遊ゲート、制御ゲートと絶縁膜を介して形成され、浮遊ゲート及び制御ゲートとは異なる第３のゲート１０７aを有する半導体集積回路装置において、上記第３のゲートがワード線及びチャネルと垂直な方向に存在する浮遊ゲートの隙間に埋込まれて存在するように配置する。 （もっと読む）

【課題】 メモリセルアレイの読み出し時にメモリセルに印加される電圧パルスによってメモリセルに含まれる可変抵抗素子の抵抗値が変化して読み出し不良に陥るのを防止した不揮発性半導体記憶装置を提供する。
【解決手段】 メモリセルアレイ１５の中からメモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路１７と、メモリセル選択回路１７により選択された選択メモリセルの可変抵抗素子に読み出し電圧を印加する読み出し電圧印加回路２２ａと、選択メモリセルの内の読み出し対象メモリセルに対し当該可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、読み出し対象メモリセルに記憶されている情報を読み出す読み出し回路２３とを備え、読み出し電圧印加回路２２ａは、読み出し電圧とは逆極性のダミー読み出し電圧を選択メモリセルの可変抵抗素子に印加する。 （もっと読む）

【課題】本発明は、ＮＡＮＤ型フラッシュメモリにおいて、光近接効果による影響を減少でき、ピッチ変換を含む配線の引き回しを容易に可能とするものである。
【解決手段】たとえば、メモリセルアレイ１１とこのセルアレイ１１を制御するロウデコーダ回路部１３とを有するフラッシュメモリ１０において、配線ピッチの異なる、上記メモリセルアレイ１１側の配線２２ａと上記ロウデコーダ回路部１３側の配線２２ｂとの間を、配線２２ａに対する配線入射角Ｐ’が３０度とされた３０度斜め引き出し配線２２ｃにより接続する。こうして、メモリセルアレイ１１とロウデコーダ回路部１３との間に、３０度斜め引き出し配線２２ｃによって配線２２ａ，２２ｂの相互間を接続してなる配線層２２を引き回す構成となっている。 （もっと読む）

【課題】
メモリブロック端においてワード線ピッチの周期が乱れることに起因したワード線の倒れや加工精度の低下によって発生する不良を防ぐことができる半導体記憶装置を提供することを目的としている。
【解決手段】
メモリブロック端にダミーワード線を複数本設置し、前記ダミーワード線に対してワードドライバを設置して、ダミーワード線の下に形成されるダミーメモリセルのしきい値状態を制御すると共に、外部からのデータを格納するメモリ領域を動作させる際にも、ダミーワード線に対してバイアスを印加することを特徴とする。メモリブロック端においてワード線ピッチの周期が乱れることに起因したワード線の倒れや加工精度の低下によって発生する不良を防ぎ、歩留まりが高くかつ信頼性の高い動作を実現できる。 （もっと読む）

【課題】 製造プロセスへの負担を増すことなく、メモリ・デバイスへの適切なアクセス速度を提供すること。
【解決手段】 メモリ・デバイスにおけるワードラインの速度を改善する方法及び装置において、ワードライン構造は、主ワードライン信号を選択的に分配する主ワードライン６１０と、主ワードラインに選択的に結合される複数のワードライン６７８−６８４とを備える。各ワードラインは、複数の切り換え素子７００−７１４のうちの選択された１つを介して低抵抗の共有相互接続線６９０、６９２に選択的に結合される。各切り換え素子は、共有相互接続線の一端に共通に結合され且つ複数のワードラインの対向端に個別に結合される。各切り換え素子は、主ワードライン信号が複数のワードラインのうちの１つと選択的に結合されるとき複数のワードラインのうちの１つを共有相互接続線に結合するよう選択的に活性化される。 （もっと読む）

【課題】フィールド反転の発生を防止し、微細化に有利な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板２１の主表面上にマトリクス状に設けられ、それぞれがゲート電極ＴＧと、前記ゲート電極上に設けられたゲート電極コンタクト２６と、ゲート幅方向に隣接する前記ゲート電極コンタクト上に設けられゲート幅方向の前記ゲート電極を電気的に接続する配線層２７とを備えた複数の高耐圧系絶縁ゲート型電界効果トランジスタＴＲと、ゲート長方向およびゲート幅方向において隣接する前記トランジスタ間の素子分離領域ＳＴＩ上に設けられ、前記トランジスタの電流経路がオンとなるためにゲートに印加される電位と異なる導電型の電位または基準電位を前記素子分離領域に印加するシールド用ゲート３１とを具備している。 （もっと読む）

フラッシュメモリユニット（１２）およびフラッシュメモリ素子（２８）をプログラミングする方法を開示する。プログラミング方法は、メモリ素子の制御ゲート（３２）およびドレイン（４２）にそれぞれのプログラミング電圧を印加することを含み得る。ソースバイアス電位は、メモリ素子のソース（３８）に印加され得る。ソースバイアス電位の印加は、プログラミング電圧のうちの１つをソースバイアス切換素子（４４）に選択的に印加することで制御され得る。
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【課題】面積抵抗ＲＡの大幅な増大を招くことなく、高いＭＲ変化率を有する磁気抵抗効果素子を製造できる方法を提供する。
【解決手段】磁化固着層と、磁化自由層と、前記磁化固着層と前記磁化自由層との間に設けられた絶縁層と前記絶縁層を貫通する電流パスを含むスペーサ層とを有する磁気抵抗効果素子の製造方法において、前記スペーサ層を形成するにあたり、前記電流パスを形成する第１の金属層を成膜し、前記第１の金属層上に、前記絶縁層に変換される第２の金属層を成膜し、前記第２の金属層に希ガスのイオンビームまたはＲＦプラズマを照射して前記第２の金属層中に前記第１の金属層の一部を侵入させる前処理を行い、酸化ガスまたは窒化ガスを供給して、前記第２の金属層を前記絶縁層に変換するとともに前記絶縁層を貫通する前記電流パスを形成する。 （もっと読む）

【課題】 記憶情報に対する書き込み性能を向上させることができる不揮発性メモリを提供することにある。
【解決手段】 第１の制御トランジスタ２０、メモリトランジスタ２１、第２の制御トランジスタ２２及びメモリトランジスタ２１の順に繰り返し直列された回路を有し、制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層２３を形成し、第１の制御トランジスタによる反転層と読み出し書き込み回路５０との接続を選択回路５１で選択する。メモリトランジスタに隣接する両側の制御トランジスタをオンさせて読出しを行い、第２の制御トランジスタの左右両側の第１の制御トランジスタをオンさせて左右一方のメモリトランジスタを介して他方のメモリトランジスタに書き込みを行なう。選択回路は同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路を使用するように読出し書き込み回路と反転層を接続する。 （もっと読む）

【課題】 リーク電流を低減させたＲＯＭを備えた半導体集積回路装置を提供する。
【解決手段】 ワード線とビット線の交点に設けられ、記憶情報に対応して上記ビット線に選択的にメモリ電流を流すようにされたＭＯＳＦＥＴからなる複数のメモリセルと、アドレス信号に従って１つのワード線を選択するアドレス選択回路とを備えたＲＯＭにおいて、ゲート電圧制御回路又はアドレス選択回路とワード線との間にスイッチ素子を設け、スタンバイ状態のとき上記ゲート電圧制御回路により全ワード線を非選択レベルにし、又は上記スイッチ素子をオフ状態にして全ワード線をフローティング状態にする。 （もっと読む）