【課題】 データ・セットアップタイムをメモリセルアレイの記憶容量によらずに一定の値とすることができる半導体記憶装置を提供する。
【解決手段】 この半導体記憶装置は、メモリセルアレイ１０と、アドレス信号をデコードしてメモリセルアレイの行方向の制御を行う行デコーダ４０と、アドレス信号をデコードしてメモリセルアレイの列方向の制御を行う列デコーダ５０と、クロック信号に基づいてデータ制御信号を生成する制御部２０と、データ制御信号に同期して複数ビットの入力データをラッチして列デコーダにそれぞれ出力する複数のラッチ回路を含むデータ入出力部６１と、データ制御信号を伝送する配線の浮遊容量をビットラインの数に応じて調整するために、データ制御信号を伝送する第１の配線パターンの両側に隣接して設けられた複数の第２の配線パターンとを具備する。 （もっと読む）

磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）アレイ（２００）の各メモリ・セル（２６０、２６２、２６６、２６８）は、磁気抵抗トンネル接合部（ＭＴＪ）と、ＭＴＪに連結されたトランジスタ（２６１）とを有する。書き込みは、アレイの行及び列に沿う書き込みライン（２２０、２３２）により行なわれる。１組の書き込みライン（２３２、２３６）が、トランジスタに接続されていないＭＴＪの端部に接続されている。従って、これらの書き込みラインは、ＭＴＪに近く、そのため、ＭＴＪに対する良好な磁気結合を有する。これは、書き込み電流を低く維持する上で重要である。これらの書き込みラインは、一方の端部において、ドライバ（２４０、２５２）によって駆動される。他方で、ＭＴＪに接続されていないメモリ・セルのトランジスタの端部に接続された読み出しビット・ライン（２２２）において、検出が行なわれる。書き込みドライバからの異なるライン上にセンス・アンプ（２７０）を有しているので、書き込みドライバ（２４０、２５２）のキャパシタンスによって検出に遅れが生じることはない。
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【課題】微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減する。
【解決手段】ＭＩＳＦＥＴ（Ｑ_１）のゲート電極９ａは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切ってその一端から他端に延在している。このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長がアクティブ領域Ｌの中央部におけるゲート長よりも大きく、全体としてＨ形の平面パターンで構成されている。また、このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域のゲート長方向に沿った一辺の全体とゲート幅方向に沿った二辺の一部とを覆っている。 （もっと読む）

【課題】 メモリアレイに接続された周辺回路を構成するトランジスタにおけるゲート酸化膜の膜厚を最適化し、ＦＮストレスによるデバイス劣化を大幅に低減する。
【解決手段】 シミュレーションによって、ＭＧドライバのトランジスタにおけるゲート印加電圧を算出し、設定されたゲート酸化膜厚と算出したゲート印加電圧から、ゲート酸化膜印加電界を計算する（ステップＳ１０１）。算出したゲート酸化膜印加電界とゲート酸化膜厚との関係から、ＦＮ劣化発生臨界電界線以上のトランジスタがあるかを検出し（ステップＳ１０２）、ＦＮ劣化発生臨界電界以上のトランジスタがある場合には、ゲート印加電圧を再設計してゲート酸化膜印加電界を再計算し（ステップＳ１０３）、ＦＮ劣化発生臨界電界以上のトランジスタがあるか検出し（ステップＳ１０４）、ＦＮ劣化発生臨界電界以上のトランジスタがない場合には、トランジスタの設計が終了となる。 （もっと読む）

【課題】 行選択回路における高耐圧のトランジスタの数を削減することにより、回路面積の縮小化を図った半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、複数のメモリブロックを有するメモリセルアレイであって、各メモリブロックに複数のメモリセルがマトリックス状に配置されているとともに、１又は複数のメモリセルを選択するための複数の第１選択ゲートトランジスタを有する、メモリセルアレイと、前記第１選択ゲートトランジスタの導通／非導通を制御する制御信号を、前記第１選択ゲートトランジスタのゲートに入力するための選択ゲート線であって、隣接する２つのメモリブロックで共有された、選択ゲート線と、入力されたアドレス信号で指定された行のメモリブロックを選択する、行選択回路と、を備える。 （もっと読む）

【課題】製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の有機メモリおよび当該有機メモリを有する半導体装置を提供することを目的とする。また、信頼性が高く、安価な半導体装置の提供を課題とする。
【解決手段】第１の方向に延びた複数のビット線と、第１の方向と垂直な第２の方向に延びた複数のワード線と、記憶素子部を備えたメモリセルと、複数のメモリセルからなるメモリセルアレイとを有し、記憶素子部は、ビット線を構成する導電層とワード線を構成する導電層との間に設けられた有機化合物層を有し、当該有機化合物層に、無機化合物と有機化合物とを混合して設けられた層を設けることを特徴としている。 （もっと読む）

【課題】ソフトエラーフリーで、かつ高集積度のＤＲＡＭを安定して動作させる。
【解決手段】ＤＲＡＭをＳＯＩ基板上に形成する。ＤＲＡＭのセンスアンプ２０、プリチャージ回路２３、ビット線選択回路２６Ａ，２６Ｂ、メモリセル２７、ダミーセル２８およびコラム選択回路２９におけるトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２，Ｑｐｃ，Ｑｅ，Ｑｂ，Ｑｄ，Ｑｍ，Ｑｉｏのボディ領域を電気的に固定した。 （もっと読む）

【課題】大きな抵抗値の書込線に対しても規定値の書込電流を供給する。
【解決手段】線路３ａ，３ｂを有する書込ビット線３の書込電流Ｉｗ１を定電流制御する電流制御回路５１と、線路３ａ，３ｂの各開放側端部から書込電流Ｉｗ１を供給するトランジスタＱ１，Ｑ２と、各開放側端部から書込電流Ｉｗ１を電流制御回路５１に出力するトランジスタＱ３，Ｑ４と、トランジスタＱ３のオン時にトランジスタＱ５，Ｑ６をオフ、オンにしてトランジスタＱ１，Ｑ２をオフ、オンにし、トランジスタＱ４のオン時にトランジスタＱ５，Ｑ６，Ｑ１，Ｑ２をそれぞれ逆の状態にする差動増幅回路６１と、線路３ａの開放側端部とトランジスタＱ５のベースとの間に配設されたダイオードＤ１と、線路３ｂの開放側端部とトランジスタＱ６のベースとの間に配設されたダイオードＤ２とを備えた。 （もっと読む）

【課題】０.３μｍ未満の幅を有する素子分離領域によって電気的に分離された電界効果トランジスタの信頼性を向上させることのできる技術を提供する。
【解決手段】マスクＲＯＭ領域のゲート長方向に隣接する電界効果トランジスタを電気的に分離する素子分離領域を、その電界効果トランジスタのゲート電極と同時に形成されるフィールドプレート分離によって構成する。これにより、素子分離領域の分離幅を０.３μｍ未満と相対的に狭くした場合でも、素子分離領域に挟まれた活性領域ＡＣＴに発生する応力を相対的に小さくすることができるので、応力を起因とする結晶欠陥の発生が緩和または抑制できて、電界効果トランジスタのソースとドレインとの間に所望しないリーク電流が具合を低減することができる。 （もっと読む）

【課題】より低い電源電圧であっても情報の読み出しを行い得る磁気メモリデバイスを提供する。
【解決手段】（ｉ＋１）行（ｊ＋１）列（ｉ，ｊは１以上の整数）で二次元状に配列された複数の記憶セル１を備えた磁気メモリデバイスであって、各記憶セル１には、２つの磁気抵抗効果発現体２ａ，２ｂがそれぞれ配設され、磁気抵抗効果発現体２ａ，２ｂの抵抗値を感知するための電流Ｉｂ１，Ｉｂ２を供給する前段回路４１と、磁気抵抗効果発現体２ａ，２ｂに電流Ｉｗ１，Ｉｗ２を供給するＸ方向アドレスデコーダ回路３２と、電流Ｉｂ１と電流Ｉｗ１との合計値、および電流Ｉｗ２と電流Ｉｂ２との合計値をそれぞれ一定に制御する電流制御回路（定電流回路２５ｎ）とを備えている。 （もっと読む）

【課題】 本発明は、メモリセルから読み出されるデータの判定を正確に行うと共に、消費電力を低減することができる半導体記憶装置を提供することを目的とする。
【解決手段】 半導体基板２０上に形成された埋め込み電極３０と、埋め込み電極３０上に埋め込み絶縁膜４０を介して形成された半導体層４５と、半導体層４５上に絶縁膜６０を介して形成された表面電極７０と、半導体層４５の両端部に所定間隔を空けて形成されたソース領域８０及びドレイン領域９０と、ソース領域８０及びドレイン領域９０の間に形成されたフローティングボディ５０とを有し、フローティングボディ５０にホールが蓄積されているか否かによってデータを記憶することを特徴とする。 （もっと読む）

【課題】書き込み電流の低減を図る事が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１の方向に延在された第１の延在部と、第１の延在部と一端がつながりかつ第１の方向に対して第１の斜め方向に延在された第１の斜め延在部２０と、第１の斜め延在部の他端と一端がつながりかつ第１の方向に延在された第２の延在部とを有する第１の書き込み配線と、第１の方向と異なる第２の方向に延在された第４の延在部と、第４の延在部と一端がつながりかつ第２の方向に対して第３の斜め方向に延在された第３の斜め延在部３０と、第３の斜め延在部の他端と一端がつながりかつ第２の方向に延在された第５の延在部とを有する第２の書き込み配線と、少なくとも一部が第１及び第３の斜め延在部２０，３０に挟まれて配置された磁気抵抗素子１０とを具備する。 （もっと読む）

【課題】不揮発性であって、データの追記が可能で、作製工程が増加することがない記憶回路を有する表示装置、表示装置を用いた電子機器の提供を課題とする。
【解決手段】一対の導電層間に有機化合物層が挟まれた簡単な構造の記憶素子からなる記憶回路を有する表示装置を提供する。上記構成を有することにより、不揮発性であって、データの追記が可能で、作製工程が増加することがない記憶回路を有する表示装置を提供することができる。 （もっと読む）

【課題】 基準磁気抵抗を有する磁気ランダムアクセスメモリを提供すること。
【解決手段】 磁気ランダムアクセスメモリは、反強磁性層（１２）とその上に形成されたピン層（１３）とその上に形成されたトンネルバリア層（１４）とその上に形成された自由層（１５）を備える少なくとも一つの磁気メモリセルを含む。ピン層（１３）と自由層（１５）は、基準磁気抵抗状態を形成するように直交配置される。提供されたＭＲＡＭ構造によって、アクセス精度が大幅に増加され且つアクセス速度が加速される。 （もっと読む）

【課題】非破壊読み出しであって、高速化、高集積化、長寿命化を実現できる強誘電体メモリ装置の提供。
【解決手段】この発明は、メモリセルを有する強誘電体メモリ装置であり、そのメモリセルは、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板に形成された電界効果型トランジスタからなる。その電界効果型トランジスタの１対のソース・ドレインに挟まれたチャネル領域と制御用ゲート電極との間には、強誘電体薄膜１０２が配置されている。かつ、その電界効果型トランジスタのボディ１０５の電位を制御するボディプレート線１０６を備えている。 （もっと読む）

【課題】半導体集積回路装置、例えば、ＳＲＡＭのメモリセルのソフトエラーを低減させた高性能の半導体集積回路装置を提供する。
【解決手段】それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続部の配線ＭＤ２の表面を酸化シリコン膜２１の表面より突出した形状とし、この配線ＭＤ２上に、容量絶縁膜となる窒化シリコン膜２３と、上部電極２４を形成する。この配線ＭＤ２、窒化シリコン膜２３および上部電極２４とで容量Ｃを形成することができ、α線によるソフトエラーを低減することができる。また、配線ＭＤ２側壁にも容量を形成することができるため、容量の増加を図ることができる。 （もっと読む）

【課題】 従来の半導体記憶装置においてダミービット線を複数用いて構成するレプリカ回路では、半導体製造技術の微細化によりトランジスタのオフリーク電流が増加したため、ダミービット線を充電する際にオフリーク電流により所望の電位に充電できなくなった。この結果、ダミービット線への充電時間あるいは放電時間も所望の時間とは異なるため、最適な動作タイミングの設定が出来ない。
【解決手段】 ダミーメモリセルアレイにおいて、第１のダミービット線２５はドレイン領域２１とダミービット線２５とを接続するため、コンタクトおよびビアホール２８〜３０とメタル電極２３，２４を介して接続され、第２のダミービット線４６はドレイン領域４７とコンタクトしない構成とする。 （もっと読む）

【課題】半導体チップのソフトエラー免疫セル構造を提供する。
【解決手段】ディープＮウェル領域１０７中にメモリデバイスが形成される。メモリデバイスはメモリセルを含む。メモリセルは第１の記憶ノードおよび第２の記憶ノードを含む。メモリセルは、それぞれ第１の記憶ノードおよび第２の記憶ノードと電気的に結合された第１の抵抗および第２の抵抗を含む。メモリセルは、それぞれ第１の記憶ノードおよび第２の記憶ノードと電気的に結合された第１のキャパシタおよび第２のキャパシタを含む。ＩＬＤ層２１９はメモリデバイス上に形成される。ＩＬＤ層２１９は少なくともホウ素を含まない誘電体材料を含む。ＩＭＤ層２２１はＩＬＤ層２１９上に形成される。ＩＭＤ層２２１の誘電率は３より小さい。ポリイミド（Polyimide）層２４０はＩＭＤ層２２１上に形成される。ポリイミド層の厚みは２０μｍより小さい。 （もっと読む）

【課題】 本発明は、歩留まりを向上させることができる半導体記憶装置を提供することを目的とする。
【解決手段】 メモリセルアレイにおけるロウ方向に沿って配置され、不良メモリセルを救済するためのリダンダンシーメモリセルからなる少なくとも１つのリダンダンシーワード線と、外部から与えられたロウアドレスと、内部に予め格納されている不良メモリセルアドレスのロウアドレスとを比較し、両者が一致すると判定した場合には、リダンダンシーロウデコーダを活性化すると共に、ロウアドレスに所定のアドレス変換を施して出力するリダンダンシー判定回路と、リダンダンシー判定回路から与えられたロウアドレスに基づいて、所望のリダンダンシーワード線を選択するリダンダンシーロウデコーダとを備えることを特徴とする。 （もっと読む）

【課題】消去セルの閾値電圧の変化を抑制することが困難であった。
【解決手段】メモリセルアレイ１は、第１、第２乃至第ｎの状態からなるｎ値（ｎは２以上の自然数）を記憶する複数のメモリセルがマトリックス状に配置されている。制御回路７は、メモリセルアレイ１のｊ値（ｊ＜ｎ）のデータが記憶されている第１メモリセルに、次の少なくとも１値のデータを記憶する前に、第１メモリセルに隣接する少なくとも１つの第２メモリセルが第１の状態であり、第１の閾値電圧に達していない場合、第１の閾値電圧まで書き込み動作を行なう。 （もっと読む）