半導体記憶装置及びメモリカード
【課題】 行選択回路における高耐圧のトランジスタの数を削減することにより、回路面積の縮小化を図った半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、複数のメモリブロックを有するメモリセルアレイであって、各メモリブロックに複数のメモリセルがマトリックス状に配置されているとともに、1又は複数のメモリセルを選択するための複数の第1選択ゲートトランジスタを有する、メモリセルアレイと、前記第1選択ゲートトランジスタの導通/非導通を制御する制御信号を、前記第1選択ゲートトランジスタのゲートに入力するための選択ゲート線であって、隣接する2つのメモリブロックで共有された、選択ゲート線と、入力されたアドレス信号で指定された行のメモリブロックを選択する、行選択回路と、を備える。
【解決手段】 半導体記憶装置は、複数のメモリブロックを有するメモリセルアレイであって、各メモリブロックに複数のメモリセルがマトリックス状に配置されているとともに、1又は複数のメモリセルを選択するための複数の第1選択ゲートトランジスタを有する、メモリセルアレイと、前記第1選択ゲートトランジスタの導通/非導通を制御する制御信号を、前記第1選択ゲートトランジスタのゲートに入力するための選択ゲート線であって、隣接する2つのメモリブロックで共有された、選択ゲート線と、入力されたアドレス信号で指定された行のメモリブロックを選択する、行選択回路と、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体記憶装置及びメモリカードに関し、特に、行選択回路の回路面積の縮小化を図った半導体記憶装置及びそのような半導体記憶装置を有するメモリカードに関する。
【背景技術】
【0002】
不揮発性半導体記憶装置のメモリセルにおいては、ゲート電極と基板との間に、ゲート絶縁膜を介して電荷蓄積層が設けられている。この電荷蓄積層に電荷を注入したり、電荷蓄積層から電荷を引き抜いたりするためには、電源電圧よりも高い昇圧電圧をメモリセルに印加する必要がある(例えば、特許文献1:特開平11−238391号公報参照)。
【0003】
電源電圧で駆動するロジック回路には、所望の電流を供給できるトランジスタが必要であり、昇圧電圧で駆動するロジック回路には、所望の耐圧を有するトランジスタが必要である。この両方の要請を実現するために、不揮発性半導体記憶装置の周辺回路を構成するトランジスタには、電源電圧程度の電圧が供給される通常のトランジスタと、電源電圧よりも高い電圧が供給される高耐圧のトランジスタとが設けられている。高耐圧のトランジスタのゲート絶縁膜は、通常のトランジスタのゲート絶縁膜よりも、厚い膜厚で構成されている。
【0004】
メモリセルにおけるソース、ドレイン、ゲートのサイズは、加工世代が進むと縮小され、これにともない、通常のトランジスタについてのこれらのサイズも縮小される。しかし、高耐圧のトランジスタについては書き込み電圧が低下しないため、殆ど変わらないという実情がある。このため、行選択回路の回路面積は、高耐圧のトランジスタの寸法や回路構成によって、定まってしまうと言える。したがって、加工世代が進むにつれて、回路面積を縮小するためには、通常のトランジスタの数を増やしてでも、高耐圧のトランジスタの数を減らした方が、望ましくなってくる。
【特許文献1】特開平11−238391号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
そこで本発明は、前記課題に鑑みてなされたものであり、行選択回路における高耐圧のトランジスタの数を削減することにより、回路面積の縮小化を図った半導体記憶装置及びそのような半導体記憶装置を有するメモリカードを提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するため、本発明に係る半導体記憶装置は、
複数のメモリブロックを有するメモリセルアレイであって、各メモリブロックに複数のメモリセルがマトリックス状に配置されているとともに、1又は複数のメモリセルを選択するための複数の第1選択ゲートトランジスタを有する、メモリセルアレイと、
前記第1選択ゲートトランジスタの導通/非導通を制御する制御信号を、前記第1選択ゲートトランジスタのゲートに入力するための選択ゲート線であって、隣接する2つのメモリブロックで共有された、選択ゲート線と、
入力されたアドレス信号で指定された行のメモリブロックを選択する、行選択回路と、
を備えるとともに、
前記行選択回路は、
前記選択ゲート線と、非選択の前記制御信号である非選択信号が供給される非選択信号線との間に、1つだけ設けられた転送トランジスタと、
前記隣接する2つのメモリブロックがともに非選択である場合に、前記転送トランジスタを導通状態にして、前記選択ゲート線に前記非選択信号を供給する選択ゲート制御回路と、
を備えることを特徴とする。
【発明の効果】
【0007】
本発明によれば、行選択回路における高耐圧のトランジスタの数を削減することにより、回路面積の縮小化を図った半導体記憶装置及びそのような半導体記憶装置を有するメモリカードを提供することができる。
【発明を実施するための最良の形態】
【0008】
〔第1実施形態〕
本実施形態では、メモリセルアレイ内に、メモリセルを選択するための選択ゲートトランジスタを有する半導体記憶装置の行選択回路において、非選択メモリセルの選択ゲートトランジスタに電圧を転送する高耐圧トランジスタの数を削減し、行選択回路の回路面積の縮小化を図ったものである。より詳しくを、以下に説明する。
【0009】
図1は、本実施形態に係る半導体記憶装置の一例であるNAND型の不揮発性半導体記憶装置におけるメモリセルアレイの一部を示す図である。この図1に示すように、NAND型の不揮発性半導体記憶装置における1つのNANDセルストリングSTGは、2つの選択トランジスタS1、S2と、これら2つの選択トランジスタS1、S2の間に直列に接続された複数のメモリセルMC0〜MC31とを備えて構成されている。
【0010】
選択トランジスタS2のゲートは、選択ゲート線SG1に接続されており、選択トランジスタS1のゲートは、選択ゲート線SG2<0>に接続されている。メモリセルMC0〜MC31の制御ゲートは、それぞれ、ワード線WL0<0>〜WL31<0>に接続されている。メモリセルMC0〜MC31は、ソース/ドレインを共有することにより、直列に接続されており、1本の電流経路を形成している。本実施形態においては、このワード線の本数は32本であるが、その本数は任意である。
【0011】
選択トランジスタS1の電流経路の一端は、ソース線CELSRCに接続され、選択トランジスタS2の電流経路の一端は、ビット線BL0〜BLjに接続されている。メモリセルMC0〜MC31の制御ゲートは、メモリセルアレイの行方向に共通接続されており、選択トランジスタS1、S2のゲート電極も、メモリセルアレイの行方向に共通接続されている。
【0012】
ワード線WL0<0>〜WL31<0>及び選択ゲート線SG1、SG2が共通接続されたNANDセルストリングSTGの集合は、1つの消去単位を構成しており、本実施形態においては、この消去単位をメモリブロックと定義する。ここでは、このメモリブロックを第Kブロックとして示している。
【0013】
この第Kブロックに隣接する第(K+1)ブロックについても、NANDセルストリングSTGの構造は同じである。但し、この第Kブロックと第(K+1)ブロックの間では、選択ゲート線SG1を共有している。
【0014】
実際には、この図1に示した対となるメモリブロックがさらに複数集まって、1つのメモリセルアレイが構成されている。但し、本実施形態においては、隣接する2つのメモリブロックの間では、選択ゲート線SG1を共有している。
【0015】
図2は、図1の不揮発性半導体記憶装置に対する行選択回路RSECの回路構成を説明する図である。この行選択回路RSECは、1メモリブロックに対して1個配置される。この図2においては、第Kブロックと第(K+1)ブロックの行選択回路RSECを示している。
【0016】
第Kブロックの行選択回路RSECに着目すると、行選択回路RSECは、アドレスデコーダADEC10と、インバータIN10、IN12と、レベルシフタLS10と、転送トランジスタTRSGSと、転送トランジスタTRSGDと、転送トランジスタTRCG0〜TRCG31とを備えている。
【0017】
アドレスデコード回路ADEC10には、ブロックアドレス信号が入力され、ブロック選択信号ADEC0が出力される。インバータIN10には、このブロック選択信号ADEC0が入力され、これを反転したブロック選択信号ADEC0の反転信号DEC0Nが出力される。インバータIN12には、この反転信号DEC0Nが入力され、ブロック選択信号ADEC0を波形整形した信号DEC0が出力される。なお、ブロックアドレス信号は、ブロックアドレスそのものを示す信号であってもよいし、或いは、ブロックアドレスをプリデコードした信号であってもよい。
【0018】
なお、本実施形態においては、選択ブロックに該当する場合は、ブロック選択信号ADEC0がハイレベルになり、非選択ブロックに該当する場合は、ブロック選択信号ADEC0がローレベルになる。したがって、反転信号DEC0Nは、選択ブロックに該当する場合は、ローレベルになり、非選択ブロックに該当する場合は、ハイレベルになる。
【0019】
このブロック選択信号ADEC0を波形整形した信号DEC0は、レベルシフタLS10に入力される。レベルシフタLS10には、昇圧電圧VRDECも供給されている。そして、このレベルシフタLS10では、入力された信号DEC0に応じて、昇圧電圧VRDECを、転送トランジスタTRSGSと、転送トランジスタTRSGDと、転送トランジスタTRCG0〜TRCG31のゲートを共通接続するゲート線XFERG0に供給するか、否かを制御する。すなわち、ゲート線XFERG0には、信号DEC0に応じて、レベルシフタLS10から、昇圧電圧VRDEC又は0Vが供給される。
【0020】
転送トランジスタTRSGDは、選択ゲート信号SGDを選択ゲート線SG1に転送するトランジスタである。転送トランジスタTRSGSは、選択ゲート信号SGSを選択ゲート線SG2<0>に転送するトランジスタである。転送トランジスタCG0〜CG31は、それぞれ、ワード線制御信号CG0〜CG31をワード線WL<0>〜WL<31>に転送するトランジスタである。
【0021】
本実施形態に係る行選択回路RSECは、さらに、転送トランジスタTRS10、TRS20と、選択ゲート制御回路SECLOGとを備えている。転送トランジスタTRS10は、非選択信号線SDGSLから供給される非選択信号SGDSを、選択ゲート線SG1に転送するトランジスタである。転送トランジスタTRS10のゲートには、選択ゲート制御回路SECLOGの出力が、入力される。
【0022】
転送トランジスタTRS20は、非選択信号線SDGSLから供給される非選択信号SGDSを、選択ゲート線SG2<0>に転送するトランジスタである。転送トランジスタTRS20のゲートには、反転信号DEC0Nが入力される。
【0023】
第(K+1)ブロックの行選択回路RSECの構成も、この第Kブロックの行選択回路RSECの構成と、基本的に同様である。すなわち、第(K+1)ブロックの行選択回路RSECは、アドレスデコード回路ADEC20と、インバータIN20と、インバータIN22と、レベルシフタLS20と、転送トランジスタTRSGD、TRCG0〜TRCG31と、転送トランジスタTRS30とを備えて構成されている。
【0024】
第Kブロックの行選択回路RSECと同様に、第(K+1)ブロックの行選択回路RSECでも、アドレスデコード回路ADEC20には、ブロックアドレス信号が入力され、ブロック選択信号ADEC1が出力される。インバータIN20には、このブロック選択信号ADEC1が入力され、これを反転したブロック選択信号ADEC1の反転信号DEC1Nが出力される。インバータIN22には、この反転信号DEC1Nが入力され、ブロック選択信号ADEC1を波形整形した信号DEC1が出力される。このブロック選択信号ADEC0を波形整形した信号DEC0は、レベルシフタLS20に入力される。また、インバータIN20から出力された反転信号DEC1Nは、転送トランジスタTRS30に入力される。
【0025】
但し、本実施形態においては、第Kブロックの行選択回路RSECと、第(K+1)ブロックの行選択回路RSECとの間では、転送トランジスタTRS10と選択ゲート制御回路SECLOGとを共有している。
【0026】
具体的には、選択ゲート制御回路SECLOGは、2入力のNOR回路NOR10で構成されている。このNOR回路NOR10には、ブロック選択信号ADEC0を波形整形した信号DEC0と、ブロック選択信号ADEC1を波形整形した信号DEC1とが、入力される。このNOR回路NOR10の出力信号DECOUTは、転送トランジスタTRS10のゲートに入力される。
【0027】
このため、転送トランジスタTRS10は、第Kブロックと第(K+1)ブロックとがともに非選択ブロックである場合にのみ、導通状態となり、非選択信号線SDGSLから非選択信号SGDSが、選択ゲート線SG1に供給されることとなる。非選択信号SGDSが選択ゲート線SG1に供給されると、選択ゲートトランジスタS1は、非導通状態になる。
【0028】
なお、本実施形態においては、上述した転送トランジスタTRSGSと、転送トランジスタTRSGDと、転送トランジスタTRCG0〜TRCG31と、転送トランジスタTRS10、TRS20、TRS30とは、高耐圧のトランジスタで構成されている。これに対して、NOR回路NOR10は、通常のトランジスタで構成されている。ここで、通常のトランジスタとは、高耐圧のトランジスタよりもゲート絶縁膜の膜厚が薄いトランジスタである。
【0029】
図3は、本実施形態に係るNOR回路NOR10の構成の一例を示す回路図である。この図3に示すように、本実施形態においては、NOR回路NOR10は、P型のトランジスタTR10、TR12と、N型のトランジスタTR14、TR16とを備えて構成されている。これらトランジスタTR10〜TR16は、高耐圧でない、通常のトランジスタである。
【0030】
トランジスタTR10とトランジスタTR12とは、電源電圧VDDとノードNODE_Aとの間に直列的に接続されている。トランジスタTR10のゲートには、信号DEC0が入力され、トランジスタTR12のゲートには、信号DEC1が入力される。
【0031】
トランジスタTR14とトランジスタTR16とは、ノードNODE_AとグランドGNDとの間に並列的に接続されている。トランジスタTR14のゲートには、信号DEC0が入力され、トランジスタTR16のゲートには、信号DEC1が入力される。そして、ノードNODE_Aから、上述した出力信号DECOUTが出力される。
【0032】
図4は、図3に示したNOR回路NOR10の半導体基板上の平面レイアウトを示す図である。この図4の例では、トランジスタTR10とトランジスタTR12は、ゲート幅8μmで形成され、ゲート長とソース/ドレイン領域の長さは合わせてLで形成されている。また、トランジスタTR10とトランジスタTR12とは、ソース/ドレイン領域を共有して形成されている。
【0033】
さらに、トランジスタTR14とトランジスタTR16は、ゲート幅2μmで形成され、ソース/ドレイン領域の長さは合わせてLで構成されている。トランジスタTR12のドレインと、トランジスタ14及びTR16のドレインとは、図示しない配線層により共通に接続されており、上述したNODE_Aとなる。
【0034】
これら4つのトランジスタTR10〜TR16は、高さHの間に収まっている。
【0035】
ところで、本実施形態においては、図5Aに示す高耐圧のトランジスタTRS10は、図5Bに示すような2つのトランジスタTRS10A、TRS10Bを有する等価回路から構成される。
【0036】
図6は、このトランジスタTRS10A、TRS10Bを有する等価回路における半導体基板上の平面レイアウトを示す図である。この図6に示すように、トランジスタTRS10Aのソースと、トランジスタTRS10Bのソースは、図示しない配線層により接続されており、トランジスタTRS10Aのドレインと、トランジスタTRS10Bのドレインは、図示しない配線層により接続されている。トランジスタTRS10A、TRS10Bのソースの長さだけでもLであり、ドレインの長さだけでもLである。但し、2つのトランジスタTRS10A、TRS10Bを合わせた高さについては、高さHの間に収まる。
【0037】
図7は、図4のP型トランジスタTR10、TR12についてのVII−VII線断面を示す図であり、図8は、図4のN型トランジスタTR14、TR16についてのVIII−VIII線断面を示す図である。
【0038】
図7に示すように、本実施形態においては、P型の半導体基板10の表面側にN型のウェル12が形成され、このウェル12の表面側にP型のトランジスタTR10、TR12が形成されている。すなわち、P型のソース/ドレインの間のウェル12上には、ゲート絶縁膜14が形成されており、ゲート絶縁膜14上にはゲート電極16が形成されている。
【0039】
一方、図8に示すように、P型の半導体基板10の表面側には、N型のトランジスタTR14、TR16が形成されている。すなわち、N型のソース/ドレインの間の半導体基板10上には、ゲート絶縁膜20が形成されており、ゲート絶縁膜20上にはゲート電極22が形成されている。
【0040】
図9は、図6のN型トランジスタTRS10AについてのIX−IX線断面を示す図である。この図9に示すように、P型の半導体基板10の表面側に、N型のトランジスタTRS10Aが形成されている。すなわち、N型のソース/ドレインの間の半導体基板10上には、ゲート絶縁膜30が形成されており、ゲート絶縁膜30上にはゲート電極32が形成されている。なお、トランジスタTRS10Bも、この図9と同様の構成である。また、高耐圧のトランジスタTRS10を例に、その構成を説明したが、本実施形態の不揮発性半導体記憶装置に設けられている他の高耐圧のトランジスタの構成も、これと同様である。
【0041】
この図9と、図7及び図8とを比べると分かるように、高耐圧のトランジスタのゲート絶縁膜30の膜厚は、通常のトランジスタのゲート絶縁膜14、20の膜厚よりも、厚く構成されている。
【0042】
以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、非選択信号SGDSを供給する非選択信号線SGDSLと、選択ゲート線SG1との間に設けられるトランジスタを1つだけにしたので、行選択回路RSECのレイアウト面積の縮小化を図ることができる。すなわち、従来であれば、非選択信号SGDSを供給する非選択信号線SGDSLと、選択ゲート線SG1との間に、高耐圧のトランジスタを直列に2つ接続する必要があったが、本実施形態においては、1つで済ますことができる。図4と図6とを比較すれば明らかなように、高耐圧のトランジスタ1つのレイアウト面積は、4つの通常のトランジスタから構成されるNOR回路NOR10のレイアウト面積よりも、大きい。このため、高耐圧のトランジスタの個数を削減することにより、行選択回路RSECのレイアウト面積を縮小することができるのである。
【0043】
なお、本実施形態においては、NOR回路NOR10に、信号DEC0と信号DEC1を入力しているが、これらの代わりに、ブロック選択信号ADEC0、ADEC1を入力するようにしてもよい。
【0044】
〔第2実施形態〕
上述した第1実施形態においては、選択ゲート制御回路SECLOGをNOR回路NOR10により構成したが、第2実施形態においては、選択ゲート制御回路SECLOGをNAND回路とインバータを有するAND回路で構成するようにしたものである。
【0045】
図10は、本実施形態に係る行選択回路RSECの回路構成を説明する図である。この行選択回路RSECは、1ブロックに対して1個配置される。この図10においては、第Kブロックと第(K+1)ブロックの行選択回路RSECを示している。
【0046】
本実施形態においては、行選択回路RSECにおける選択ゲート制御回路SECLOGは、NAND回路NAND20と、インバータIN24とを備えて構成されている。換言すれば、本実施形態においては、選択ゲート制御回路SECLOGは、AND回路により構成されていることになる。
【0047】
NAND回路NAND20には、反転信号DEC0Nと反転信号DEC1Nとが入力されている。このNAND回路NAND20の出力は、インバータIN24に入力され、インバータIN24から出力信号DECOUTが出力される。この出力信号DECOUTは、転送トランジスタTRS10のゲートに入力される。これ以外の部分は、上述した第1実施形態と同様であるので、その詳しい説明は省略する。
【0048】
図11は、本実施形態に係る選択ゲート制御回路SECLOGの回路構成の一例を示す図である。この図11に示すように、選択ゲート制御回路SECLOGは、P型のトランジスタTR30、TR32と、N型のトランジスタTR34、TR36と、P型のトランジスタTR40と、N型のトランジスタTR42とを備えて構成されている。これらのトランジスタTR30〜TR36、TR40、TR42は、高耐圧のトランジスタではなく、通常のトランジスタで構成されている。
【0049】
具体的には、図11に示すように、トランジスタTR30とトランジスタTR32は、電源電圧VDDとノードNODE_Aとの間に並列的に接続されている。トランジスタTR30のゲートには、反転信号DEC0Nが入力されており、トランジスタTR32のゲートには、反転信号DEC1Nが入力されている。
【0050】
トランジスタTR34とトランジスタTR36は、ノードNODE_AとグランドGNDとの間に直列的に接続されている。トランジスタTR34のゲートには、反転信号DEC0Nが入力されており、トランジスタTR36のゲートには、反転信号DEC1Nが入力されている。
【0051】
また、トランジスタTR40とトランジスタTR42は、電源電圧VDDとグランドGNDとの間に直列的に接続されている。これらトランジスタTR40のゲートと、トランジスタTR42のゲートは、ともに、ノードNODE_Aに接続されている。また、トランジスタTR40とトランジスタTR42との間のノードNODE_Bからは、出力信号DECOUTが出力される。
【0052】
この接続関係から分かるように、トランジスタTR30〜TR36により、NAND回路NAND20が構成されており、トランジスタTR40、TR42により、インバータIN24が構成されている。
【0053】
図12は、図11に示したNAND回路NAND20とインバータIN24の半導体基板上の平面レイアウトを示す図である。この図12に示すように、本実施形態においても、選択ゲート制御回路SECLOGを構成するすべてのトランジスタが、高さH、長さLの中に収まっている。
【0054】
具体的には、図12の例においては、トランジスタTR40のゲート幅が2μmであり、トランジスタTR30、TR32のゲート幅が2μmであり、トランジスタTR34、TR36のゲート幅が2μmであり、トランジスタTR42のゲート幅が1μmである。
【0055】
トランジスタTR40のドレインと、トランジスタTR42のドレインは、図示しない配線層により接続されている(ノードNODE_B)。また、トランジスタTR40のゲートと、トランジスタ30のドレインと、トランジスタTR32のドレインと、トランジスタTR34のドレインと、トランジスタTR42のゲートは、図示しない配線層により接続されている(ノードNODE_A)。
【0056】
トランジスタTR30のゲートと、トランジスタTR34のゲートには、反転信号DEC0Nが図示しない配線層から、入力される。また、トランジスタTR32と、トランジスタTR36のゲートには、反転信号DEC1Nが図示しない配線層から、入力される。
【0057】
以上のように、本実施形態に係る不揮発性半導体記憶装置によっても、非選択信号SGDSを供給する非選択信号線SGDSLと、選択ゲート線SG1との間に設けられるトランジスタを1つにしたので、行選択回路RSECのレイアウト面積の縮小化を図ることができる。すなわち、従来であれば、非選択信号SGDSを供給する非選択信号線SDGSLと、選択ゲート線SG1との間に、高耐圧のトランジスタを直列に2つ接続する必要があったが、本実施形態においては、1つで済ますことができる。図12と図6とを比較すれば明らかなように、高耐圧のトランジスタ1つのレイアウト面積は、6つの通常のトランジスタから構成される選択ゲート制御回路SECLOGのレイアウト面積よりも、大きい。このため、高耐圧のトランジスタの個数を削減することにより、行選択回路RSECのレイアウト面積を縮小することができるのである。
【0058】
〔第3実施形態〕
第3実施形態は、上述した第1実施形態及び第2実施形態を変形して、3トランジスタNAND型の不揮発性半導体記憶装置に本発明を適用したものである。
【0059】
図13は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの一部を示す図である。この図13に示すように、本実施形態におけるNANDセルストリングSTGは、2つの選択トランジスタS1、S2と、これら2つの選択トランジスタS1、S2の間に直列に接続された1つのメモリセルMC0とを備えて構成されている。すなわち、上述した第1実施形態及び第2実施形態においては、1つのNANDセルストリングに複数のメモリセルが設けられていたが、本実施形態においては1つのメモリセルのみが設けられている。これ以外の点は、上述した第1実施形態及び第2実施形態と同様である。
【0060】
図14は、上述した第1実施形態に変形を加えた第3実施形態に係る行選択回路RSECを示す図であり、第1実施形態における図2に対応する図である。
【0061】
この図14に示すように、本実施形態においては、ワード線制御信号CG0をワード線WL<0>に転送する転送トランジスタTRCG0が1つだけ設けられている。これ以外の構成は、図2と同様である。
【0062】
図15は、上述した第2実施形態に変形を加えた第3実施形態に係る行選択回路RSECを示す図であり、第2実施形態における図10に対応する図である。
【0063】
この図15に示すように、本実施形態においては、ワード線制御信号CG0をワード線WL<0>に転送する転送トランジスタTRCG0が1つだけ設けられている。これ以外の構成は、図10と同様である。
【0064】
このように、3トランジスタNAND型の不揮発性半導体記憶装置においても、本発明を適用することができる。
【0065】
〔第4実施形態〕
上述した第1実施形態乃至第3実施形態の不揮発性半導体記憶装置における選択ゲート線を駆動する回路(転送トランジスタTRS10、TRS20、TRS30、TRSGS、TRSGD)のレイアウトについて、第4実施形態で検討する。
【0066】
図16は、上述した第1実施形態乃至第3実施形態の不揮発性半導体記憶装置における周辺回路における高耐圧のトランジスタの接続関係を示す回路図である。この図16においては、2つのメモリブロックに対する周辺回路の回路図を示している。
【0067】
この図17に示すように、周辺回路は、高耐圧のトランジスタTR1〜TR7を備えて構成されている。この図17におけるトランジスタTR1、TR4、TR5が、それぞれ上述した実施形態におけるトランジスタTRS30、TRS20、TRS10に相当する。すなわち、従来であれば、このトランジスタTR5に直列に接続するトランジスタをもう1つ設ける必要があったが、本実施形態では省かれている。
【0068】
トランジスタTR1は、非選択信号SGDSを、選択ゲート線SG2<1>に転送する。トランジスタTR2は、選択ゲート信号SGSを、選択ゲート線SG2<1>に転送する。トランジスタTR3は、選択ゲート信号SGSを、選択ゲート線SG2<0>に転送する。トランジスタTR4は、非選択信号SGDSを、選択ゲート線SG2<0>に転送する。トランジスタTR5は、非選択信号SGDSを、選択ゲート線SG1に転送する。トランジスタTR6は、選択ゲート信号SGDを、選択ゲート線SG1に転送する。トランジスタTR7は、選択ゲート信号SGDを、選択ゲート線SG1に転送する。
【0069】
図17は、トランジスタTR1〜TR7を、1NANDセルストリングSTGの高さHSTGの間に、配置した例を示す平面レイアウト図である。この図17に示すように、トランジスタTR1〜TR7は、信号線(電源)と配線を共有することにより、1本のトランジスタ列で形成することができる。
【0070】
具体的には、トランジスタTR1とトランジスタTR2は、選択ゲート線SG2<1>に接続されるソース/ドレインを共有している。トランジスタTR2とトランジスタTR3は、選択ゲート信号SGSが供給されるソース/ドレインを共有している。トランジスタTR3とトランジスタTR4は、選択ゲート線SG2<0>に接続されるソース/ドレインを共有している。トランジスタTR4とトランジスタTR5は、非選択信号SGDSが供給されるソース/ドレインを共有している。トランジスタTR5とトランジスタTR6は、選択ゲート線SG1に接続されるソース/ドレインを共有している。トランジスタTR6とトランジスタTR7は、選択ゲート信号SGDが供給されるソース/ドレインを共有している。この図17のような配置は、例えば130nm世代まで、採用することができる。
【0071】
図18は、1NANDセルストリングSTGの高さHSTGの間に、トランジスタTR1〜TR4のトランジスタ列と、トランジスタTR5〜TR7のトランジスタ列とを形成している。つまり、2本の縦方向のトランジスタ列により、トランジスタTR1〜TR7を形成している。この図18のような配置は、例えば90nm世代で採用することができる。
【0072】
図19は、1NANDセルストリングSTGの高さHSTGの間に、横方向に、トランジスタTR1〜TR4のトランジスタ列と、トランジスタTR5〜TR7のトランジスタ列とを形成している。つまり、横方向の2本のトランジスタ列により、トランジスタTR1〜TR7を形成している。この図19のような配置は、例えば70nm世代で採用することができる。
【0073】
図20は、1NANDセルストリングSTGの高さHSTGの間に、縦方向に、トランジスタTR1、TR4のトランジスタ列と、トランジスタTR2、TR3のトランジスタ列とを形成しているとともに、個別にトランジスタTR5〜TR7が配置されている。この図20のような配置は、例えば55nm世代で採用することができる。
【0074】
図21は、1NANDセルストリングSTGの高さHSTGの間に、横方向に、トランジスタTR1〜TR7のトランジスタ列を形成している。つまり、横方向の1本のトランジスタ列により、トランジスタTR1〜TR7を形成している。この図21のような配置は、例えば70nm世代の次の世代で採用することができる。
【0075】
図22は、1NANDセルストリングSTGの高さHSTGの間に、横方向に、トランジスタTR1〜TR7を個別に配置している。つまり、トランジスタTR1〜TR7のゲート長方向が、高さHSTG方向と並列になるように、各トランジスタTR1〜TR7が個別に並べられている。この図19のような配置は、例えば70nm世代の次の世代のさらに次の世代で採用することができる。
【0076】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した第1実施形態乃至第4実施形態に係る不揮発性半導体記憶装置は、図23に示すように、メモリカード50に搭載することが可能である。すなわち、不揮発性半導体記憶装置52と、この不揮発性半導体記憶装置52をコントロールするコントローラ54とを搭載して、メモリカード50を構成することもできる。
【0077】
また、上述した実施形態では、不揮発性半導体記憶装置を例に説明したが、複数のメモリセルの中から、1又は複数のメモリセルを選択する選択ゲートトランジスタを複数有するメモリセルアレイを備えた他の形式の半導体記憶装置に対しても、本発明を適用することができる。
【図面の簡単な説明】
【0078】
【図1】第1実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成の一部を示す図である。
【図2】第1実施形態に係る行選択回路の構成の一例を示す図である。
【図3】図2における選択ゲート制御回路の回路構成の一例を示す図である。
【図4】図3の制御ゲート選択回路の平面レイアウトの一例を示す図である。
【図5】図5Aは高耐圧のトランジスタを示す図であり、図5Bは図5Aの等価回路を示す図である。
【図6】図5Bの高耐圧のトランジスタの平面レイアウトの一例を示す図である。
【図7】図4におけるVII−VII線断面を示す図である。
【図8】図4におけるVIII−VIII線断面を示す図である。
【図9】図6におけるIX−IX線断面を示す図である。
【図10】第2実施形態に係る行選択回路の構成の一例を示す図である。
【図11】図10における選択ゲート制御回路の回路構成の一例を示す図である。
【図12】図11の制御ゲート選択回路の平面レイアウトの一例を示す図である。
【図13】第3実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成の一部を示す図である。
【図14】第3実施形態に係る行選択回路の構成の一例を示す図である。
【図15】第3実施形態に係る行選択回路の別の例を示す図である。
【図16】第1実施形態乃至第3実施形態に係る不揮発性半導体記憶装置の周辺回路における高耐圧のトランジスタの接続関係を説明する図である(第4実施形態)。
【図17】図16に示した高耐圧のトランジスタの平面レイアウトの一例を示す図である。
【図18】図16に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図19】図16に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図20】図16に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図21】図16に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図22】図16に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図23】第1実施形態乃至第4実施形態に係る不揮発性半導体記憶装置を搭載したメモリカードの構成を説明する図である。
【符号の説明】
【0079】
BL0〜BLj ビット線
SG1、SG2<0>、SG2<1> 選択ゲート線
WL0〜WL31 ワード線
MC0〜MC31 メモリセル
STG NANDセルストリング
RSEC 行選択回路
ADEC10、ADEC20 アドレスデコード回路
IN10、IN12、IN20、IN22 インバータ
LS10、LS20 レベルシフタ
TRS10、TRS20、TRS20 転送トランジスタ
SECLOG 選択ゲート制御回路
【技術分野】
【0001】
本発明は、半導体記憶装置及びメモリカードに関し、特に、行選択回路の回路面積の縮小化を図った半導体記憶装置及びそのような半導体記憶装置を有するメモリカードに関する。
【背景技術】
【0002】
不揮発性半導体記憶装置のメモリセルにおいては、ゲート電極と基板との間に、ゲート絶縁膜を介して電荷蓄積層が設けられている。この電荷蓄積層に電荷を注入したり、電荷蓄積層から電荷を引き抜いたりするためには、電源電圧よりも高い昇圧電圧をメモリセルに印加する必要がある(例えば、特許文献1:特開平11−238391号公報参照)。
【0003】
電源電圧で駆動するロジック回路には、所望の電流を供給できるトランジスタが必要であり、昇圧電圧で駆動するロジック回路には、所望の耐圧を有するトランジスタが必要である。この両方の要請を実現するために、不揮発性半導体記憶装置の周辺回路を構成するトランジスタには、電源電圧程度の電圧が供給される通常のトランジスタと、電源電圧よりも高い電圧が供給される高耐圧のトランジスタとが設けられている。高耐圧のトランジスタのゲート絶縁膜は、通常のトランジスタのゲート絶縁膜よりも、厚い膜厚で構成されている。
【0004】
メモリセルにおけるソース、ドレイン、ゲートのサイズは、加工世代が進むと縮小され、これにともない、通常のトランジスタについてのこれらのサイズも縮小される。しかし、高耐圧のトランジスタについては書き込み電圧が低下しないため、殆ど変わらないという実情がある。このため、行選択回路の回路面積は、高耐圧のトランジスタの寸法や回路構成によって、定まってしまうと言える。したがって、加工世代が進むにつれて、回路面積を縮小するためには、通常のトランジスタの数を増やしてでも、高耐圧のトランジスタの数を減らした方が、望ましくなってくる。
【特許文献1】特開平11−238391号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
そこで本発明は、前記課題に鑑みてなされたものであり、行選択回路における高耐圧のトランジスタの数を削減することにより、回路面積の縮小化を図った半導体記憶装置及びそのような半導体記憶装置を有するメモリカードを提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するため、本発明に係る半導体記憶装置は、
複数のメモリブロックを有するメモリセルアレイであって、各メモリブロックに複数のメモリセルがマトリックス状に配置されているとともに、1又は複数のメモリセルを選択するための複数の第1選択ゲートトランジスタを有する、メモリセルアレイと、
前記第1選択ゲートトランジスタの導通/非導通を制御する制御信号を、前記第1選択ゲートトランジスタのゲートに入力するための選択ゲート線であって、隣接する2つのメモリブロックで共有された、選択ゲート線と、
入力されたアドレス信号で指定された行のメモリブロックを選択する、行選択回路と、
を備えるとともに、
前記行選択回路は、
前記選択ゲート線と、非選択の前記制御信号である非選択信号が供給される非選択信号線との間に、1つだけ設けられた転送トランジスタと、
前記隣接する2つのメモリブロックがともに非選択である場合に、前記転送トランジスタを導通状態にして、前記選択ゲート線に前記非選択信号を供給する選択ゲート制御回路と、
を備えることを特徴とする。
【発明の効果】
【0007】
本発明によれば、行選択回路における高耐圧のトランジスタの数を削減することにより、回路面積の縮小化を図った半導体記憶装置及びそのような半導体記憶装置を有するメモリカードを提供することができる。
【発明を実施するための最良の形態】
【0008】
〔第1実施形態〕
本実施形態では、メモリセルアレイ内に、メモリセルを選択するための選択ゲートトランジスタを有する半導体記憶装置の行選択回路において、非選択メモリセルの選択ゲートトランジスタに電圧を転送する高耐圧トランジスタの数を削減し、行選択回路の回路面積の縮小化を図ったものである。より詳しくを、以下に説明する。
【0009】
図1は、本実施形態に係る半導体記憶装置の一例であるNAND型の不揮発性半導体記憶装置におけるメモリセルアレイの一部を示す図である。この図1に示すように、NAND型の不揮発性半導体記憶装置における1つのNANDセルストリングSTGは、2つの選択トランジスタS1、S2と、これら2つの選択トランジスタS1、S2の間に直列に接続された複数のメモリセルMC0〜MC31とを備えて構成されている。
【0010】
選択トランジスタS2のゲートは、選択ゲート線SG1に接続されており、選択トランジスタS1のゲートは、選択ゲート線SG2<0>に接続されている。メモリセルMC0〜MC31の制御ゲートは、それぞれ、ワード線WL0<0>〜WL31<0>に接続されている。メモリセルMC0〜MC31は、ソース/ドレインを共有することにより、直列に接続されており、1本の電流経路を形成している。本実施形態においては、このワード線の本数は32本であるが、その本数は任意である。
【0011】
選択トランジスタS1の電流経路の一端は、ソース線CELSRCに接続され、選択トランジスタS2の電流経路の一端は、ビット線BL0〜BLjに接続されている。メモリセルMC0〜MC31の制御ゲートは、メモリセルアレイの行方向に共通接続されており、選択トランジスタS1、S2のゲート電極も、メモリセルアレイの行方向に共通接続されている。
【0012】
ワード線WL0<0>〜WL31<0>及び選択ゲート線SG1、SG2が共通接続されたNANDセルストリングSTGの集合は、1つの消去単位を構成しており、本実施形態においては、この消去単位をメモリブロックと定義する。ここでは、このメモリブロックを第Kブロックとして示している。
【0013】
この第Kブロックに隣接する第(K+1)ブロックについても、NANDセルストリングSTGの構造は同じである。但し、この第Kブロックと第(K+1)ブロックの間では、選択ゲート線SG1を共有している。
【0014】
実際には、この図1に示した対となるメモリブロックがさらに複数集まって、1つのメモリセルアレイが構成されている。但し、本実施形態においては、隣接する2つのメモリブロックの間では、選択ゲート線SG1を共有している。
【0015】
図2は、図1の不揮発性半導体記憶装置に対する行選択回路RSECの回路構成を説明する図である。この行選択回路RSECは、1メモリブロックに対して1個配置される。この図2においては、第Kブロックと第(K+1)ブロックの行選択回路RSECを示している。
【0016】
第Kブロックの行選択回路RSECに着目すると、行選択回路RSECは、アドレスデコーダADEC10と、インバータIN10、IN12と、レベルシフタLS10と、転送トランジスタTRSGSと、転送トランジスタTRSGDと、転送トランジスタTRCG0〜TRCG31とを備えている。
【0017】
アドレスデコード回路ADEC10には、ブロックアドレス信号が入力され、ブロック選択信号ADEC0が出力される。インバータIN10には、このブロック選択信号ADEC0が入力され、これを反転したブロック選択信号ADEC0の反転信号DEC0Nが出力される。インバータIN12には、この反転信号DEC0Nが入力され、ブロック選択信号ADEC0を波形整形した信号DEC0が出力される。なお、ブロックアドレス信号は、ブロックアドレスそのものを示す信号であってもよいし、或いは、ブロックアドレスをプリデコードした信号であってもよい。
【0018】
なお、本実施形態においては、選択ブロックに該当する場合は、ブロック選択信号ADEC0がハイレベルになり、非選択ブロックに該当する場合は、ブロック選択信号ADEC0がローレベルになる。したがって、反転信号DEC0Nは、選択ブロックに該当する場合は、ローレベルになり、非選択ブロックに該当する場合は、ハイレベルになる。
【0019】
このブロック選択信号ADEC0を波形整形した信号DEC0は、レベルシフタLS10に入力される。レベルシフタLS10には、昇圧電圧VRDECも供給されている。そして、このレベルシフタLS10では、入力された信号DEC0に応じて、昇圧電圧VRDECを、転送トランジスタTRSGSと、転送トランジスタTRSGDと、転送トランジスタTRCG0〜TRCG31のゲートを共通接続するゲート線XFERG0に供給するか、否かを制御する。すなわち、ゲート線XFERG0には、信号DEC0に応じて、レベルシフタLS10から、昇圧電圧VRDEC又は0Vが供給される。
【0020】
転送トランジスタTRSGDは、選択ゲート信号SGDを選択ゲート線SG1に転送するトランジスタである。転送トランジスタTRSGSは、選択ゲート信号SGSを選択ゲート線SG2<0>に転送するトランジスタである。転送トランジスタCG0〜CG31は、それぞれ、ワード線制御信号CG0〜CG31をワード線WL<0>〜WL<31>に転送するトランジスタである。
【0021】
本実施形態に係る行選択回路RSECは、さらに、転送トランジスタTRS10、TRS20と、選択ゲート制御回路SECLOGとを備えている。転送トランジスタTRS10は、非選択信号線SDGSLから供給される非選択信号SGDSを、選択ゲート線SG1に転送するトランジスタである。転送トランジスタTRS10のゲートには、選択ゲート制御回路SECLOGの出力が、入力される。
【0022】
転送トランジスタTRS20は、非選択信号線SDGSLから供給される非選択信号SGDSを、選択ゲート線SG2<0>に転送するトランジスタである。転送トランジスタTRS20のゲートには、反転信号DEC0Nが入力される。
【0023】
第(K+1)ブロックの行選択回路RSECの構成も、この第Kブロックの行選択回路RSECの構成と、基本的に同様である。すなわち、第(K+1)ブロックの行選択回路RSECは、アドレスデコード回路ADEC20と、インバータIN20と、インバータIN22と、レベルシフタLS20と、転送トランジスタTRSGD、TRCG0〜TRCG31と、転送トランジスタTRS30とを備えて構成されている。
【0024】
第Kブロックの行選択回路RSECと同様に、第(K+1)ブロックの行選択回路RSECでも、アドレスデコード回路ADEC20には、ブロックアドレス信号が入力され、ブロック選択信号ADEC1が出力される。インバータIN20には、このブロック選択信号ADEC1が入力され、これを反転したブロック選択信号ADEC1の反転信号DEC1Nが出力される。インバータIN22には、この反転信号DEC1Nが入力され、ブロック選択信号ADEC1を波形整形した信号DEC1が出力される。このブロック選択信号ADEC0を波形整形した信号DEC0は、レベルシフタLS20に入力される。また、インバータIN20から出力された反転信号DEC1Nは、転送トランジスタTRS30に入力される。
【0025】
但し、本実施形態においては、第Kブロックの行選択回路RSECと、第(K+1)ブロックの行選択回路RSECとの間では、転送トランジスタTRS10と選択ゲート制御回路SECLOGとを共有している。
【0026】
具体的には、選択ゲート制御回路SECLOGは、2入力のNOR回路NOR10で構成されている。このNOR回路NOR10には、ブロック選択信号ADEC0を波形整形した信号DEC0と、ブロック選択信号ADEC1を波形整形した信号DEC1とが、入力される。このNOR回路NOR10の出力信号DECOUTは、転送トランジスタTRS10のゲートに入力される。
【0027】
このため、転送トランジスタTRS10は、第Kブロックと第(K+1)ブロックとがともに非選択ブロックである場合にのみ、導通状態となり、非選択信号線SDGSLから非選択信号SGDSが、選択ゲート線SG1に供給されることとなる。非選択信号SGDSが選択ゲート線SG1に供給されると、選択ゲートトランジスタS1は、非導通状態になる。
【0028】
なお、本実施形態においては、上述した転送トランジスタTRSGSと、転送トランジスタTRSGDと、転送トランジスタTRCG0〜TRCG31と、転送トランジスタTRS10、TRS20、TRS30とは、高耐圧のトランジスタで構成されている。これに対して、NOR回路NOR10は、通常のトランジスタで構成されている。ここで、通常のトランジスタとは、高耐圧のトランジスタよりもゲート絶縁膜の膜厚が薄いトランジスタである。
【0029】
図3は、本実施形態に係るNOR回路NOR10の構成の一例を示す回路図である。この図3に示すように、本実施形態においては、NOR回路NOR10は、P型のトランジスタTR10、TR12と、N型のトランジスタTR14、TR16とを備えて構成されている。これらトランジスタTR10〜TR16は、高耐圧でない、通常のトランジスタである。
【0030】
トランジスタTR10とトランジスタTR12とは、電源電圧VDDとノードNODE_Aとの間に直列的に接続されている。トランジスタTR10のゲートには、信号DEC0が入力され、トランジスタTR12のゲートには、信号DEC1が入力される。
【0031】
トランジスタTR14とトランジスタTR16とは、ノードNODE_AとグランドGNDとの間に並列的に接続されている。トランジスタTR14のゲートには、信号DEC0が入力され、トランジスタTR16のゲートには、信号DEC1が入力される。そして、ノードNODE_Aから、上述した出力信号DECOUTが出力される。
【0032】
図4は、図3に示したNOR回路NOR10の半導体基板上の平面レイアウトを示す図である。この図4の例では、トランジスタTR10とトランジスタTR12は、ゲート幅8μmで形成され、ゲート長とソース/ドレイン領域の長さは合わせてLで形成されている。また、トランジスタTR10とトランジスタTR12とは、ソース/ドレイン領域を共有して形成されている。
【0033】
さらに、トランジスタTR14とトランジスタTR16は、ゲート幅2μmで形成され、ソース/ドレイン領域の長さは合わせてLで構成されている。トランジスタTR12のドレインと、トランジスタ14及びTR16のドレインとは、図示しない配線層により共通に接続されており、上述したNODE_Aとなる。
【0034】
これら4つのトランジスタTR10〜TR16は、高さHの間に収まっている。
【0035】
ところで、本実施形態においては、図5Aに示す高耐圧のトランジスタTRS10は、図5Bに示すような2つのトランジスタTRS10A、TRS10Bを有する等価回路から構成される。
【0036】
図6は、このトランジスタTRS10A、TRS10Bを有する等価回路における半導体基板上の平面レイアウトを示す図である。この図6に示すように、トランジスタTRS10Aのソースと、トランジスタTRS10Bのソースは、図示しない配線層により接続されており、トランジスタTRS10Aのドレインと、トランジスタTRS10Bのドレインは、図示しない配線層により接続されている。トランジスタTRS10A、TRS10Bのソースの長さだけでもLであり、ドレインの長さだけでもLである。但し、2つのトランジスタTRS10A、TRS10Bを合わせた高さについては、高さHの間に収まる。
【0037】
図7は、図4のP型トランジスタTR10、TR12についてのVII−VII線断面を示す図であり、図8は、図4のN型トランジスタTR14、TR16についてのVIII−VIII線断面を示す図である。
【0038】
図7に示すように、本実施形態においては、P型の半導体基板10の表面側にN型のウェル12が形成され、このウェル12の表面側にP型のトランジスタTR10、TR12が形成されている。すなわち、P型のソース/ドレインの間のウェル12上には、ゲート絶縁膜14が形成されており、ゲート絶縁膜14上にはゲート電極16が形成されている。
【0039】
一方、図8に示すように、P型の半導体基板10の表面側には、N型のトランジスタTR14、TR16が形成されている。すなわち、N型のソース/ドレインの間の半導体基板10上には、ゲート絶縁膜20が形成されており、ゲート絶縁膜20上にはゲート電極22が形成されている。
【0040】
図9は、図6のN型トランジスタTRS10AについてのIX−IX線断面を示す図である。この図9に示すように、P型の半導体基板10の表面側に、N型のトランジスタTRS10Aが形成されている。すなわち、N型のソース/ドレインの間の半導体基板10上には、ゲート絶縁膜30が形成されており、ゲート絶縁膜30上にはゲート電極32が形成されている。なお、トランジスタTRS10Bも、この図9と同様の構成である。また、高耐圧のトランジスタTRS10を例に、その構成を説明したが、本実施形態の不揮発性半導体記憶装置に設けられている他の高耐圧のトランジスタの構成も、これと同様である。
【0041】
この図9と、図7及び図8とを比べると分かるように、高耐圧のトランジスタのゲート絶縁膜30の膜厚は、通常のトランジスタのゲート絶縁膜14、20の膜厚よりも、厚く構成されている。
【0042】
以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、非選択信号SGDSを供給する非選択信号線SGDSLと、選択ゲート線SG1との間に設けられるトランジスタを1つだけにしたので、行選択回路RSECのレイアウト面積の縮小化を図ることができる。すなわち、従来であれば、非選択信号SGDSを供給する非選択信号線SGDSLと、選択ゲート線SG1との間に、高耐圧のトランジスタを直列に2つ接続する必要があったが、本実施形態においては、1つで済ますことができる。図4と図6とを比較すれば明らかなように、高耐圧のトランジスタ1つのレイアウト面積は、4つの通常のトランジスタから構成されるNOR回路NOR10のレイアウト面積よりも、大きい。このため、高耐圧のトランジスタの個数を削減することにより、行選択回路RSECのレイアウト面積を縮小することができるのである。
【0043】
なお、本実施形態においては、NOR回路NOR10に、信号DEC0と信号DEC1を入力しているが、これらの代わりに、ブロック選択信号ADEC0、ADEC1を入力するようにしてもよい。
【0044】
〔第2実施形態〕
上述した第1実施形態においては、選択ゲート制御回路SECLOGをNOR回路NOR10により構成したが、第2実施形態においては、選択ゲート制御回路SECLOGをNAND回路とインバータを有するAND回路で構成するようにしたものである。
【0045】
図10は、本実施形態に係る行選択回路RSECの回路構成を説明する図である。この行選択回路RSECは、1ブロックに対して1個配置される。この図10においては、第Kブロックと第(K+1)ブロックの行選択回路RSECを示している。
【0046】
本実施形態においては、行選択回路RSECにおける選択ゲート制御回路SECLOGは、NAND回路NAND20と、インバータIN24とを備えて構成されている。換言すれば、本実施形態においては、選択ゲート制御回路SECLOGは、AND回路により構成されていることになる。
【0047】
NAND回路NAND20には、反転信号DEC0Nと反転信号DEC1Nとが入力されている。このNAND回路NAND20の出力は、インバータIN24に入力され、インバータIN24から出力信号DECOUTが出力される。この出力信号DECOUTは、転送トランジスタTRS10のゲートに入力される。これ以外の部分は、上述した第1実施形態と同様であるので、その詳しい説明は省略する。
【0048】
図11は、本実施形態に係る選択ゲート制御回路SECLOGの回路構成の一例を示す図である。この図11に示すように、選択ゲート制御回路SECLOGは、P型のトランジスタTR30、TR32と、N型のトランジスタTR34、TR36と、P型のトランジスタTR40と、N型のトランジスタTR42とを備えて構成されている。これらのトランジスタTR30〜TR36、TR40、TR42は、高耐圧のトランジスタではなく、通常のトランジスタで構成されている。
【0049】
具体的には、図11に示すように、トランジスタTR30とトランジスタTR32は、電源電圧VDDとノードNODE_Aとの間に並列的に接続されている。トランジスタTR30のゲートには、反転信号DEC0Nが入力されており、トランジスタTR32のゲートには、反転信号DEC1Nが入力されている。
【0050】
トランジスタTR34とトランジスタTR36は、ノードNODE_AとグランドGNDとの間に直列的に接続されている。トランジスタTR34のゲートには、反転信号DEC0Nが入力されており、トランジスタTR36のゲートには、反転信号DEC1Nが入力されている。
【0051】
また、トランジスタTR40とトランジスタTR42は、電源電圧VDDとグランドGNDとの間に直列的に接続されている。これらトランジスタTR40のゲートと、トランジスタTR42のゲートは、ともに、ノードNODE_Aに接続されている。また、トランジスタTR40とトランジスタTR42との間のノードNODE_Bからは、出力信号DECOUTが出力される。
【0052】
この接続関係から分かるように、トランジスタTR30〜TR36により、NAND回路NAND20が構成されており、トランジスタTR40、TR42により、インバータIN24が構成されている。
【0053】
図12は、図11に示したNAND回路NAND20とインバータIN24の半導体基板上の平面レイアウトを示す図である。この図12に示すように、本実施形態においても、選択ゲート制御回路SECLOGを構成するすべてのトランジスタが、高さH、長さLの中に収まっている。
【0054】
具体的には、図12の例においては、トランジスタTR40のゲート幅が2μmであり、トランジスタTR30、TR32のゲート幅が2μmであり、トランジスタTR34、TR36のゲート幅が2μmであり、トランジスタTR42のゲート幅が1μmである。
【0055】
トランジスタTR40のドレインと、トランジスタTR42のドレインは、図示しない配線層により接続されている(ノードNODE_B)。また、トランジスタTR40のゲートと、トランジスタ30のドレインと、トランジスタTR32のドレインと、トランジスタTR34のドレインと、トランジスタTR42のゲートは、図示しない配線層により接続されている(ノードNODE_A)。
【0056】
トランジスタTR30のゲートと、トランジスタTR34のゲートには、反転信号DEC0Nが図示しない配線層から、入力される。また、トランジスタTR32と、トランジスタTR36のゲートには、反転信号DEC1Nが図示しない配線層から、入力される。
【0057】
以上のように、本実施形態に係る不揮発性半導体記憶装置によっても、非選択信号SGDSを供給する非選択信号線SGDSLと、選択ゲート線SG1との間に設けられるトランジスタを1つにしたので、行選択回路RSECのレイアウト面積の縮小化を図ることができる。すなわち、従来であれば、非選択信号SGDSを供給する非選択信号線SDGSLと、選択ゲート線SG1との間に、高耐圧のトランジスタを直列に2つ接続する必要があったが、本実施形態においては、1つで済ますことができる。図12と図6とを比較すれば明らかなように、高耐圧のトランジスタ1つのレイアウト面積は、6つの通常のトランジスタから構成される選択ゲート制御回路SECLOGのレイアウト面積よりも、大きい。このため、高耐圧のトランジスタの個数を削減することにより、行選択回路RSECのレイアウト面積を縮小することができるのである。
【0058】
〔第3実施形態〕
第3実施形態は、上述した第1実施形態及び第2実施形態を変形して、3トランジスタNAND型の不揮発性半導体記憶装置に本発明を適用したものである。
【0059】
図13は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの一部を示す図である。この図13に示すように、本実施形態におけるNANDセルストリングSTGは、2つの選択トランジスタS1、S2と、これら2つの選択トランジスタS1、S2の間に直列に接続された1つのメモリセルMC0とを備えて構成されている。すなわち、上述した第1実施形態及び第2実施形態においては、1つのNANDセルストリングに複数のメモリセルが設けられていたが、本実施形態においては1つのメモリセルのみが設けられている。これ以外の点は、上述した第1実施形態及び第2実施形態と同様である。
【0060】
図14は、上述した第1実施形態に変形を加えた第3実施形態に係る行選択回路RSECを示す図であり、第1実施形態における図2に対応する図である。
【0061】
この図14に示すように、本実施形態においては、ワード線制御信号CG0をワード線WL<0>に転送する転送トランジスタTRCG0が1つだけ設けられている。これ以外の構成は、図2と同様である。
【0062】
図15は、上述した第2実施形態に変形を加えた第3実施形態に係る行選択回路RSECを示す図であり、第2実施形態における図10に対応する図である。
【0063】
この図15に示すように、本実施形態においては、ワード線制御信号CG0をワード線WL<0>に転送する転送トランジスタTRCG0が1つだけ設けられている。これ以外の構成は、図10と同様である。
【0064】
このように、3トランジスタNAND型の不揮発性半導体記憶装置においても、本発明を適用することができる。
【0065】
〔第4実施形態〕
上述した第1実施形態乃至第3実施形態の不揮発性半導体記憶装置における選択ゲート線を駆動する回路(転送トランジスタTRS10、TRS20、TRS30、TRSGS、TRSGD)のレイアウトについて、第4実施形態で検討する。
【0066】
図16は、上述した第1実施形態乃至第3実施形態の不揮発性半導体記憶装置における周辺回路における高耐圧のトランジスタの接続関係を示す回路図である。この図16においては、2つのメモリブロックに対する周辺回路の回路図を示している。
【0067】
この図17に示すように、周辺回路は、高耐圧のトランジスタTR1〜TR7を備えて構成されている。この図17におけるトランジスタTR1、TR4、TR5が、それぞれ上述した実施形態におけるトランジスタTRS30、TRS20、TRS10に相当する。すなわち、従来であれば、このトランジスタTR5に直列に接続するトランジスタをもう1つ設ける必要があったが、本実施形態では省かれている。
【0068】
トランジスタTR1は、非選択信号SGDSを、選択ゲート線SG2<1>に転送する。トランジスタTR2は、選択ゲート信号SGSを、選択ゲート線SG2<1>に転送する。トランジスタTR3は、選択ゲート信号SGSを、選択ゲート線SG2<0>に転送する。トランジスタTR4は、非選択信号SGDSを、選択ゲート線SG2<0>に転送する。トランジスタTR5は、非選択信号SGDSを、選択ゲート線SG1に転送する。トランジスタTR6は、選択ゲート信号SGDを、選択ゲート線SG1に転送する。トランジスタTR7は、選択ゲート信号SGDを、選択ゲート線SG1に転送する。
【0069】
図17は、トランジスタTR1〜TR7を、1NANDセルストリングSTGの高さHSTGの間に、配置した例を示す平面レイアウト図である。この図17に示すように、トランジスタTR1〜TR7は、信号線(電源)と配線を共有することにより、1本のトランジスタ列で形成することができる。
【0070】
具体的には、トランジスタTR1とトランジスタTR2は、選択ゲート線SG2<1>に接続されるソース/ドレインを共有している。トランジスタTR2とトランジスタTR3は、選択ゲート信号SGSが供給されるソース/ドレインを共有している。トランジスタTR3とトランジスタTR4は、選択ゲート線SG2<0>に接続されるソース/ドレインを共有している。トランジスタTR4とトランジスタTR5は、非選択信号SGDSが供給されるソース/ドレインを共有している。トランジスタTR5とトランジスタTR6は、選択ゲート線SG1に接続されるソース/ドレインを共有している。トランジスタTR6とトランジスタTR7は、選択ゲート信号SGDが供給されるソース/ドレインを共有している。この図17のような配置は、例えば130nm世代まで、採用することができる。
【0071】
図18は、1NANDセルストリングSTGの高さHSTGの間に、トランジスタTR1〜TR4のトランジスタ列と、トランジスタTR5〜TR7のトランジスタ列とを形成している。つまり、2本の縦方向のトランジスタ列により、トランジスタTR1〜TR7を形成している。この図18のような配置は、例えば90nm世代で採用することができる。
【0072】
図19は、1NANDセルストリングSTGの高さHSTGの間に、横方向に、トランジスタTR1〜TR4のトランジスタ列と、トランジスタTR5〜TR7のトランジスタ列とを形成している。つまり、横方向の2本のトランジスタ列により、トランジスタTR1〜TR7を形成している。この図19のような配置は、例えば70nm世代で採用することができる。
【0073】
図20は、1NANDセルストリングSTGの高さHSTGの間に、縦方向に、トランジスタTR1、TR4のトランジスタ列と、トランジスタTR2、TR3のトランジスタ列とを形成しているとともに、個別にトランジスタTR5〜TR7が配置されている。この図20のような配置は、例えば55nm世代で採用することができる。
【0074】
図21は、1NANDセルストリングSTGの高さHSTGの間に、横方向に、トランジスタTR1〜TR7のトランジスタ列を形成している。つまり、横方向の1本のトランジスタ列により、トランジスタTR1〜TR7を形成している。この図21のような配置は、例えば70nm世代の次の世代で採用することができる。
【0075】
図22は、1NANDセルストリングSTGの高さHSTGの間に、横方向に、トランジスタTR1〜TR7を個別に配置している。つまり、トランジスタTR1〜TR7のゲート長方向が、高さHSTG方向と並列になるように、各トランジスタTR1〜TR7が個別に並べられている。この図19のような配置は、例えば70nm世代の次の世代のさらに次の世代で採用することができる。
【0076】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した第1実施形態乃至第4実施形態に係る不揮発性半導体記憶装置は、図23に示すように、メモリカード50に搭載することが可能である。すなわち、不揮発性半導体記憶装置52と、この不揮発性半導体記憶装置52をコントロールするコントローラ54とを搭載して、メモリカード50を構成することもできる。
【0077】
また、上述した実施形態では、不揮発性半導体記憶装置を例に説明したが、複数のメモリセルの中から、1又は複数のメモリセルを選択する選択ゲートトランジスタを複数有するメモリセルアレイを備えた他の形式の半導体記憶装置に対しても、本発明を適用することができる。
【図面の簡単な説明】
【0078】
【図1】第1実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成の一部を示す図である。
【図2】第1実施形態に係る行選択回路の構成の一例を示す図である。
【図3】図2における選択ゲート制御回路の回路構成の一例を示す図である。
【図4】図3の制御ゲート選択回路の平面レイアウトの一例を示す図である。
【図5】図5Aは高耐圧のトランジスタを示す図であり、図5Bは図5Aの等価回路を示す図である。
【図6】図5Bの高耐圧のトランジスタの平面レイアウトの一例を示す図である。
【図7】図4におけるVII−VII線断面を示す図である。
【図8】図4におけるVIII−VIII線断面を示す図である。
【図9】図6におけるIX−IX線断面を示す図である。
【図10】第2実施形態に係る行選択回路の構成の一例を示す図である。
【図11】図10における選択ゲート制御回路の回路構成の一例を示す図である。
【図12】図11の制御ゲート選択回路の平面レイアウトの一例を示す図である。
【図13】第3実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成の一部を示す図である。
【図14】第3実施形態に係る行選択回路の構成の一例を示す図である。
【図15】第3実施形態に係る行選択回路の別の例を示す図である。
【図16】第1実施形態乃至第3実施形態に係る不揮発性半導体記憶装置の周辺回路における高耐圧のトランジスタの接続関係を説明する図である(第4実施形態)。
【図17】図16に示した高耐圧のトランジスタの平面レイアウトの一例を示す図である。
【図18】図16に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図19】図16に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図20】図16に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図21】図16に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図22】図16に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図23】第1実施形態乃至第4実施形態に係る不揮発性半導体記憶装置を搭載したメモリカードの構成を説明する図である。
【符号の説明】
【0079】
BL0〜BLj ビット線
SG1、SG2<0>、SG2<1> 選択ゲート線
WL0〜WL31 ワード線
MC0〜MC31 メモリセル
STG NANDセルストリング
RSEC 行選択回路
ADEC10、ADEC20 アドレスデコード回路
IN10、IN12、IN20、IN22 インバータ
LS10、LS20 レベルシフタ
TRS10、TRS20、TRS20 転送トランジスタ
SECLOG 選択ゲート制御回路
【特許請求の範囲】
【請求項1】
複数のメモリブロックを有するメモリセルアレイであって、各メモリブロックに複数のメモリセルがマトリックス状に配置されているとともに、1又は複数のメモリセルを選択するための複数の第1選択ゲートトランジスタを有する、メモリセルアレイと、
前記第1選択ゲートトランジスタの導通/非導通を制御する制御信号を、前記第1選択ゲートトランジスタのゲートに入力するための選択ゲート線であって、隣接する2つのメモリブロックで共有された、選択ゲート線と、
入力されたアドレス信号で指定された行のメモリブロックを選択する、行選択回路と、
を備えるとともに、
前記行選択回路は、
前記選択ゲート線と、非選択の前記制御信号である非選択信号が供給される非選択信号線との間に、1つだけ設けられた転送トランジスタと、
前記隣接する2つのメモリブロックがともに非選択である場合に、前記転送トランジスタを導通状態にして、前記選択ゲート線に前記非選択信号を供給する選択ゲート制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項2】
前記選択ゲート制御回路は、前記隣接するメモリブロックの各々2つの選択信号が入力されるNOR回路であって、その出力が前記転送トランジスタのゲートに入力されるNOR回路を備えている、ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記選択ゲート制御回路は、前記隣接するメモリブロックの各々2つの選択信号の反転信号が入力されるAND回路であって、その出力が前記転送トランジスタのゲートに入力されるAND回路を備えている、ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項4】
前記転送トランジスタのゲート絶縁膜の膜厚は、前記選択ゲート制御回路を構成する前記トランジスタの膜厚より、厚い、ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項5】
前記メモリセルを挟んで、前記第1選択ゲートトランジスタと反対側に設けられた、第2選択ゲートトランジスタをさらに備え、
前記第1選択ゲートトランジスタと前記第2選択ゲートトランジスタと間には、直列に接続された複数のメモリセルが設けられている、ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項1】
複数のメモリブロックを有するメモリセルアレイであって、各メモリブロックに複数のメモリセルがマトリックス状に配置されているとともに、1又は複数のメモリセルを選択するための複数の第1選択ゲートトランジスタを有する、メモリセルアレイと、
前記第1選択ゲートトランジスタの導通/非導通を制御する制御信号を、前記第1選択ゲートトランジスタのゲートに入力するための選択ゲート線であって、隣接する2つのメモリブロックで共有された、選択ゲート線と、
入力されたアドレス信号で指定された行のメモリブロックを選択する、行選択回路と、
を備えるとともに、
前記行選択回路は、
前記選択ゲート線と、非選択の前記制御信号である非選択信号が供給される非選択信号線との間に、1つだけ設けられた転送トランジスタと、
前記隣接する2つのメモリブロックがともに非選択である場合に、前記転送トランジスタを導通状態にして、前記選択ゲート線に前記非選択信号を供給する選択ゲート制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項2】
前記選択ゲート制御回路は、前記隣接するメモリブロックの各々2つの選択信号が入力されるNOR回路であって、その出力が前記転送トランジスタのゲートに入力されるNOR回路を備えている、ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記選択ゲート制御回路は、前記隣接するメモリブロックの各々2つの選択信号の反転信号が入力されるAND回路であって、その出力が前記転送トランジスタのゲートに入力されるAND回路を備えている、ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項4】
前記転送トランジスタのゲート絶縁膜の膜厚は、前記選択ゲート制御回路を構成する前記トランジスタの膜厚より、厚い、ことを特徴とする請求項1に記載の半導体記憶装置。
【請求項5】
前記メモリセルを挟んで、前記第1選択ゲートトランジスタと反対側に設けられた、第2選択ゲートトランジスタをさらに備え、
前記第1選択ゲートトランジスタと前記第2選択ゲートトランジスタと間には、直列に接続された複数のメモリセルが設けられている、ことを特徴とする請求項1に記載の半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【公開番号】特開2006−179065(P2006−179065A)
【公開日】平成18年7月6日(2006.7.6)
【国際特許分類】
【出願番号】特願2004−369916(P2004−369916)
【出願日】平成16年12月21日(2004.12.21)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年7月6日(2006.7.6)
【国際特許分類】
【出願日】平成16年12月21日(2004.12.21)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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