【課題】 データ読出し速度を高速化する。
【解決手段】 差動比較器７の反転入力端子には、Ｙセレクタ４によって選択されるメモリセルのソースが配線３１ａを介して接続されており、非反転入力端子には、基準セル３２のソースが配線３１ｂを介して接続されている。配線３１ａ，３１ｂには、ゲートバイアス電圧Ｖｃｇｓがゲートに印加されたｎＭＯＳトランジスタ３４ａ，３４ｂが接続され、ソースフォロア回路が構成されている。ラッチ回路３３は、差動比較器７の出力端子に接続されており、差動比較器７による電位Ｖｃ，Ｖｒの比較結果をラッチする。ゲートがバイアスされたｎＭＯＳトランジスタ３４ａ，３４ｂは電流源となり、差動比較器７の各入力端子に生じる寄生容量Ｃ１，Ｃ２が早期に充電され、電位Ｖｃ，Ｖｒが短時間で飽和するので、データ読出し速度が高速化する。 （もっと読む）

【課題】 大容量、かつ、安価な不揮発性半導体メモリを備えた半導体集積回路装置を提供する。
【解決手段】 半導体チップ（１７）と、半導体チップ（１７）に配置されたメモリセルアレイ（３）と、メモリセルアレイ（３）の両端に沿って配置された第１、第２デコーダ列（５-１、５-２）とを具備する。第１デコーダ列（５-１）の配置位置は、第２デコーダ列（５-２）の配置位置からずれており、このずれによって生じたスペース（９）が、半導体チップ（１７）の隅（２５）に配置される。 （もっと読む）

【課題】内蔵の不揮発性メモリに対し外部からトリミング用の電圧を供給することが可能な構成において、簡易で、かつ、確実にトリミングデータの保護を図る。
【解決手段】機能回路ブロック２のトリミング時にトリミングデータが格納される不揮発性メモリ３と、トリミングデータの格納時に不揮発性メモリ３に外部より電圧を印加するためのトリミング用外部リード端子１０Ａと、不揮発性メモリ３へのトリミングデータの格納が終了したことを検出するエンド検出手段７と、トリミング用外部リード端子１０Ａと内部の基準電位の供給線との間に接続され、エンド検出手段７によりトリミングデータの格納終了が検出されるとオフからオンに変化するスイッチＳＷとを有する。 （もっと読む）

フローティングゲートなどの電荷記憶素子のアレイのうちの個々の素子が少なくとも２つのコントロールゲートラインと容量的に結合するようになっているフラッシュＮＡＮＤタイプのＥＥＰＲＯＭシステムを開示する。コントロールゲートラインは、好ましくはフローティングゲートの側壁と結合するようにフローティングゲート間に位置している。その結果として、メモリセルの結合比が望ましく高められる。フローティングゲートの選択された行の両側の両方のコントロールゲートラインは普通同じ電圧まで高められ、その選択された行の両側の直ぐ近くの隣接するフローティングゲートの選択されていない行に結合された第２のコントロールゲートラインは低く保たれる。その選択されたフローティングゲートの領域でその電圧を選択的に高めるために、コントロールゲートラインを基板と容量的に結合させることもできる。フローティングゲートの長さとコントロールゲートラインの厚さとは、スペーサのエッチマスクを形成することによってプロセスの最小分解エレメントより小さくされ得る。
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【課題】 書込電流の最適化および良否判断を正確に行うことのできる磁気メモリデバイスの書込条件設定方法を提供する。
【解決手段】 各磁気メモリセル１について入力データと出力データとを比較して一致または不一致を判断するステップを含み、このステップにおいて不一致と判断された場合に、書込電流ＩＲ，ＩＣの組み合わせを変化させつつ磁気メモリセル１の全てに関して入力データと出力データとが一致するまで入力データの書き込みと、出力データの読み出しと、それらの比較とを順に繰り返しおこなうようにしたので、所望の磁気メモリセル１への正確な入力データの書き込みを可能としつつ、他の磁気メモリセル１の磁化状態に対して悪影響を与えることのない最適な書込電流ＩＲ，ＩＣの組み合わせを設定することができる。その上、正確な良否判断も可能である。 （もっと読む）

【課題】
電圧パルス印加により電気抵抗が変化するペロブスカイト型酸化物を備えてなる可変抵抗素子に対して可逆的な抵抗変化動作が安定して持続可能な駆動方法を提供する。
【解決手段】
可変抵抗素子は第１電極１と第２電極３の間にペロブスカイト型酸化物２を設けて形成され、第１電極１と第２電極３間に一定極性の電圧パルスを印加することにより第１電極１と第２電極３間の電気抵抗が変化し、更に、電圧パルスの印加における累積パルス印加時間の増加に対して抵抗値の変化率が正から負へと変化する抵抗履歴特性を有する。累積パルス印加時間が、抵抗履歴特性における累積パルス印加時間の増加に対する抵抗値の変化率が正から負へと変化する特定累積パルス印加時間を越えないように可変抵抗素子に電圧パルスを印加する。 （もっと読む）

【課題】
本発明の目的は、4個のＭＯＳトランジスタ（２個の選択ＭＯＳトランジスタと２個の負荷ＭＯＳトランジスタ）と、２個の容量素子とで構成されるメモリセルを有する半導体記憶装置において、読出し時における、前記メモリセルの出力信号を確保する技術を提供することである。
【解決手段】
負荷ＭＯＳトランジスタ（Ｔ０、Ｔ１）のソース（ＮＭ）の電圧を制御するスイッチ回路（ＳＷＣ０、ＳＷＣ１）を設け、スイッチ回路（ＳＷＣ０、ＳＷＣ１）を、それぞれワード線（ＷＬ０、ＷＬ１）の電圧で制御する。これにより、読出し時に問題となる負荷ＭＯＳトランジスタＴ０、Ｔ１の電流を抑えることができ、メモリセル（ＭＣ）の出力信号を確保することができる。 （もっと読む）

熱的に安定した状態で、スピントランスファ効果を用いて書き込まれることができる磁性素子（１２０）、およびその磁性素子（１２０）を用いる磁気メモリを設けるための方法およびシステムを開示する。その磁性素子（１２０）は、第１（１２８）、第２（１３２）および第３（１３６）のピン止め層と、第１（１３０）および第２（１３４）の非磁性層と、自由層（１４０）と、非磁性スペーサ層（１３８）とを備える。第１（１２８）、第２（１３２）および第３（１３６）のピン止め層は強磁性であり、第１、第２および第３の方向にピン止めされた第１、第２および第３の磁化を有する。第１（１３０）および第２（１３４）の非磁性層はそれぞれ第１および第２の拡散障壁を含む。第１（１３０）および第２（１３４）の非磁性層はそれぞれ、第１のピン止め層（１２８）と第２のピン止め層（１３２）の間、および第２のピン止め層（１３２）と第３のピン止め層（１３６）との間に位置する。第１（１２８）および第２（１３２）のピン止め層、ならびに第２（１３２）および第３（１３６）のピン止め層は反強磁性結合される。非磁性スペーサ層（１３８）は導電性であり、自由層（１４０）と第３のピン止め層（１３６）との間に存在する。さらに、Ｃｏを含有する強磁性層にＣｒおよび／またはＰｔをドープすることによって、性能をさらに改善することができる。
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【目的】 多品種なメモリ装置の開発コストを低減すること。
【構成】 メモリセルアレイを備えるメモリセルアレイチップと、
前記メモリセルアレイチップと積層され、前記メモリセルアレイの入出力ビット構成を変更するためのメモリ構成切り替え回路を備えるインターフェースチップと、
前記メモリセルアレイチップと前記インターフェースチップを接続する複数本のチップ間配線と、を有する。 （もっと読む）

本発明の一実施形態は、ビットライン（図１２のＡ又はＢ）に第１値を付加することと、第１値に基づいて第１状態を作成するために、ビットライン（図９のＴｒ．５６６のドレイン）と共通の選択ライン（図９のＴＲ．５００のソース）とに対応したワードライン（図９のＷＬＯ又はＷＬ３１）をブーストすることと、ビットライン及び共通の選択ラインとに対応した特定の不揮発性記憶要素（例えば図９の５１８）に第１状態を維持するために、共通の選択ラインに対応した境界不揮発性記憶要素（例えば図９の５３２）をカットオフ状態にすることを備えている。ビットライン及び共通の選択ラインとに対応した別の不揮発性記憶要素（例えば図９の５５０）に第２状態を作成するために、ビットラインに第２値が付加され、ワードラインの少なくとも一部がブーストされる。この第２状態は第２値に基づくものである。第１状態と第２状態は時間的にオーバラップする。両方の不揮発性記憶要素は、それぞれ対応する状態に基づいて一斉にプログラムされる。
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【課題】
【解決手段】 メモリ（３７００）が提供される。メモリは、不揮発性メモリセルアレイ（３７２０）を含み、各セルは、第１の書き込み電圧パルスを印加されると第１の抵抗状態から第２の抵抗状態へと切り替わるとともに第２の書き込み電圧パルスを印加されると第２の抵抗状態から第１の抵抗状態へと可逆的に切り替わる２端子メモリプラグを含む。 （もっと読む）

有機メモリセルの製造中などに実施されうるものなど、導電層上にパッシブ層を形成するためのシステムおよび方法が開示され、これは、一般に、従来の無機メモリデバイスに固有の不具合を低減させる。パッシブ層は硫化銅（Ｃｕ_２Ｓ）などの導電促進化合物を含み、これは、導電材料の上部から形成される。この導電材料はメモリセルにおいて下部電極として作用し、導電材料の上部が、フッ素（Ｆ）系ガスから生成されたプラズマによる処理によってパッシブ層に変換されうる。
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システムと方法は、様々な実施形態に従って非揮発性半導体メモリのプログラム妨害を抑制することを提供する。一実施形態では、ＮＡＮＤストリングの最後のワードラインに接続されているもの等のような選択メモリセルが、他のセル又はワードラインをプログラムするために利用される対応レベルと異なる一又は複数のプログラムベリファイレベル又は電圧を利用してプログラムされる。一実施形態は、プログラムオペレーションの間にストリングのためにプログラムされるべき最後のワードラインをプログラミングする際に、選択シジカル状態のためにより低い閾電圧ベリファイレベルを利用することを含む。他の実施形態は、選択シジカル状態に最後のワードラインのメモリセルをプログラムするために、より低いプログラム電圧を供給することを含む。いくつかの実施例においてより低いベリファイレベルを利用してプログラムされた状態を読み込むために、追加の読み込みレベルが設けられる。一実施形態では、ＮＡＮＤストリングのためにプログラムされるべき最後のワードラインのような選択メモリセル又はワードラインをプログラミングする際に、通常のステップサイズより大きい第２プログラム電圧ステップサイズが利用される。
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【課題】高メモリ密度、低電力消費、及び高信頼性を達成可能なＮＡＮＤ型多値メモリセルを提供する。
【解決手段】ＮＡＮＤ型多値メモリセルは、２つのドレイン／ソース領域を基板に有する。２つのドレイン／ソース領域の間における基板の上方には、酸化物−窒化物−酸化物構造体が形成される。このうち窒化物層は、電荷を非対称に捕獲する層として機能する。酸化物−窒化物−酸化物構造体の上方には、制御ゲートが配置される。ドレイン／ソース領域に非対称のバイアスをかけることで、ドレイン／ソース領域に高い電圧が生じ、これによってドレイン／ソース領域の略近傍における電荷捕獲層にＧＩＤＬ（ゲートに起因するドレインでの電流漏れ）正孔注入処理を行い、正孔を非対称な分布で注入する。 （もっと読む）

相変化メモリを低電圧動作および高温の動作又は放置させる場合に、記録保持信頼性を向上させること。
読み出し電圧をセット電圧およびリセット電圧以上として高速動作させ、読み出し後に読み出し前の状態を再書込みする、いわゆる破壊読出しを行う。または、複数個のセルを用いて１ビットの情報を記録する、いわゆるオアセルを用いて、高温時の動作又は放置のける信頼性を向上させる。破壊読出しおよびオアセルを用いた相変化メモリに必要な、回路構成および動作方法を用いる。 （もっと読む）

不揮発性メモリ・デバイスは、ソース／ドレイン領域の間のチャネル領域と、フローティング・ゲートと、制御ゲートと、チャネル領域とフローティング・ゲートとの間の第１の誘電体領域と、フローティング・ゲートと制御ゲートとの間の第２の誘電体領域とを有する。第１の誘電体領域はＨｉｇｈ−Ｋ材料を含む。不揮発性メモリ・デバイスは、フローティング・ゲートと制御ゲートとの間で第２の誘電体領域を介して電荷を移動させることによってプログラムおよび／または消去される。 （もっと読む）

【解決手段】第１の可変抵抗（５）は、第１の端子（７）と第３の端子（９）との間に接続され、第１の端子（７）と第３の端子（９）との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させる。第２の可変抵抗（６）は、第３の端子（９）と第２の端子（８）との間に接続され、第３の端子（９）と第２の端子（８）との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させる。第１の端子（７）と第３の端子（９）との間および第３の端子（９）と第２の端子（８）との間に所定のパルス電圧を印加して第１および第２の可変抵抗（５，６）の抵抗値を可逆的に変化させることにより１ビットあるいは多ビットの情報を記録する。 （もっと読む）

【課題】ＮＲＯＭセルの利点と縦型メモリセルの利点とを備えるメモリデバイスを提供する。
【解決手段】スプリットゲート縦型ＮＲＯＭメモリセル（１８９０）は、複数の酸化物柱状体（１８３０、１８３１）から構成される。複数の酸化物柱状体の各々の上部にはソース／ドレイン領域（１８４０、１８４１）が形成される。溝部が、酸化物柱状体の各対の間に形成される。ポリシリコン制御ゲート（１８００）が、酸化物柱状体の対の間の溝部に形成される。ポリシリコンプログラムゲート（１８０５、１８０６）が、制御ゲートと各酸化物柱状体との間に形成される。プログラムゲートは、各酸化物柱状体の側壁に沿って延在する。ゲート絶縁層（１８０２、１８０３）が、各プログラムゲートとその近傍の酸化物柱状体との間に形成される。各ゲート絶縁層は、少なくともひとつの電荷を捕獲する電荷捕獲構造を有する。一実施形態において、ゲート絶縁構造は、酸化物−窒化物−酸化物の層である。中間絶縁層（１８２２、１８２４）が、プログラムゲートと制御ゲートとの間に形成される。 （もっと読む）

【課題】電荷捕獲領域が重ならずにセルを小さくすることが可能なトランジスタを提供する。
【解決手段】窒化物リードオンリーメモリ（ＮＲＯＭ）セルは、窒化物層を有し、前記窒化物層は、トランジスタの中心部の下方に配置されない。前記窒化物層を有するゲート絶縁層は、２つの部分を有する。各部分は、構造分離された（ｓｔｒｕｃｔｕｒａｌｌｙ ｄｅｆｉｎｅｄ ａｎｄ ｓｅｐａｒａｔｅｄ）電荷捕獲領域を有する。電荷は、トランジスタの動作方向に応じて、ある特定の捕獲領域に蓄積される。前記ゲート絶縁層の前記２つの部分は、ポリシリコンゲート構造体の中間部分から外側部分を分離する。 （もっと読む）

メモリ蓄積ユニットの１つの連続するページをプログラムするとき、メモリ蓄積ユニットは、その目標の状態に達してプログラミングが禁止されるか、或いはそれ以上のプログラミングからロックアウトされる度に、なおプログラムされつつある隣接するメモリ蓄積ユニットに動揺を生じさせる。本発明は、プログラミングの一部として、動揺に対するオフセットがなおプログラムされつつある隣接するメモリ蓄積ユニットに加えられるようになっている回路および方法を提供する。このオフセットは、プログラミングが禁止されているメモリ蓄積ユニットとなおプログラムされつつあるメモリ蓄積ユニットとの隣接するビットライン間の制御された結合によって加えられる。このようにして、高密度メモリ蓄積ユニットを並列にプログラムする動作に固有のエラーが除去されるか、或いは最小にされる。
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