スピン注入FET
【課題】熱的安定性に優れ、素子破壊もないスピン注入FETを提供する。
【解決手段】本発明の例に関わるスピン注入FETは、磁化方向が固定される第1強磁性体11aと、スピン注入電流により磁化方向が変化する第2強磁性体11bと、第1及び第2強磁性体11a,11b間のチャネル上に形成されるゲート電極15と、チャネルに流れるスピン注入電流の向きを制御し、第2強磁性体11bの磁化方向を決定する第1ドライバ/シンカーPA,PB,NA,NBと、第2強磁性体11bの磁化容易軸方向の磁場を発生させるアシスト電流を流す配線BL(R)と、配線BL(R)を流れるアシスト電流の向きを制御する第2ドライバ/シンカーPC,PD,NC,NDとを備える。
【解決手段】本発明の例に関わるスピン注入FETは、磁化方向が固定される第1強磁性体11aと、スピン注入電流により磁化方向が変化する第2強磁性体11bと、第1及び第2強磁性体11a,11b間のチャネル上に形成されるゲート電極15と、チャネルに流れるスピン注入電流の向きを制御し、第2強磁性体11bの磁化方向を決定する第1ドライバ/シンカーPA,PB,NA,NBと、第2強磁性体11bの磁化容易軸方向の磁場を発生させるアシスト電流を流す配線BL(R)と、配線BL(R)を流れるアシスト電流の向きを制御する第2ドライバ/シンカーPC,PD,NC,NDとを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、磁気抵抗効果(magneto-resistive)を利用するスピン注入FET(spin-injection field effect transistor)に関する。
【背景技術】
【0002】
磁性膜を用いた磁気抵抗効果素子(magneto-resistive element)は、磁気ヘッドや、磁気センサなどの検出素子に加え、近年では、固体磁気メモリ(solid-state magnetic memory)としての磁気ランダムアクセスメモリ(MRAM: magnetic random access memory)や、リコンフィギャブル(re-configurable)なロジック回路などの先端デバイスに使用されている。
スピン注入FETは、磁気抵抗効果素子をこれら先端デバイスに適用した場合の一形態である。スピン注入FETの特徴は、ゲート電圧が一定であっても、磁気抵抗効果素子の磁化状態に応じてチャネルを流れる電流の値が変わる点にある。また、スピン注入FETでは、スピン偏極電子(Spin-polarized electrons)による磁化反転(magnetization reversal)を利用する。
【0003】
スピン注入FETは、例えば、磁気ランダムアクセスメモリにおいては、データを記憶するメモリセルとして用いられ、リコンフィギャブルなロジック回路においては、1つのロジックを実現するための要素として用いられる。
【0004】
しかし、従来のスピン注入FETでは、フリー層としての強磁性体が半導体基板に直接接触する構造を有していること、磁化反転のためのスピン注入電流の値が未だ107A/cm2程度と大きいことなどから、書き込み時の温度上昇に起因する熱擾乱が発生する、スピン注入電流により素子が破壊される可能性が高くなるなどの問題がある。
【非特許文献1】Appl.Phys.Lett. 84(13) 2307 (2004)
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明の例では、熱的安定性に優れ、素子破壊の問題も解決できるスピン注入FETを提案する。
【課題を解決するための手段】
【0006】
本発明の例に関わるスピン注入FETは、磁化方向が固定される第1強磁性体と、スピン注入電流により磁化方向が変化する第2強磁性体と、前記第1及び第2強磁性体間のチャネルと、前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第2強磁性体の磁化方向を決定する第1ドライバ/シンカーと、前記第2強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、前記配線を流れる前記アシスト電流の向きを制御する第2ドライバ/シンカーとを備える。
【発明の効果】
【0007】
本発明の例によれば、熱的安定性に優れ、素子破壊の問題も解決できるスピン注入FETを提供できる。
【発明を実施するための最良の形態】
【0008】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【0009】
1. 基本構造
まず、本発明の例に関わるスピン注入FETの基本構造について説明する。
【0010】
スピン注入FETについては、現在までにいくつかの構造が提案されている。例えば、特願2004−178130(出願日:2004年6月16日)に開示される構造では、2つのソース/ドレイン電極が強磁性体から構成される。
【0011】
この例では、ソース/ドレイン電極の一方を構成する強磁性体は、磁化方向が固定されたピン層(pinned layer)となり、他方を構成する強磁性体は、磁化方向が変化するフリー層(free layer)となる。しかし、フリー層の磁化反転に使用するスピン注入電流の経路(path)が明確ではない。
【0012】
ここでは、スピン注入電流の経路を含めたスピン注入FETの基本構造について説明する。
【0013】
(1) 全体
図1は、本発明の例に関わるスピン注入FETの基本構造を示している。
【0014】
このスピン注入FETは、半導体基板10の凹部に埋め込まれたソース/ドレイン電極としての強磁性体12a,12bと、半導体基板10及び強磁性体12a,12bの間のトンネルバリア層11a,11bと、強磁性体12a,12b間のチャネル上にゲート絶縁層14を介して配置されたゲート電極15と、強磁性体12a上の反強磁性体(pin layer)13とから構成される。
【0015】
強磁性体12a,12bの磁化容易軸方向は、紙面に垂直な方向である。
【0016】
強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となる。反強磁性体13上には、電極16aが配置される。電極16aは、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。
【0017】
また、電極16aは、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。
【0018】
強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。強磁性体12b上には、電極16bが配置される。電極16bは、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。
【0019】
また、電極16bは、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。
【0020】
ゲート電極15には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0021】
このスピン注入FETの特徴は、第一に、半導体基板10と強磁性体12a,12bとの間にトンネルバリア層11a,11bが形成されている点にある。
【0022】
半導体基板10と強磁性体12a,12bとの間にトンネルバリア層が存在せず、代わりにショットキーバリアが形成されるスピン注入FETの場合には、半導体基板10として真性半導体を用いなければならない。
【0023】
本発明の例に関わるスピン注入FETでは、半導体基板10と強磁性体12a,12bとの間にはトンネルバリア層11a,11bが形成されるため、半導体基板10は真性半導体に限定されない。
【0024】
但し、本発明の例においては、トンネルバリア層11a,11bの一方又は双方を省略することもできる。
【0025】
第二に、強磁性体12bの磁化状態を反転させるためのスピン注入電流がスピン注入FETのチャネルを流れる点にある。
【0026】
この場合、スピン注入FETには、書き込み時にスピン注入電流が流れ、読み出し時には、読み出し電流が流れることになる。両者は、例えば、共に、1mA以下の値に設定されるが、スピン注入電流の値は、読み出し電流の値よりも大きくなる。
【0027】
そこで、本発明の例に関わるスピン注入FETでは、両電流に対応できるように、ゲート絶縁層14の厚さや、ゲート電極15に与える制御信号Wi/Riの値が制御される。
【0028】
(2) 材料、サイズなど
図1のスピン注入FETに用いられる材料の例について説明する。
【0029】
このスピン注入FETは、半導体基板10と強磁性体12a,12bとの間にトンネルバリア層を有する。このため、半導体基板10としては、例えば、Si, Geなどの真性半導体、GaAs, ZnSeなどの化合物半導体、及び、これら半導体に不純物をドーピングした高導電性半導体から選択できる。
【0030】
また、強磁性体12a,12bの材料についも制限はなく、例えば、以下の材料から構成できる。
【0031】
i. NiFe合金、CoFe合金、CoFeNi合金
ii. (Co,Fe,Ni)-(Si,B)合金、
(Co,Fe,Ni)-(Si,B)-(P,Al,Mo,Nb,Mn)合金
iii. Co-(Zr,Hf,Nb,Ta,Ti)などのアモルファス
iv. Co2(CrxFe1-x)Al、Co2MnAl、Co2MnSiなどのホイスラー合金(ハーフメタル)
v. SiMn、GeMnなどの希薄磁性半導体
強磁性体(pinned layer)12aは、単層であっても、また、多層から構成されていても、いずれでもよい。強磁性体12aの厚さは、0.1 nmから100 nmの範囲内に設定される。強磁性体12aを超常磁性体に変化させないためには、強磁性体12aは、0.4 nm以上の厚さにすることが好ましい。
【0032】
強磁性体12aには、誘導磁気異方性又は形状磁気異方性により一方向に磁気異方性を持たせる。図1の例では、強磁性体12aは、紙面に垂直な方向に磁気異方性を有する。
【0033】
反強磁性体(pin layer)13は、強磁性体12aの磁化方向を固定する。図1の例では、強磁性体12aの磁化方向は、紙面の裏から表へ向かう方向に固定される。反強磁性体13としては、例えば、FeMn,PtMn,PtCrMn,NiMn,IrMn,NiO,Fe2O3などの材料を用いることができる。
【0034】
強磁性体(free layer)12bについても、単層であっても、また、多層から構成されていても、いずれでもよい。強磁性体12bの厚さは、強磁性体12aと同じ又は同程度、例えば、0.1 nmから100 nmの範囲内に設定される。強磁性体12bを超常磁性体に変化させないためには、強磁性体12bは、0.4 nm以上の厚さにすることが好ましい。
【0035】
強磁性体12bは、軟磁性層/強磁性層という2層構造、又は、強磁性層/軟磁性層/強磁性層という3層構造を有していてもよい。
【0036】
強磁性体12bについても、誘導磁気異方性又は形状磁気異方性により一方向に磁気異方性を持たせる。図1の例では、強磁性体12bは、紙面に垂直な方向に磁気異方性を有する。
【0037】
強磁性体12bの磁化方向は、スピン注入電流により変化させることができる。図1の例では、書き込み後の強磁性体12bの磁化方向は、紙面の裏から表へ向かう方向又は紙面の表から裏に向かう方向となる。
【0038】
書き込み後の強磁性体12bの磁化方向が紙面の裏から表へ向かう方向である場合には、その磁化方向は、強磁性体12aの磁化方向と同じになる。この状態をいわゆるパラレル状態(parallel state)と称する。
【0039】
また、書き込み後の強磁性体12bの磁化方向が紙面の表から裏へ向かう方向である場合には、その磁化方向は、強磁性体12aの磁化方向と反対になる。この状態をいわゆるアンチパラレル状態(anti-parallel state)と称する。
【0040】
強磁性体12a,12bには、Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Ru, Re, Os, Nb, Bなどの非磁性元素を添加してもよい。これらの非磁性元素は、強磁性体12a,12bの磁気特性、結晶性、機械的特性、化学的特性などの各種物性を調節する。
【0041】
トンネルバリア層11a,11bは、例えば、Si, Ge, Al, Ga, Mg, Ti, Taなどの元素の酸化物又は窒化物から構成される。ゲート絶縁層14は、例えば、SiO2,SiNなどの絶縁材料から構成される。
【0042】
ゲート電極14及び電極16a,16bは、例えば、不純物を含んだ導電性ポリシリコン、又は、Al, Cuなどの金属材料から構成される。
【0043】
(3) 動作
図1のスピン注入FETの動作について説明する。
i. 書き込み
書き込み時には、制御信号Ei,Fjを“L”にし、NチャネルMISトランジスタNE,NFをオフにする。
【0044】
まず、強磁性体12a,12bの磁化状態をパラレルにするには、図2に示すように、制御信号Aj,bBjを“H”にし、制御信号bAj,Bjを“L”にする。また、半導体基板10がP型である場合には、制御信号Wiを“H”にし、強磁性体12a,12bの間の半導体基板10の表面にNチャネルを形成し、半導体基板10がN型である場合には、制御信号Wiを“L”にし、強磁性体12a,12bの間の半導体基板10の表面にPチャネルを形成する。
【0045】
この時、PチャネルMISトランジスタPA及びNチャネルMISトランジスタNAがオンとなり、スピン注入FETには、強磁性体12bから強磁性体12aに向かうスピン注入電流Isが流れる。
【0046】
そして、強磁性体12aの磁化方向と同じ向きのスピン偏極電子は、スピン注入FETのチャネルを経由して強磁性体12b内に進入し、強磁性体12bに対してスピントルクを与える。
【0047】
その結果、強磁性体12bの磁化方向は、強磁性体12aの磁化方向と同じ(パラレル)になる。
【0048】
次に、強磁性体12a,12bの磁化状態をアンチパラレルにするには、図4に示すように、制御信号Bj,bAjを“H”にし、制御信号bBj,Ajを“L”にする。また、半導体基板10がP型である場合には、制御信号Wiを“H”にし、強磁性体12a,12bの間の半導体基板10の表面にNチャネルを形成し、半導体基板10がN型である場合には、制御信号Wiを“L”にし、強磁性体12a,12bの間の半導体基板10の表面にPチャネルを形成する。
【0049】
この時、PチャネルMISトランジスタPB及びNチャネルMISトランジスタNBがオンとなり、スピン注入FETには、強磁性体12aから強磁性体12bに向かうスピン注入電流Isが流れる。
【0050】
そして、強磁性体12aの磁化方向と反対向きのスピン偏極電子は、強磁性体12aで反射され、強磁性体12b内に進入し、強磁性体12bに対してスピントルクを与える。
【0051】
その結果、強磁性体12bの磁化方向は、強磁性体12aの磁化方向と反対(アンチパラレル)になる。
【0052】
ii. 読み出し
読み出し時には、図6に示すように、制御信号bAj,bBjを“H”、制御信号Aj,Bjを“L”にし、PチャネルMISトランジスタPA,PB及びNチャネルMISトランジスタNA,NBをオフにする。
【0053】
また、制御信号Ei,Fjを“H”にし、NチャネルMOSトランジスタNE,NFをオンにする。
【0054】
さらに、半導体基板10がP型である場合には、制御信号Riを“H”にし、強磁性体12a,12bの間の半導体基板10の表面にNチャネルを形成し、半導体基板10がN型である場合には、制御信号Riを“L”にし、強磁性体12a,12bの間の半導体基板10の表面にPチャネルを形成する。
【0055】
この時、読み出し電流Ireadが、センスアンプS/Aからスピン注入FETを経由して接地点Vssに向かって流れる。
【0056】
ここで、スピン注入FETを構成する強磁性体12a,12bがパラレル状態にあると、例えば、図3のエネルギーバンドから明らかなように、強磁性体12bから強磁性体12aへの電子の移動が容易に行われるため、スピン注入FETのコンダクタンスが大きくなる。
【0057】
具体的には、電極16a,16b間に電圧が印加されると、強磁性体12b内の電子は、伝導帯に励起され、トンネルバリア層11a,11bのエネルギー障壁を通過し、強磁性体12aの伝導帯に移動しようとする。
【0058】
この時、強磁性体12a,12b内における上向きにスピン偏極された電子、即ち、アップスピン(up-spin)のエネルギーバンドは互いにほぼ一致し、かつ、強磁性体12a,12b内における下向きにスピン偏極された電子、即ち、ダウンスピン(down-spin)のエネルギーバンドも互いにほぼ一致する。
【0059】
その結果、アップスピン及びダウンスピン共に、強磁性体12bから強磁性体12aへの移動が容易に行われる。
【0060】
一方、スピン注入FETを構成する強磁性体12a,12bがアンチパラレル状態にあると、例えば、図5のエネルギーバンドから明らかなように、強磁性体12bから強磁性体12aへの電子の移動が困難になるため、スピン注入FETのコンダクタンスが小さくなる。
【0061】
具体的には、電極16a,16b間に電圧が印加されると、強磁性体12b内の電子は、伝導帯に励起され、トンネルバリア層11a,11bのエネルギー障壁を通過し、強磁性体12aの伝導帯に移動しようとする。
【0062】
しかし、強磁性体12a内におけるアップスピンのエネルギーバンドと強磁性体12b内におけるアップスピンのエネルギーバンドとは互いに一致しておらず、かつ、強磁性体12a内におけるダウンスピンのエネルギーバンドと強磁性体12b内におけるダウンスピンのエネルギーバンドとについても、互いに一致していない。
【0063】
その結果、アップスピン及びダウンスピン共に、強磁性体12bから強磁性体12aへの移動が困難となる。
【0064】
このように、強磁性体12a,12b、即ち、磁気抵抗効果素子の状態がパラレルか又はアンチパラレルかによって、スピン注入FETのコンダクタンス、即ち、オン時に流れる電流値が変化するため、例えば、このコンダクタンスの変化をセンスアンプS/Aにより読み取れば、スピン注入FETの状態を判定できる。
【0065】
尚、図3及び図5のエネルギーバンドは、強磁性体12a,12bにホイスラー合金などのハーフメタル材料を使用した場合の例としている。
【0066】
(4) まとめ
本発明の例に関わるスピン注入FETの基本構造によれば、具体的に、スピン注入FETにスピン注入電流を流して、その状態を変化させたり、さらに、スピン注入FETの状態を読み出すことができる。
【0067】
従って、ここで提案するスピン注入FETを、具体的に、磁気ランダムアクセスメモリやリコンフィギャブルなロジック回路などの先端デバイスに適用することが可能になる。
【0068】
尚、図1のスピン注入FETは、磁気ランダムアクセスメモリへの適用を前提としている。ここで提案するスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、図1内のセンスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0069】
2. 熱擾乱
スピン注入FETにおける熱擾乱の問題について説明する。
【0070】
スピン注入FETでは、フリー層としての強磁性体の磁化反転にスピン偏極電子を用いる。このスピン偏極電子を発生させるためのスピン注入電流は、書き込み時に磁気抵抗効果素子の温度を上昇させ、磁化反転に必要なスピン注入電流の値のばらつき、さらには、磁気抵抗効果素子の磁気抵抗変化率(MR比)のばらつきという熱擾乱を発生させる。
【0071】
図7は、スピン注入FETの熱擾乱の例を示している。
書き込みは、ゲート電圧を一定(1.5V)とし、パルス幅 50nsec のスピン注入電流をスピン注入FETに流して実行する。
【0072】
ソース−ドレインパルス電圧(Source-Drain pulse voltage)の値がプラスのときは、図2に示すようなスピン注入電流Isが流れる。この時、磁気抵抗効果素子はパラレル状態になるが、スイッチング(磁化反転)に必要なスピン注入電流の値にばらつきが生じる。
【0073】
同様に、ソース−ドレインパルス電圧(Source-Drain pulse voltage)の値がマイナスのときは、図4に示すようなスピン注入電流Isが流れる。この時、磁気抵抗効果素子はアンチパラレル状態になるが、スイッチング(磁化反転)に必要なスピン注入電流の値にばらつきが生じる。
【0074】
また、ゲート電圧VGateを 1.0V としたときのスピン注入FETのドレイン電流(Drain current)を測定する。
【0075】
磁気抵抗効果素子がパラレル状態のときのドレイン電流は、200μA/μm2を超える大きな値となるが、その値には、書き込み時の発熱に起因したばらつきが生じる。同様に、磁気抵抗効果素子がアンチパラレル状態のときのドレイン電流は、50μA/μm2を下回る小さな値となるが、その値には、書き込み時の発熱に起因したばらつきが生じる。
【0076】
図8は、パルス幅 50nsec のスピン注入電流をスピン注入FETに流した場合の磁気抵抗効果素子の温度上昇を示している。
【0077】
スピン注入電流を磁気抵抗効果素子に与えている間は、磁気抵抗効果素子の温度は一定の割合で上昇し続ける。その値は、最大で130℃程度になる。スピン注入電流を遮断した後も、磁気抵抗効果素子の温度が十分に冷えるまでには、数十nsec の時間、本例の場合には、50nsec 以上の時間を要する。
【0078】
3. 実施の形態
以下の実施の形態では、熱擾乱の問題を解決でき、熱的安定性に優れ、素子破壊も生じないスピン注入FETを提案する。
【0079】
そのようなスピン注入FETとしては、書き込み時に、スピン注入電流により磁化反転(スイッチング)を行う機構を有すると共に、磁気抵抗効果素子のフリー層の磁化容易軸方向の磁場を磁化反転のアシストとして発生させる機構を有する、というものである。
【0080】
スピン注入電流による書き込みと電流磁場(アシスト電流により発生させる磁場)による書き込みとを兼用することで、書き込み時の熱擾乱を抑えることができると共に、スピン注入電流の値を小さくすることができ、熱的安定性に優れ、素子破壊も生じないスピン注入FETを提供できる。
【0081】
即ち、スピン注入方式では、電子スピンの歳差運動を助長して磁化反転を行うため、フリー層は熱揺らぎの影響を多大に受けることになるが、このアシスト磁場は、スピン偏極電子により上昇した磁気抵抗効果素子の温度が十分に下がるまでフリー層内の電子スピンの熱擾乱を抑える。
【0082】
従って、スピン注入電流を用いた書き込み時にアシスト磁場を発生させることにより、電子スピンの歳差運動を抑制し、熱擾乱による磁気抵抗効果素子の特性のばらつきを低減できる。
【0083】
また、スピン注入電流の値を小さくできることに伴い、トンネルバリアの破壊などの問題も防止できる。
【0084】
尚、磁気抵抗効果素子の磁化容易軸方向のアシスト磁場は、書き込み時におけるフリー層内の電子スピンの熱擾乱を抑えるもので、磁化反転をメインに行うものではないので、このアシスト磁場を発生させるためのアシスト電流の値は、1mA以下で十分である。
【0085】
(1) 第1実施の形態
A. 全体
図9は、第1実施の形態のスピン注入FETの構造を示している。
【0086】
半導体基板10内には、例えば、STI(shallow trench isolation)構造の素子分離絶縁層17が形成される。この素子分離絶縁層17に取り囲まれた素子領域内にスピン注入FETが形成される。
【0087】
このスピン注入FETは、半導体基板10の凹部に埋め込まれたソース/ドレイン電極としての強磁性体12a,12bと、半導体基板10及び強磁性体12a,12bの間のトンネルバリア層11a,11bと、強磁性体12a,12b間のチャネル上にゲート絶縁層を介して配置されたゲート電極15と、強磁性体12a上の反強磁性体13とから構成される。
【0088】
強磁性体12a,12bの磁化容易軸方向は、ロウ方向である。また、強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となり、強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0089】
このようなスピン注入FETを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【0090】
スピン注入FETのゲート電極15は、メモリセルアレイのロウ方向に延びるワード線に接続される。ワード線には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0091】
ビット線BL(L)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18aを介して反強磁性体13に接続される。
【0092】
ビット線BL(L)の一端は、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。NチャネルMISトランジスタNFのゲートには、j番目のカラムを選択するための制御信号Fjが入力される。
【0093】
ビット線BL(L)の他端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0094】
ビット線BL(R)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18bを介して強磁性体12bに接続される。
【0095】
ビット線BL(R)は、フリー層としての強磁性体12bの近傍、本例では、強磁性体12bの上部に配置される。ビット線BL(R)には、書き込み時に、スピン注入磁化反転のためのスピン注入電流と、フリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流の双方が流れる。
【0096】
ビット線BL(R)の一端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0097】
また、ビット線BL(R)の一端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0098】
ビット線BL(R)の他端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0099】
また、ビット線BL(R)の他端は、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。NチャネルMISトランジスタNEのゲートには、制御信号Eiが入力される。
【0100】
このようなスピン注入FETによれば、書き込み時には、ドライバ/シンカーにより、磁化反転(スイッチング)に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【0101】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入FETを提供できる。
【0102】
尚、第1実施の形態では、スピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、これらの一方又は双方を省略することもできる。
【0103】
例えば、図9のスピン注入FETのトンネルバリア層11a,11bの双方を省略し、図10に示すようなショットキーバリアタイプのスピン注入FETとすることも可能である。
【0104】
B. 材料、サイズなど
第1実施の形態では、材料、サイズなどに関しては、基本構造で説明した材料、サイズなどをそのまま適用できる。
【0105】
C. 動作
図9のスピン注入FETの動作について説明する。
尚、図10のスピン注入FETに関しても、以下に説明する図9のスピン注入FETの動作と同じとなる。
【0106】
また、前提として、スピン注入FETの強磁性体(ソース/ドレイン)12a,12bは、メモリセルアレイのロウ方向に磁気異方性を有しているものとする。即ち、強磁性体12a,12bの磁化容易軸方向は、ロウ方向、その困難軸方向は、カラム方向となる。
【0107】
i. 書き込み
書き込み時には、制御信号Ei,Fjを“L”にし、NチャネルMISトランジスタNE,NFをオフにする。
【0108】
まず、強磁性体12a,12bの磁化状態をパラレルにするには、図11に示すように、制御信号Aj,bBjを“H”にし、制御信号bAj,Bjを“L”にする。また、半導体基板10がP型である場合には、制御信号Wiを“H”にし、強磁性体12a,12bの間の半導体基板10の表面にNチャネルを形成し、半導体基板10がN型である場合には、制御信号Wiを“L”にし、強磁性体12a,12bの間の半導体基板10の表面にPチャネルを形成する。
【0109】
この時、PチャネルMISトランジスタPA及びNチャネルMISトランジスタNAがオンとなり、スピン注入FETには、強磁性体12bから強磁性体12aに向かうスピン注入電流Isが流れる。
【0110】
そして、強磁性体12aの磁化方向と同じ向きのスピン偏極電子は、スピン注入FETのチャネルを経由して強磁性体12b内に進入し、強磁性体12bに対してスピントルクを与える。
【0111】
その結果、強磁性体12bの磁化方向は、強磁性体12aの磁化方向と同じ(パラレル)になる。
【0112】
ここで、本発明の例では、スピン注入FETにスピン注入電流Isを流すと同時、又は、スピン注入電流Isを流す前若しくは後に、フリー層としての強磁性体12bの近傍に配置されるビット線BL(R)にアシスト電流Iaを流し、アシスト電流Iaにより発生するアシスト磁場を強磁性体12aの熱擾乱の防止に利用する。
【0113】
即ち、制御信号Cj,bDjを“H”にし、制御信号bCj,Djを“L”にする。この時、PチャネルMISトランジスタPC及びNチャネルMISトランジスタNCがオンとなり、ビット線BL(R)には、ピン層としての強磁性体12bの磁化方向と同じ方向のアシスト磁場をフリー層としての強磁性体12bに作用させるためのアシスト電流Iaが流れる。
【0114】
その結果、書き込み時における強磁性体12b内の電子スピンの歳差運動が抑制され、熱擾乱の発生が防止される。
【0115】
尚、スピン注入電流Isを遮断した後も、磁気抵抗効果素子が十分に冷えるまでには、数十 nsec の時間を要する。従って、アシスト電流Iaは、スピン注入電流Isを遮断した後も流し続けることが好ましい。
【0116】
例えば、制御信号bAjを“L”から“H”にしてPチャネルMISトランジスタPAをオフにした後、制御信号Ajを“H”から“L”にしてNチャネルMISトランジスタNAをオフにし、スピン注入電流Isを遮断する。この後、一定期間が経過してから、制御信号bCjを“L”から“H”にしてPチャネルMISトランジスタPCをオフにした後、制御信号Cjを“H”から“L”にしてNチャネルMISトランジスタNCをオフにし、アシスト電流Iaを遮断する。
【0117】
次に、強磁性体12a,12bの磁化状態をアンチパラレルにするには、図12に示すように、制御信号Bj,bAjを“H”にし、制御信号bBj,Ajを“L”にする。また、半導体基板10がP型である場合には、制御信号Wiを“H”にし、強磁性体12a,12bの間の半導体基板10の表面にNチャネルを形成し、半導体基板10がN型である場合には、制御信号Wiを“L”にし、強磁性体12a,12bの間の半導体基板10の表面にPチャネルを形成する。
【0118】
この時、PチャネルMISトランジスタPB及びNチャネルMISトランジスタNBがオンとなり、スピン注入FETには、強磁性体12aから強磁性体12bに向かうスピン注入電流Isが流れる。
【0119】
そして、強磁性体12aの磁化方向と反対向きのスピン偏極電子は、強磁性体12aで反射され、強磁性体12b内に進入し、強磁性体12bに対してスピントルクを与える。
【0120】
その結果、強磁性体12bの磁化方向は、強磁性体12aの磁化方向と反対(アンチパラレル)になる。
【0121】
ここで、本発明の例では、スピン注入FETにスピン注入電流Isを流すと同時、又は、スピン注入電流Isを流す前若しくは後に、フリー層としての強磁性体12bの近傍に配置されるビット線BL(R)にアシスト電流Iaを流し、アシスト電流Iaにより発生するアシスト磁場を強磁性体12aの熱擾乱の防止に利用する。
【0122】
即ち、制御信号Dj,bCjを“H”にし、制御信号bDj,Cjを“L”にする。この時、PチャネルMISトランジスタPD及びNチャネルMISトランジスタNDがオンとなり、ビット線BL(R)には、ピン層としての強磁性体12bの磁化方向と反対方向のアシスト磁場をフリー層としての強磁性体12bに作用させるためのアシスト電流Iaが流れる。
【0123】
その結果、書き込み時における強磁性体12b内の電子スピンの歳差運動が抑制され、熱擾乱の発生が防止される。
【0124】
尚、スピン注入電流Isを遮断した後も、磁気抵抗効果素子が十分に冷えるまでには、数十 nsec の時間を要する。従って、アシスト電流Iaは、スピン注入電流Isを遮断した後も流し続けることが好ましい。
【0125】
例えば、制御信号bBjを“L”から“H”にしてPチャネルMISトランジスタPBをオフにした後、制御信号Bjを“H”から“L”にしてNチャネルMISトランジスタNBをオフにし、スピン注入電流Isを遮断する。この後、一定期間が経過してから、制御信号bDjを“L”から“H”にしてPチャネルMISトランジスタPDをオフにした後、制御信号Djを“H”から“L”にしてNチャネルMISトランジスタNDをオフにし、アシスト電流Iaを遮断する。
【0126】
ii. 読み出し
読み出し時には、図13に示すように、制御信号bAj,bBjを“H”、制御信号Aj,Bjを“L”にし、PチャネルMISトランジスタPA,PB及びNチャネルMISトランジスタNA,NBをオフにする。
【0127】
また、制御信号Ei,Fjを“H”にし、NチャネルMOSトランジスタNE,NFをオンにする。
【0128】
さらに、半導体基板10がP型である場合には、制御信号Riを“H”にし、強磁性体12a,12bの間の半導体基板10の表面にNチャネルを形成し、半導体基板10がN型である場合には、制御信号Riを“L”にし、強磁性体12a,12bの間の半導体基板10の表面にPチャネルを形成する。
【0129】
この時、読み出し電流Ireadが、センスアンプS/Aからスピン注入FETを経由して接地点Vssに向かって流れる。
【0130】
ここで、スピン注入FETを構成する強磁性体12a,12bがパラレル状態にあると、強磁性体12bから強磁性体12aへの電子の移動が容易に行われるため、スピン注入FETのコンダクタンスが大きくなる。
【0131】
一方、スピン注入FETを構成する強磁性体12a,12bがアンチパラレル状態にあると、強磁性体12bから強磁性体12aへの電子の移動が困難になるため、スピン注入FETのコンダクタンスが小さくなる。
【0132】
このように、強磁性体12a,12b、即ち、磁気抵抗効果素子の状態がパラレルか又はアンチパラレルかによって、スピン注入FETのコンダクタンス、即ち、オン時に流れる電流値が変化するため、例えば、このコンダクタンスの変化をセンスアンプS/Aにより読み取れば、スピン注入FETの状態を判定できる。
【0133】
D. まとめ
第1実施の形態に関わるスピン注入FETによれば、スピン注入電流による磁化反転方式を採用すると共に、磁化反転時におけるフリー層内の電子スピンの熱揺らぎを抑制するアシスト磁場(電流磁場)を利用する磁場アシスト方式を採用する。
【0134】
従って、熱的安定性に優れ、素子特性のばらつきがなく、さらに、スピン注入電流の値も小さくできることから素子破壊の問題も解決できるスピン注入FETを提案できる。
【0135】
尚、図9及び図10のスピン注入FETは、磁気ランダムアクセスメモリへの適用を前提としている。第1実施の形態のスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、図9及び図10内のセンスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0136】
(2) 第2実施の形態
第2実施の形態は、第1実施の形態の改良例である。
第2実施の形態のスピン注入FETは、第1実施の形態のスピン注入FETの特徴の全てを含んでいる。
【0137】
第2実施の形態では、図14及び図15に示すように、スピン注入FETのゲート電極15の側壁にサイドウォールと呼ばれる絶縁層19が形成される。この絶縁層19は、反強磁性体13とゲート電極15との短絡を防止すること、セルフアラインで反強磁性体13を形成することなどを目的に形成される。
【0138】
尚、スピン注入FETの材料、サイズ、動作などは、第1実施の形態と同じであるため、ここでは、その説明を省略する。
【0139】
第2実施の形態においても、熱的安定性に優れ、素子特性のばらつきがなく、スピン注入電流の値も小さいスピン注入FETを実現できる。
【0140】
(3) 第3実施の形態
第3実施の形態は、第1実施の形態の変形例である。
第3実施の形態のスピン注入FETでは、第1実施の形態のスピン注入FETとは異なり、磁気抵抗効果素子を構成する強磁性体及びトンネルバリア層が半導体基板上に形成される。
【0141】
まず、スピン注入FETの基本構造について説明する。
【0142】
図16は、第3実施の形態の前提となる基本構造を示している。
【0143】
半導体基板10の表面領域には、ソース/ドレイン拡散層12A,12Bが形成される。ソース/ドレイン拡散層12A,12Bは、スピン注入FETがPチャネルタイプ(半導体基板10がN型)である場合には、P型不純物層から構成され、スピン注入FETがNチャネルタイプ(半導体基板10がP型)である場合には、N型不純物層から構成される。
【0144】
ソース/ドレイン拡散層12A上には、トンネルバリア層11aが形成され、トンネルバリア層11a上には、強磁性体12aが形成される。また、強磁性体12a上には、反強磁性体13が形成される。強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となる。
【0145】
反強磁性体13上には、電極16aが配置される。電極16aは、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。
【0146】
また、電極16aは、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。
【0147】
ソース/ドレイン拡散層12B上には、トンネルバリア層11bが形成され、トンネルバリア層11b上には、強磁性体12bが形成される。強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0148】
強磁性体12b上には、電極16bが配置される。電極16bは、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。
【0149】
また、電極16bは、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。
【0150】
ソース/ドレイン拡散層12A,12B間のチャネル上には、ゲート絶縁層14が形成され、ゲート絶縁層14上には、ゲート電極15が形成される。ゲート電極15には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。また、ゲート電極15上には、キャップ絶縁層20Aが形成され、その側壁には、絶縁層19が形成される。
【0151】
尚、ソース/ドレイン拡散層12A,12Bと強磁性体12a,12bとの間のトンネルバリア層11a,11bについては、その一方又は双方を省略することもできる。
【0152】
図17は、第3実施の形態のスピン注入FETの構造を示している。
【0153】
本例は、図16の基本構造にアシスト磁場を発生させる機構を付加した点に特徴を有する。
【0154】
半導体基板10内には、例えば、STI構造の素子分離絶縁層17が形成される。この素子分離絶縁層17に取り囲まれた素子領域内にスピン注入FETが形成される。
【0155】
半導体基板10の表面領域には、ソース/ドレイン拡散層12A,12Bが形成される。ソース/ドレイン拡散層12A上には、トンネルバリア層11aが形成され、トンネルバリア層11a上には、強磁性体12aが形成される。また、強磁性体12a上には、反強磁性体13が形成される。
【0156】
ソース/ドレイン拡散層12B上には、トンネルバリア層11bが形成され、トンネルバリア層11b上には、強磁性体12bが形成される。
【0157】
強磁性体12a,12bの磁化容易軸方向は、ロウ方向である。また、強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となり、強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0158】
ソース/ドレイン拡散層12A,12B間のチャネル上には、ゲート絶縁層14が形成され、ゲート絶縁層14上には、ゲート電極15が形成される。また、ゲート電極15上には、キャップ絶縁層20Aが形成され、その側壁には、絶縁層19が形成される。
【0159】
このようなスピン注入FETを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【0160】
スピン注入FETのゲート電極15は、メモリセルアレイのロウ方向に延びるワード線に接続される。ワード線には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0161】
ビット線BL(L)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18aを介して反強磁性体13に接続される。
【0162】
ビット線BL(L)の一端は、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。NチャネルMISトランジスタNFのゲートには、j番目のカラムを選択するための制御信号Fjが入力される。
【0163】
ビット線BL(L)の他端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0164】
ビット線BL(R)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18bを介して強磁性体12bに接続される。
【0165】
ビット線BL(R)は、フリー層としての強磁性体12bの近傍、本例では、強磁性体12bの上部に配置される。ビット線BL(R)には、書き込み時に、スピン注入磁化反転のためのスピン注入電流と、フリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流の双方が流れる。
【0166】
ビット線BL(R)の一端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0167】
また、ビット線BL(R)の一端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0168】
ビット線BL(R)の他端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0169】
また、ビット線BL(R)の他端は、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。NチャネルMISトランジスタNEのゲートには、制御信号Eiが入力される。
【0170】
このようなスピン注入FETによれば、書き込み時には、ドライバ/シンカーにより、磁化反転(スイッチング)に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【0171】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入FETを提供できる。
【0172】
尚、第3実施の形態では、スピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、これらの一方又は双方を省略することもできる。
【0173】
また、第3実施の形態は、磁気ランダムアクセスメモリへの適用を前提としている。第3実施の形態のスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、図16及び図17内のセンスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0174】
さらに、スピン注入FETの材料、サイズ、動作などに関しては、第1実施の形態と同じであるため、ここでは、その説明を省略する。
【0175】
(4) 第4実施の形態
第4実施の形態も、第1実施の形態の変形例である。
第4実施の形態では、スピン注入FETがSOI(silicon on insulator)基板上に形成される例について説明する。
【0176】
まず、スピン注入FETの基本構造について説明する。
【0177】
図18は、第4実施の形態の前提となる基本構造を示している。
【0178】
半導体基板10上には、絶縁層10Aが形成され、この絶縁層10A上にスピン注入FETが形成される。
【0179】
ソース/ドレイン電極としての強磁性体12a,12bの間には、半導体層10Bが形成される。半導体層10Bは、例えば、スピン注入FETがPチャネルタイプである場合には、N型となり、スピン注入FETがNチャネルタイプである場合には、P型となる。
【0180】
強磁性体12a,12bの底面は、絶縁層10Aに接触している。また、半導体層10Bと強磁性体12a,12bとの間には、トンネルバリア層11a,11bが形成される。強磁性体12a上には、反強磁性体13が形成される。
【0181】
強磁性体12a,12bの磁化容易軸方向は、紙面に垂直な方向である。強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となり、強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0182】
反強磁性体13上には、電極16aが配置される。電極16aは、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。
【0183】
また、電極16aは、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。
【0184】
強磁性体12b上には、電極16bが配置される。電極16bは、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。
【0185】
また、電極16bは、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。
【0186】
強磁性体12a,12b間のチャネル上には、ゲート絶縁層14が形成され、ゲート絶縁層14上には、ゲート電極15が形成される。ゲート電極15には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0187】
尚、半導体層10Bと強磁性体12a,12bとの間のトンネルバリア層11a,11bについては、その一方又は双方を省略することもできる。
【0188】
図19は、第4実施の形態のスピン注入FETの構造を示している。
【0189】
本例は、図18の基本構造にアシスト磁場を発生させる機構を付加した点に特徴を有する。
【0190】
半導体基板10上には、絶縁層10A及びSTI構造の素子分離絶縁層17が形成される。これら絶縁層10A及び素子分離絶縁層17に取り囲まれた素子領域内にスピン注入FETが形成される。
【0191】
ソース/ドレイン電極としての強磁性体12a,12bの間には、半導体層10Bが形成される。半導体層10Bは、例えば、スピン注入FETがPチャネルタイプである場合には、N型となり、スピン注入FETがNチャネルタイプである場合には、P型となる。
【0192】
強磁性体12a,12bの底面は、絶縁層10Aに接触している。また、半導体層10Bと強磁性体12a,12bとの間には、トンネルバリア層11a,11bが形成される。強磁性体12a上には、反強磁性体13が形成される。
【0193】
強磁性体12a,12bの磁化容易軸方向は、ロウ方向である。また、強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となり、強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0194】
強磁性体12a,12b間のチャネル上には、ゲート絶縁層を介してゲート電極15が形成される。ゲート電極15上には、キャップ絶縁層を形成してもよく、また、ゲート電極15の側壁には、絶縁層(サイドウォール)を形成してもよい。
【0195】
このようなスピン注入FETを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【0196】
スピン注入FETのゲート電極15は、メモリセルアレイのロウ方向に延びるワード線に接続される。ワード線には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0197】
ビット線BL(L)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18aを介して反強磁性体13に接続される。
【0198】
ビット線BL(L)の一端は、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。NチャネルMISトランジスタNFのゲートには、j番目のカラムを選択するための制御信号Fjが入力される。
【0199】
ビット線BL(L)の他端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0200】
ビット線BL(R)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18bを介して強磁性体12bに接続される。
【0201】
ビット線BL(R)は、フリー層としての強磁性体12bの近傍、本例では、強磁性体12bの上部に配置される。ビット線BL(R)には、書き込み時に、スピン注入磁化反転のためのスピン注入電流と、フリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流の双方が流れる。
【0202】
ビット線BL(R)の一端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0203】
また、ビット線BL(R)の一端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0204】
ビット線BL(R)の他端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0205】
また、ビット線BL(R)の他端は、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。NチャネルMISトランジスタNEのゲートには、制御信号Eiが入力される。
【0206】
このようなスピン注入FETによれば、書き込み時には、ドライバ/シンカーにより、磁化反転(スイッチング)に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【0207】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入FETを提供できる。
【0208】
尚、第4実施の形態では、スピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、これらの一方又は双方を省略することもできる。
【0209】
また、第4実施の形態は、磁気ランダムアクセスメモリへの適用を前提としている。第4実施の形態のスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、図18及び図19内のセンスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0210】
さらに、スピン注入FETの材料、サイズ、動作などは、第1実施の形態と同じであるため、ここでは、その説明を省略する。
【0211】
(5) 第5実施の形態
第5実施の形態は、第2実施の形態の改良例である。
第5実施の形態のスピン注入FETは、第2実施の形態のスピン注入FETの特徴の全てを含んでいる。
【0212】
第5実施の形態では、図20及び図21に示すように、磁化方向が固定されるピン層は、SAF(synthetic anti-ferromagnetic)構造を有する。
【0213】
即ち、強磁性体12a上には、非磁性体20が形成され、非磁性体20上には、強磁性体21が形成される。強磁性体12a/非磁性体20/強磁性体21からなる3層構造により、SAF構造が形成される。
【0214】
このようなピン構造とすることにより、強磁性体12a,21の磁化方向は、例えば、反強磁性的な相互作用(反強磁性結合)により互いに反対向きに強く固定される。このため、書き込み時におけるピン層の磁化方向を安定させることができる。
【0215】
また、SAF構造を用いると、アニールプロセスを用いなくても、強磁性体12a,21の磁化方向を互いに180°異なる向きに設定できる。
【0216】
本例において、強磁性体12a,12bの間の磁気モーメント(磁化)をアンチパラレル状態からパラレル状態へ反転させる場合、強磁性体12aから強磁性体12bへ電子を注入すると、強磁性体12aと同じ方向にスピン偏極した電子は、トンネルバリア層11a,11bを通過し、強磁性体12bに対してスピントルクを与える。
【0217】
従って、強磁性体12a,12bの間の磁気モーメントがアンチパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、パラレル状態になる。
【0218】
また、強磁性体12a,12bの間の磁気モーメント(磁化)をパラレル状態からアンチパラレル状態へ反転させる場合、強磁性体12bから強磁性体12aへ電子を注入すると、強磁性体12aと反対方向にスピン偏極した電子は、反射され、トンネルバリア層11a,11bを通過し、強磁性体12bに対してスピントルクを与える。
【0219】
従って、強磁性体12a,12bの間の磁気モーメントがパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、アンチパラレル状態になる。
【0220】
このように、スピン注入電流を流す方向を変えることによりフリー層としての強磁性体12bの磁化方向を反転できるため、スピン注入による“0”,“1”書き込みが可能になる。
【0221】
強磁性体12a,21が Co, Feを含む強磁性材料(例えば、Coリッチ、Feリッチ)から構成される場合には、非磁性体20としては、Ru、Ir、Rhのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。非磁性体20は、Ni, Bを含んでいてもよい。
【0222】
尚、図20及び図21のスピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、図22及び図23に示すように、第5実施の形態は、ショットキーバリアタイプにも適用できる。
【0223】
(6) 第6実施の形態
第6実施の形態も、第2実施の形態の改良例である。
第6実施の形態のスピン注入FETは、第2実施の形態のスピン注入FETの特徴の全てを含んでいる。
【0224】
第6実施の形態では、図24及び図25に示すように、フリー層としての強磁性体12b上にもピン層が形成される。
【0225】
即ち、強磁性体12b上には、非磁性体20が形成され、非磁性体20上には、磁化方向が固定されるピン層としての強磁性体21が形成される。また、強磁性体21上には、反強磁性体13が形成される。
【0226】
ここで、本例では、フリー層としての強磁性体12bの一方側に配置される強磁性体(ピン層)11aの磁化方向と強磁性体12bの他方側に配置される強磁性体(ピン層)21の磁化方向とは、互いに反対方向を向いている。
【0227】
このようなピン構造とすることにより、デバイス構造面から、磁化反転に必要なスピン注入電流の電流密度の低減に貢献できる。
【0228】
本例において、強磁性体12a,12bの間の磁気モーメント(磁化)をアンチパラレル状態からパラレル状態へ反転させる場合、強磁性体12aから強磁性体12bへ電子を注入すると、強磁性体12aの磁化方向と同じ方向にスピン偏極した電子は、トンネルバリア層11a,11bを通過し、強磁性体12bに対してスピントルクを与える。
【0229】
また、強磁性体21の磁化方向は、強磁性体12aの磁化方向と反対であるため、強磁性体12aの磁化方向と同じ方向にスピン偏極した電子は、非磁性体20で反射され、強磁性体12bに対してスピントルクを与える。
【0230】
従って、強磁性体12a,12bの間の磁気モーメントがアンチパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、パラレル状態になる。
【0231】
また、強磁性体12a,12bの間の磁気モーメント(磁化)をパラレル状態からアンチパラレル状態へ反転させる場合、強磁性体21から強磁性体12bへ電子を注入すると、強磁性体21の磁化方向と同じ方向にスピン偏極した電子は、非磁性体20を経由して、強磁性体12bに対してスピントルクを与える。
【0232】
また、強磁性体12bから強磁性体12aに向かって電子が移動する際、強磁性体12aの磁化方向と同じ方向にスピン偏極した電子は、トンネルバリア層11a,11b及びチャネルを経由して強磁性体12aに移動し易くなるが、強磁性体12aの磁化方向と反対方向にスピン偏極した電子(強磁性体21の磁化方向と同じ方向にスピン偏極した電子)は、反射され、強磁性体12bに対してスピントルクを与える。
【0233】
従って、強磁性体12a,12bの間の磁気モーメントがパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、アンチパラレル状態になる。
【0234】
このように、スピン注入電流を流す方向を変えることによりフリー層としての強磁性体12bの磁化方向を反転できるため、スピン注入による“0”,“1”書き込みが可能になる。
【0235】
尚、スピン偏極電子を非磁性体20において効率的に反射させ、さらなるスピン注入電流の低減を図るために、非磁性体20及び強磁性体21は、以下の材料の組み合わせから構成することが好ましい。
【0236】
強磁性体21が Coを含む強磁性材料(例えば、Coリッチ)から構成される場合には、非磁性体20としては、Zr、Hf、Rh、Ag、Cu、Auのグループ、好ましくは、Zr、Hf、Rh、Agのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。
【0237】
また、強磁性体21が Feを含む強磁性材料(例えば、Feリッチ)から構成される場合には、非磁性体20としては、Rh、Pt、Ir、Al、Ga、Cu、Auのグループ、好ましくは、Rh、Pt、Ir、Al、Gaのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。
【0238】
さらに、強磁性体21が Niを含む強磁性材料(例えば、Niリッチ)から構成される場合には、非磁性体20としては、Zr、Hf、Au、Ag、Cuのグループ、好ましくは、Zr、Hf、Au、Agのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。
【0239】
本例では、強磁性体12a,21の磁化方向が互いに反対方向に設定される。そのためには、例えば、強磁性体12a,21に、それぞれネール温度TNが異なる反強磁性体13を付加すればよい。
【0240】
この場合、例えば、アニール後、一方向の磁場を与えた状態で冷却していけば、強磁性体12a,21の一方の磁化方向が決定される。また、この後、一方向と反対の他方向の磁場を与えた状態でさらに冷却していくと、強磁性体12a,21の他方の磁化方向が決定される。
【0241】
また、アニールプロセスを用いずに、強磁性体12a,21の磁化方向を互いに180°異なる向きに設定するには、強磁性体12a,21を、それぞれ、第5実施の形態で説明したSAF構造、即ち、強磁性体/非磁性体/強磁性体の3層構造にすればよい。
【0242】
但し、強磁性体12a,21の一方のみをSAF構造にすることも可能である。
【0243】
また、SAF構造は、強磁性体/非磁性体/強磁性体/非磁性体/・・・/強磁性体なる積層構造であってもよい。
【0244】
尚、図24及び図25のスピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、図26及び図27に示すように、第6実施の形態は、ショットキーバリアタイプにも適用できる。
【0245】
(7) 第7実施の形態
第7実施の形態は、第5実施の形態の変形例である。
第5実施の形態では、強磁性体12a,21の磁化方向は互いに反対向きに強く固定されるが、第7実施の形態では、図28及び図29に示すように、強磁性体12a,21の磁化方向は、例えば、強磁性結合により互いに同じ向きに強く固定される。
【0246】
その他の構造については、第5実施の形態と同じである。
【0247】
このようなスピン注入FETにおいても、書き込み時におけるピン層の磁化方向を安定させることができる。
【0248】
本例において、強磁性体12a,12bの間の磁気モーメント(磁化)をアンチパラレル状態からパラレル状態へ反転させる場合、強磁性体12aから強磁性体12bへ電子を注入すると、強磁性体12aの磁化方向と同じ方向にスピン偏極した電子は、トンネルバリア層11a,11bを通過し、強磁性体12bに対してスピントルクを与える。
【0249】
従って、強磁性体12a,12bの間の磁気モーメントがアンチパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、パラレル状態になる。
【0250】
また、強磁性体12a,12bの間の磁気モーメント(磁化)をパラレル状態からアンチパラレル状態へ反転させる場合、強磁性体12bから強磁性体12aへ電子を注入すると、強磁性体12aの磁化方向と反対方向にスピン偏極した電子は、反射され、トンネルバリア層11a,11bを通過し、強磁性体12bに対してスピントルクを与える。
【0251】
従って、強磁性体12a,12bの間の磁気モーメントがパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、アンチパラレル状態になる。
【0252】
このように、スピン注入電流を流す方向を変えることによりフリー層としての強磁性体12bの磁化方向を反転できるため、スピン注入による“0”,“1”書き込みが可能になる。
【0253】
強磁性体12a,21が Co, Feを含む強磁性材料(例えば、Coリッチ、Feリッチ)から構成される場合には、非磁性体20としては、Pt、Ir、Ruのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。非磁性体20は、Ni, Bを含んでいてもよい。
【0254】
尚、図28及び図29のスピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、図30及び図31に示すように、第7実施の形態は、ショットキーバリアタイプにも適用できる。
【0255】
(8) 第8実施の形態
第8実施の形態は、第6実施の形態の変形例である。
第6実施の形態では、2つのピン層、即ち、強磁性体12a,21の磁化方向は互いに反対方向であるが、第8実施の形態では、図32及び図33に示すように、強磁性体12a,21の磁化方向は互いに同じ方向である。
【0256】
その他の構造については、第6実施の形態と同じである。
【0257】
このようなスピン注入FETにおいても、デバイス構造面から、磁化反転に必要なスピン注入電流の電流密度を低減できる。
【0258】
本例において、強磁性体12a,12bの間の磁気モーメント(磁化)をアンチパラレル状態からパラレル状態へ反転させる場合、強磁性体12aから強磁性体12bへ電子を注入すると、強磁性体12aと同じ方向にスピン偏極した電子は、トンネルバリア層11a,11bを通過し、強磁性体12bに対してスピントルクを与える。
【0259】
また、非磁性体20及び強磁性体21の材料を適切に選択することにより、強磁性体12aの磁化方向と同じ方向にスピン偏極した電子は、非磁性体20で反射され、強磁性体12bに対してスピントルクを与える。
【0260】
従って、強磁性体12a,12bの間の磁気モーメントがアンチパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、パラレル状態になる。
【0261】
また、強磁性体12a,12bの間の磁気モーメント(磁化)をパラレル状態からアンチパラレル状態へ反転させる場合、強磁性体21から強磁性体12bへ電子を注入すると、非磁性体20及び強磁性体21の材料を適切に選択することにより、強磁性体12aの磁化方向と反対方向にスピン偏極した電子は、非磁性体20を経由して、強磁性体12bに対してスピントルクを与える。
【0262】
また、強磁性体12bから強磁性体12aに向かって電子が移動する際、強磁性体12aの磁化方向と同じ方向にスピン偏極した電子は、トンネルバリア層11a,11b及びチャネルを経由して強磁性体12aに移動し易くなるが、強磁性体12aの磁化方向と反対方向にスピン偏極した電子(強磁性体21の磁化方向と反対方向にスピン偏極した電子)は、反射され、強磁性体12bに対してスピントルクを与える。
【0263】
従って、強磁性体12a,12bの間の磁気モーメントがパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、アンチパラレル状態になる。
【0264】
このように、スピン注入電流を流す方向を変えることによりフリー層としての強磁性体12bの磁化方向を反転できるため、スピン注入による“0”,“1”書き込みが可能になる。
【0265】
尚、スピン偏極電子を非磁性体20において効率的に反射させ、さらなるスピン注入電流の低減を図るために、非磁性体20及び強磁性体21は、以下の材料の組み合わせから構成することが好ましい。
【0266】
強磁性体21が Coを含む強磁性材料(例えば、Coリッチ)から構成される場合には、非磁性体20としては、Cr、Ir、Os、Ru、Reのグループ、好ましくは、Cr、Ir、Osのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。
【0267】
また、強磁性体21が Feを含む強磁性材料(例えば、Feリッチ)から構成される場合には、非磁性体20としては、Mn、Cr、V、Mo、Re、Ru、Os、W、Tiのグループ、好ましくは、Mn、Cr、V、Mo、Reのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。
【0268】
さらに、強磁性体21が Niを含む強磁性材料(例えば、Niリッチ)から構成される場合には、非磁性体20としては、Rh、Ru、Ir、Os、Cr、Re、W、Nb、V、Ta、Moのグループ、好ましくは、Rh、Ru、Ir、Osのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。
【0269】
尚、図32及び図33のスピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、図34及び図35に示すように、第8実施の形態は、ショットキーバリアタイプにも適用できる。
【0270】
(9) 第9実施の形態
第9実施の形態は、第1実施の形態の改良例である。
第9実施の形態は、本発明の例に関わるアシスト磁場を用いる書き込み技術にいわゆるヨーク配線技術を組み合わせたもので、これにより、アシスト磁場を効率よくフリー層としての強磁性体に与え、アシスト電流の低減と共にスピン注入電流の低減を図る。
【0271】
具体的には、図36及び図37に示すように、アシスト電流を流すためのビット線BL(R)を軟磁性材料(ヨーク材)22、例えば、パーマロイにより被う。本例では、ビット線BL(R)は、フリー層としての強磁性体12bの上部に配置されるため、軟磁性材料22は、ビット線BL(R)の上面と側面を覆うように形成される。
【0272】
その他の構造については、第1実施の形態と同じである。
【0273】
軟磁性材料22は、アシスト電流により発生するアシスト磁場を収束し、強磁性体12bに効率よく与える役割を果たすため、磁界漏れによる悪影響も防止することができる。
【0274】
このヨーク配線技術によれば、アシスト磁場を発生させるためのアシスト電流を小さい値、具体的には、0.5 mA 以下にすることができる。
【0275】
尚、第9実施の形態のスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、図36及び図37内のセンスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0276】
さらに、スピン注入FETの材料、サイズ、動作などに関しては、第1実施の形態と同じであるため、ここでは、その説明を省略する。
【0277】
(10) 第10実施の形態
第10実施の形態は、第1実施の形態の変形例である。
第10実施の形態は、第1実施の形態と比べると、スピン注入FETの向きが異なっている。
【0278】
図38は、第10実施の形態のスピン注入FETの構造を示している。
【0279】
半導体基板10内には、例えば、STI構造の素子分離絶縁層17が形成される。この素子分離絶縁層17に取り囲まれた素子領域内にスピン注入FETが形成される。
【0280】
このスピン注入FETは、半導体基板10の凹部に埋め込まれたソース/ドレイン電極としての強磁性体12a,12bと、半導体基板10及び強磁性体12a,12bの間のトンネルバリア層11a,11bと、強磁性体12a,12b間のチャネル上にゲート絶縁層を介して配置されたゲート電極15と、強磁性体12a上の反強磁性体13とから構成される。
【0281】
強磁性体12a,12bの磁化容易軸方向は、ロウ方向である。また、強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となり、強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0282】
このようなスピン注入FETを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【0283】
スピン注入FETのゲート電極15は、メモリセルアレイのロウ方向に延びるワード線として機能する。ワード線には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0284】
ビット線BL(L)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18aを介して反強磁性体13に接続される。
【0285】
ビット線BL(L)の一端は、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。NチャネルMISトランジスタNFのゲートには、j番目のカラムを選択するための制御信号Fjが入力される。
【0286】
ビット線BL(L)の他端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0287】
ビット線BL(R)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18bを介して強磁性体12bに接続される。
【0288】
ビット線BL(R)は、フリー層としての強磁性体12bの近傍、本例では、強磁性体12bの上部に配置される。ビット線BL(R)には、書き込み時に、スピン注入磁化反転のためのスピン注入電流と、フリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流の双方が流れる。
【0289】
ビット線BL(R)の一端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0290】
また、ビット線BL(R)の一端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0291】
ビット線BL(R)の他端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0292】
また、ビット線BL(R)の他端は、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。NチャネルMISトランジスタNEのゲートには、制御信号Eiが入力される。
【0293】
このようなスピン注入FETによれば、書き込み時には、ドライバ/シンカーにより、磁化反転(スイッチング)に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【0294】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入FETを提供できる。
【0295】
尚、スピン注入FETの材料、サイズ、動作などに関しては、第1実施の形態と同じであるため、ここでは、その説明を省略する。
【0296】
また、第10実施の形態では、スピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、これらの一方又は双方を省略することもできる。
【0297】
例えば、図38のスピン注入FETのトンネルバリア層11a,11bの双方を省略し、図39に示すようなショットキーバリアタイプのスピン注入FETとすることも可能である。
【0298】
さらに、第10実施の形態のスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、図38及び図39内のセンスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0299】
(11) 第11実施の形態
第1乃至第10実施の形態では、スピン注入電流の経路の一部とアシスト電流の経路の一部とがオーバーラップする例であったが、第11実施の形態では、両電流の経路を完全に分離する例について提案する。
【0300】
図40は、第11実施の形態のスピン注入FETの構造を示している。
【0301】
半導体基板10内には、例えば、STI構造の素子分離絶縁層17が形成される。この素子分離絶縁層17に取り囲まれた素子領域内にスピン注入FETが形成される。
【0302】
このスピン注入FETは、半導体基板10の凹部に埋め込まれたソース/ドレイン電極としての強磁性体12a,12bと、半導体基板10及び強磁性体12a,12bの間のトンネルバリア層11a,11bと、強磁性体12a,12b間のチャネル上にゲート絶縁層を介して配置されたゲート電極15と、強磁性体12a上の反強磁性体13とから構成される。
【0303】
強磁性体12a,12bの磁化容易軸方向は、ロウ方向である。また、強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となり、強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0304】
このようなスピン注入FETを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【0305】
スピン注入FETのゲート電極15は、メモリセルアレイのロウ方向に延びるワード線として機能する。ワード線には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0306】
ビット線BL(L)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18aを介して反強磁性体13に接続される。
【0307】
ビット線BL(L)の一端は、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。NチャネルMISトランジスタNFのゲートには、j番目のカラムを選択するための制御信号Fjが入力される。
【0308】
ビット線BL(L)の他端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0309】
ビット線BL(R)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18bを介して強磁性体12bに接続される。
【0310】
ビット線BL(R)の一端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0311】
また、ビット線BL(R)の他端は、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。NチャネルMISトランジスタNEのゲートには、制御信号Eiが入力される。
【0312】
ビット線BL(R)の上部には、アシスト電流Iaを流すための書き込みビット線WBLjが配置される。
【0313】
書き込みビット線WBLjは、ビット線BL(R)と同様に、メモリセルアレイのカラム方向に延びる。
【0314】
書き込みビット線WBLjの一端は、アシスト磁場を生じさせるアシスト電流Iaの発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0315】
書き込みビット線WBLjの他端は、アシスト磁場を生じさせるアシスト電流Iaの発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0316】
このようなスピン注入FETによれば、書き込み時には、ドライバ/シンカーにより、磁化反転(スイッチング)に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【0317】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入FETを提供できる。
【0318】
ところで、図40のスピン注入FETは、図9のスピン注入FETにおいて書き込みビット線WBLjを新たに設けた例に相当する。
【0319】
同様に、図41は、ショットキーバリアタイプスピン注入FETであり、図10のスピン注入FETにおいて書き込みビット線WBLjを新たに設けた例に相当する。
【0320】
また、図42は、図40の書き込みビット線WBLjにヨーク配線技術を適用した例であり、図43は、図41の書き込みビット線WBLjにヨーク配線技術を適用した例である。図42及び図43において、22は、書き込みビット線WBLjを覆う軟磁性材料(ヨーク材)である。
【0321】
図44のスピン注入FETは、図38のスピン注入FETにおいて書き込みビット線WBLjを新たに設けた例に相当する。
【0322】
同様に、図45は、ショットキーバリアタイプスピン注入FETであり、図39のスピン注入FETにおいて書き込みビット線WBLjを新たに設けた例に相当する。
【0323】
また、図46は、図44の書き込みビット線WBLjにヨーク配線技術を適用した例であり、図47は、図45の書き込みビット線WBLjにヨーク配線技術を適用した例である。図46及び図47において、22は、書き込みビット線WBLjを覆う軟磁性材料(ヨーク材)である。
【0324】
尚、第11実施の形態において、スピン注入FETの材料、サイズ、動作などに関しては、第1乃至第10実施の形態と同じであるため、ここでは、その説明を省略する。
【0325】
また、第11実施の形態のスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、センスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0326】
(12) 第12実施の形態
第12実施の形態は、第6実施の形態の変形例である。
第12実施の形態では、図48及び図51に示すように、第6実施の形態と同様に、フリー層としての強磁性体12b上にもピン層が形成される。
【0327】
即ち、強磁性体12b上には、非磁性体20が形成され、非磁性体20上には、磁化方向が固定されるピン層としての強磁性体21が形成される。また、強磁性体21上には、反強磁性体13が形成される。
【0328】
ここで、図48及び図49の例では、フリー層としての強磁性体12bの一方側に配置される強磁性体12aの磁化方向と強磁性体12bの他方側に配置される強磁性体21の磁化方向とは、互いに反対方向を向いている。
【0329】
また、図50及び図51の例では、フリー層としての強磁性体12bの一方側に配置される強磁性体12aの磁化方向と強磁性体12bの他方側に配置される強磁性体21の磁化方向とは、互いに同じ方向を向いている。
【0330】
強磁性体12a,21の一方又は双方については、SAF構造にしてもよい。
【0331】
さらに、本例のスピン注入FETでは、スピン注入電流の経路とアシスト電流の経路とが完全に分離される。
【0332】
強磁性体12a,12b,21の磁化容易軸方向は、紙面に垂直な方向、即ち、カラム方向であり、ビット線BL(L),BL(R)は、カラム方向に延び、書き込みワード線WWLiは、ロウ方向に延びる。
【0333】
スピン注入電流は、ビット線BL(L),BL(R)の間を、スピン注入FETのチャネルを経由して流れる。一方、アシスト磁場(電流磁界)を発生させるためのアシスト電流は、書き込みワード線WWLiに流れる。
【0334】
図52乃至図55のスピン注入FETは、図48乃至図51のスピン注入FETにヨーク配線技術を適用した例である。即ち、書き込みワード線WWLiの側面及び上面には、軟磁性材料(ヨーク材)22が形成される。その他の構造は、図48乃至図51のスピン注入FETと同じである。
【0335】
ヨーク配線技術によれば、アシスト磁場を発生させるためのアシスト電流の値を小さい値、例えば、0.5 mA 以下にすることができる。
【0336】
(13) まとめ
以上、説明したように、第1乃至第12実施の形態のスピン注入FETによれば、熱的安定性に優れ、素子破壊の問題も解決できる。
【0337】
また、フリー層がNi−Co、Ni−Fe、Co−Fe、又は、Co−Fe−Niを含む場合には、非磁性体としては、Au、Zr、Hf、Rh、Pt、Ir、Al、Gaのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金を使用することにより、スピン注入電流及びアシスト電流の低減を図れる。
【0338】
このようなスピン注入FETをリコンフィギャブルなロジック回路や磁気ランダムアクセスメモリなどの先端デバイスに適用すれば、磁化反転時の電流密度の低下、トンネルバリア層の破壊や、熱擾乱などの問題を解消できるため、これら先端デバイスの実用化に非常に有効である。
【0339】
尚、磁化反転時におけるピン層の磁化状態を安定させるために、ピン層の体積については、できるだけ大きくすることが好ましい。
【0340】
4. 書き込み方法
次に、本発明の例に関わるスピン注入FETに対するデータ書き込み方法(磁化反転プロセス)について説明する。
【0341】
図56は、本発明の例に関わる磁化反転プロセスのフローを示している。図57は、図56のプロセスを実現するためのスピン注入電流とアシスト磁場(アシスト電流)の信号波形を示している。
【0342】
まず、磁気抵抗効果素子に対して、書き込みデータの値に応じた向きのスピン注入電流Isを与える(ステップST1,時刻t1)。スピン注入電流Isによりスピン偏極された電子が発生し、このスピン偏極された電子により磁気フリー層にスピントルクが作用し、磁化反転が開始される。
【0343】
スピン注入電流Isが磁気抵抗効果素子に流れると、磁気抵抗効果素子の温度は次第に上昇するため(図8参照)、スピン注入電流Iaを流してから一定期間が経過した後にアシスト電流Iaを書き込みワード線WWLに流し、アシスト磁場Hを発生させる(ステップST2,時刻t2)。
【0344】
このアシスト磁場Hは、磁気抵抗効果素子の磁化容易軸方向に発生させる。これにより、磁気抵抗効果素子の温度上昇に伴う磁気フリー層の電子スピンの熱擾乱が抑えられる。
【0345】
尚、アシスト電流Iaを書き込みワード線WWLに流し、アシスト磁場Hを発生させるタイミングは、スピン注入電流Iaを流すタイミングと同時又はそれより早くてもよい。
【0346】
この後、スピン注入電流Isを遮断する(ステップST3,時刻t3)。
【0347】
ここで、図8から明らかなように、スピン注入電流Isを遮断してから数十nsec(ナノ秒)が経過するまでは、磁気抵抗効果素子は、電子スピンの熱擾乱が発生するのに十分な高い温度にある。
【0348】
そこで、スピン注入電流Isを遮断した後も、それから一定期間、例えば、数十nsecが経過するまでは、アシスト電流Iaを流し続ける。
【0349】
磁気抵抗効果素子の温度が十分に低下した後、アシスト電流Iaを止め、アシスト磁場Hを遮断する(ステップST4,時刻t4)。
【0350】
このように、本発明の例に関わる磁化反転プロセスによれば、電流カットオフのタイミングに関し、スピン注入電流を遮断した後にアシスト電流を遮断するため、磁気抵抗効果素子の温度上昇に伴う磁気記録層の電子スピンの熱擾乱を有効に防止できる。
【0351】
5. 製造方法
次に、本発明の例に関わるスピン注入FETの製造方法のいくつかの例について説明する。
【0352】
(1) 第1例
図58乃至図60は、本発明の例に関わるスピン注入FETの製造方法の第1例を示している。
【0353】
まず、図58に示すように、CVD(chemical vapor deposition)、PEP(photo engraving process)、RIE(reactive ion etching)などの方法を利用して、半導体基板(例えば、シリコン基板)10内にSTI構造の素子分離絶縁層17を形成し、また、半導体基板10上に絶縁層及び導電層を形成した後、レジストパターンを形成する。
【0354】
このレジストパターンをマスクにして、例えば、RIEにより、導電層及び絶縁層をエッチングし、ゲート絶縁層14及びゲート電極15を形成し、続けて、半導体基板10をエッチングして凹部20a,20bを形成する。この後、レジストパターンは除去される。
【0355】
次に、図59に示すように、例えば、スパッタリング法及びプラズマ酸化法を用いて、少なくとも、半導体基板10に形成された凹部20a,20bの内面、ゲート絶縁層14の側面及びゲート電極15の側面を覆うトンネルバリア層11a,11bを形成する。
【0356】
そして、図60に示すように、例えば、強指向性スパッタリング装置を用いて、凹部20a,20b内に強磁性体12a,12bを形成する。
【0357】
ここで、強磁性体12a,12bは、同時に形成することもできるし、別々に形成することもできる。
【0358】
強磁性体12a,12bを別々に形成する場合には、まず、トンネルバリア層11a上の凹部20a及びトンネルバリア層11b上の凹部20bのうちの一方をフォトレジストで覆い、他方に強磁性体を満たす。この後、フォトレジストを除去し、トンネルバリア層11a上の凹部20a及びトンネルバリア層11b上の凹部20bのうちの他方をフォトレジストで覆い、一方に強磁性体を満たす。
【0359】
以上のような製造方法によれば、ソース/ドレインが強磁性体から構成されるトンネルバリアタイプスピン注入FETを容易に製造することができる。
【0360】
(2) 第2例
図61及び図62は、本発明の例に関わるスピン注入FETの製造方法の第2例を示している。
【0361】
まず、シランガスとアンモニアガスを用いた気相成長法により、半導体基板10上にSi3N4を形成し、PEPにより、素子領域を覆うフォトレジストを形成する。また、フォトレジストをマスクにして、例えば、RIEにより、Si3N4をエッチングし、Si3N4からなるマスクを形成すると共に、半導体基板10をエッチングし、半導体基板10に溝を形成する。この後、フォトレジストは除去される。
【0362】
そして、図61に示すように、半導体基板10に形成された溝内にSiO2を満たし、STI構造の素子分離絶縁層17を形成する。
【0363】
Si3N4からなるマスクをリン酸で除去し、フッ酸で半導体基板10の表面の酸化物を除去した後、熱酸化法により、半導体基板10上にSiO2からなる絶縁層を形成する。続けて、気相成長法により、この絶縁層上に、導電性不純物を含んだポリシリコン層を形成する。
【0364】
PEPによりレジストパターンを形成し、このレジストパターンをマスクにして、例えば、RIEにより、ポリシリコン層及び絶縁層をそれぞれエッチングする。その結果、半導体基板10上には、ゲート絶縁層14及びゲート電極15が形成される。
【0365】
続けて、レジストパターンをマスクにして、例えば、RIEにより、半導体基板10をエッチングし、半導体基板10に凹部20a,20bを形成する。この後、レジストパターンは除去される。
【0366】
次に、図62に示すように、ドレインとなる凹部20bをフォトレジストにより覆い、ソースとなる凹部20a内に強磁性体12aを形成する。強磁性体12aは、例えば、(Co70Fe30)80B20/Ru(0.95)/Co70Fe30/PtMn/Taから構成される。さらに、強磁性体12a上に導電性ポリシリコン16aを形成する。この後、フォトレジストは除去される。
【0367】
また、ソースとなる凹部20aをフォトレジストにより覆い、ドレインとなる凹部20b内に強磁性体12bを形成する。強磁性体12bは、例えば、(Co70Fe30)80B20/Cu(5)/Co70Fe30/PtMn/Taから構成される。さらに、強磁性体12b上に導電性ポリシリコン16bを形成する。この後、フォトレジストは除去される。
【0368】
以上のような製造方法によれば、ソース/ドレインが強磁性体から構成されるショットキーバリアタイプスピン注入FETを容易に製造することができる。
【0369】
(3) 第3例
図64及び図65は、本発明の例に関わるスピン注入FETの製造方法の第3例を示している。
【0370】
まず、シランガスとアンモニアガスを用いた気相成長法により、半導体基板10上にSi3N4を形成し、PEPにより、素子領域を覆うフォトレジストを形成する。また、フォトレジストをマスクにして、例えば、RIEにより、Si3N4をエッチングし、Si3N4からなるマスクを形成すると共に、半導体基板10をエッチングし、半導体基板10に溝を形成する。この後、フォトレジストは除去される。
【0371】
そして、図64に示すように、半導体基板10に形成された溝内にSiO2を満たし、STI構造の素子分離絶縁層17を形成する。
【0372】
Si3N4からなるマスクをリン酸で除去し、フッ酸で半導体基板10の表面の酸化物を除去した後、熱酸化法により、半導体基板10上にSiO2からなる絶縁層を形成する。続けて、気相成長法により、この絶縁層上に、導電性不純物を含んだポリシリコン層を形成する。
【0373】
PEPによりレジストパターンを形成し、このレジストパターンをマスクにして、例えば、RIEにより、ポリシリコン層及び絶縁層をそれぞれエッチングする。その結果、半導体基板10上には、ゲート絶縁層14及びゲート電極15が形成される。
【0374】
続けて、レジストパターンをマスクにして、例えば、RIEにより、半導体基板10をエッチングし、半導体基板10に凹部20a,20bを形成する。この後、レジストパターンは除去される。
【0375】
この後、スパッタ法を用いて、少なくとも半導体基板10に形成された凹部20a,20bを覆うトンネルバリア層11a,11bを形成する。トンネルバリア層11a,11bは、例えば、MgOから構成される。
【0376】
次に、図65に示すように、ドレインとなる凹部20bをフォトレジストにより覆い、ソースとなる凹部20a内に強磁性体12aを形成する。強磁性体12aは、例えば、(Co70Fe30)80B20/Ru(0.95)/Co70Fe30/PtMn/Taから構成される。さらに、強磁性体12a上に導電性ポリシリコン16aを形成する。この後、フォトレジストは除去される。
【0377】
また、ソースとなる凹部20aをフォトレジストにより覆い、ドレインとなる凹部20b内に強磁性体12bを形成する。強磁性体12bは、例えば、(Co70Fe30)80B20/Au(5)/Co70Fe30/PtMn/Taから構成される。さらに、強磁性体12b上に導電性ポリシリコン16bを形成する。この後、フォトレジストは除去される。
【0378】
以上のような製造方法によれば、ソース/ドレインが強磁性体から構成されるトンネルバリアタイプスピン注入FETを容易に製造することができる。
【0379】
6. 適用例
次に、本発明の例に関わるスピン注入FETの適用例について説明する。
【0380】
以下では、本発明の例に関わるスピン注入FETを、リコンフィギャブルなロジック回路に適用する場合と磁気ランダムアクセスメモリに適用する場合の2つの例について説明する。
【0381】
(1) リコンフィギャブルなロジック回路に適用する場合
リコンフィギャブル(re-configurable)なロジック回路とは、プログラムデータに基づいて、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できる回路のことである。
【0382】
ここで、プログラムデータとは、同一チップ内若しくは別チップ内のFeRAMやMRAMなどの不揮発性メモリに記憶されたデータ、又は、制御データのことである。
【0383】
従来のロジック回路では、複数のMISトランジスタの接続関係によりロジックの種類(AND,NAND,OR,NOR,Ex−ORなど)が決定されるため、ロジックが変更されると、再設計により複数のMISトランジスタの接続関係も変えなければならない。
【0384】
そこで、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できるリコンフィギャブルなロジック回路の実現が望まれている。
【0385】
本発明の例に関わるスピン注入FETを用いれば、リコンフィギャブルなロジック回路の実現が可能になる。
【0386】
実際に、スピン注入FETを用いてリコンフィギャブルなロジック回路を構成する場合、ANDとORが実現できれば、その他のロジックは、ANDとORの組み合わせにより実現できるため、以下では、ANDとORを選択的に実現できるリコンフィギャブルなロジック回路の例を説明する。
【0387】
A. 第1例
図67は、リコンフィギャブルなロジック回路の第1例を示している。
【0388】
本例では、本発明の例に関わる2つのスピン注入FETが電源端子Vdd,Vssの間に直列に接続される。
【0389】
スピン注入FET SPは、Pチャネルタイプであり、ゲートには、入力信号Aが入力される。スピン注入FET SPについては、本発明の例に関わる書き込み手法により磁気抵抗効果素子の磁化状態(パラレル/アンチパラレル)を書き換えることができる。
【0390】
スピン注入FET SPのコンダクタンスGmは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“100:1”になるように材料やサイズなどが決定される。
【0391】
尚、パラレル状態のときのコンダクタンスGmとアンチパラレル状態のときのコンダクタンスGmとの比は、上記と逆の関係、即ち、“1:100”であっても構わない。
【0392】
スピン注入FET SNは、Nチャネルタイプであり、ゲートには、入力信号Bが入力される。スピン注入FET SNについては、磁気抵抗効果素子の磁化状態は、固定、本例では、パラレル状態に固定される。スピン注入FET SNのコンダクタンスGmは、スピン注入FET SPのコンダクタンスGmの比が上記関係にある場合には、“10”に設定される。
【0393】
2つのスピン注入FET SP,SNに関し、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Vfgとして(A+B)/2を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
【0394】
スピン注入FET SP,SNの接続点の信号V1は、インバータを経由すると出力信号Voutとなる。
【0395】
図67のリコンフィギャブルなロジック回路において、スピン注入FET SPの磁気抵抗効果素子の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“100”(スピン注入FET SNのコンダクタンスGmを“10”とした場合)にすると、表1に示すように、出力信号Voutは、入力信号A,BのAND(Y=A・B)となる。
【表1】
【0396】
但し、表1において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0397】
即ち、入力信号A,Bの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピン注入FET SPはオフ、スピン注入FET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0398】
また、入力信号A,Bの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピン注入FET SPはオン、スピン注入FET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0399】
さらに、入力信号A,Bの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピン注入FET SP,SNは、共に、オンとなる。
【0400】
但し、スピン注入FET SPのコンダクタンスGmは“100”に設定され、スピン注入FET SNのコンダクタンスGmは“10”に設定されているため、この時、スピン注入FET SP、SNに流れる電流の比は、“100:10”=“10:1”になる。
【0401】
従って、V1をVdd(=“1”)にプルアップする能力が、V1をVss(=“0”)にプルダウンする能力よりも勝り、V1は“1”となり、出力信号Voutは“0”となる。
【0402】
また、図67のリコンフィギャブルなロジック回路において、スピン注入FET SPの磁気抵抗効果素子の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“1”(スピン注入FET SNのコンダクタンスGmを“10”とした場合)にすると、表2に示すように、出力信号Voutは、入力信号A,BのOR(Y=A+B)となる。
【表2】
【0403】
但し、表2において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0404】
即ち、入力信号A,Bの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピン注入FET SPはオフ、スピン注入FET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0405】
また、入力信号A,Bの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピン注入FET SPはオン、スピン注入FET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0406】
さらに、入力信号A,Bの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピン注入FET SP,SNは、共に、オンとなる。
【0407】
但し、スピン注入FET SPのコンダクタンスGmは“1”に設定され、スピン注入FET SNのコンダクタンスGmは“10”に設定されているため、この時、スピン注入FET SP、SNに流れる電流の比は、“1:10”になる。
【0408】
従って、V1をVss(=“0”)にプルダウンする能力が、V1をVdd(=“1”)にプルアップする能力よりも勝り、V1は“0”となり、出力信号Voutは“1”となる。
【0409】
このように、本発明の例に関わるスピン注入FETが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピン注入FET SPの状態(パラレル/アンチパラレル)を書き換えて、そのコンダクタンスGmを変えることにより、再設計することなく、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できる。
【0410】
尚、本例のリコンフィギャブルなロジック回路では、Nチャネルスピン注入FET SNをパラレル状態に固定して、そのコンダクタンスGmを“10”に固定する。
【0411】
ここで、スピン注入FET SNについては、そのコンダクタンスGmが“10”に固定されていればよいので、例えば、図68に示すように、通常のNチャネルMISトランジスタSNを使用してもよく、さらに、図69に示すように、アンチパラレル状態のNチャネルスピン注入FET SNを使用してもよい。
【0412】
図70は、図67乃至図69のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Vfgと出力電圧Voutとの関係を示したものである。
【0413】
その特徴は、共通のフローティングゲートの電圧Vfgが“1/2”のときに、スピン注入FET SPの状態(パラレル/アンチパラレル)に応じて、出力電圧Voutが変化する点にある。
【0414】
図67乃至図69のリコンフィギャブルなロジック回路では、プログラムデータに基づいて、Pチャネルスピン注入FET SPの状態(パラレル/アンチパラレル)を変えるためのドライバ/シンカーが必要である。
【0415】
図71は、図67乃至図69のスピン注入FET SPの状態を変えるためのドライバ/シンカーの例を示している。
【0416】
Pチャネルスピン注入FET SPのゲートには、入力信号Aが入力され、Nチャネルスピン注入FET SNのゲートには、入力信号Bが入力される。フローティングゲートFGは、2つのスピン注入FET SP,SNに対して1つだけ設けられ、両者で共有される。
【0417】
スピン注入FET SP,SNのドレインは、スイッチSW22を経由してインバータに接続される。このインバータからは出力信号Voutが得られる。
【0418】
また、スピン注入FET SP,SNのドレインは、スイッチSW12を経由して、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0419】
スピン注入FET SPのソースは、スイッチSW21を経由して電源端子Vddに接続される。
【0420】
また、スピン注入FET SPのソースは、スイッチSW11を経由して、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0421】
さらに、スピン注入FET SPのソースは、スイッチSW11を経由して、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0422】
また、スピン注入FET SPのソースは、スイッチSW11を経由して、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0423】
そして、スピン注入FET SNのソースは、接地点Vssに接続される。
【0424】
このようなリコンフィギャブルなロジック回路において、例えば、メーカ側における出荷時や、出荷後のユーザ側による設定時などのプログラム時に、プログラムデータに基づいてロジックの種類を決定する。
【0425】
この時、まず、制御信号CNTを“H”にし、スイッチ(例えば、NチャネルMISトランジスタ)SW11,SW12をオンにし、スイッチ(例えば、PチャネルMISトランジスタ)SW21,SW22をオフにする。
【0426】
この後、制御信号Aj,Bj,Cj,Dj,bAj,bBj,bCj,bDjに基づいて、スピン注入FET SPにスピン注入電流を流し、かつ、アシスト電流によるアシスト磁場を発生させることにより、スピン注入FET SPに対する書き込みを実行し、その状態(パラレル/アンチパラレル)を決定する。
【0427】
また、通常動作時には、制御信号CNTを“L”にし、スイッチSW11,SW12をオフにし、スイッチSW21,SW22をオンにし、スピン注入FET SP,SNが電源端子Vdd,Vssの間に接続され、かつ、出力信号Voutが得られるようにする。
【0428】
次に、リコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
【0429】
図72は、図71のLXXII−LXXII線に沿う断面図であり、図67乃至図69のリコンフィギャブルなロジック回路のデバイス構造の例を示している。
【0430】
このデバイスの特徴は、第一に、2つのスピン注入FET SP,SNのフローティングゲートFGが電気的に接続されている点、第二に、1つの強磁性体12aにより2つのスピン注入FET SP,SNのドレインが構成されている点にある。
【0431】
半導体基板10内には、例えば、STI構造の素子分離絶縁層17が形成される。また、素子分離絶縁層17により取り囲まれた素子領域内には、N型ウェル領域10a及びP型ウェル領域10bが形成される。
【0432】
N型ウェル領域10aとP型ウェル領域10bとの境界に設けられた凹部内には、磁化方向が固定されたピン層としての強磁性体12aが形成される。強磁性体12aは、スピン注入FET SP,SNのドレインとなる。
【0433】
強磁性体12a上には、反強磁性体13が形成される。半導体基板10と強磁性体12aとの間には、トンネルバリア層11aが形成される。
【0434】
N型ウェル領域10aに設けられた凹部内には、磁化方向が変化するフリー層としての強磁性体12bが形成される。強磁性体12bは、スピン注入FET SPのソースとなる。P型ウェル領域10bに設けられた凹部内には、磁化方向が固定される強磁性体12b’が形成される。強磁性体12b’は、スピン注入FET SNのソースとなる。
【0435】
強磁性体12b’上には、反強磁性体13が形成される。半導体基板10と強磁性体12b,12b’との間には、トンネルバリア層11bが形成される。
【0436】
強磁性体12a,12bの間のチャネル上には、ゲート絶縁層を介してフローティングゲートFGが形成される。フローティングゲートFG上には、例えば、ONO(oxide/nitride/oxide)からなる絶縁層を介して、入力信号Aが供給されるゲートが形成される。
【0437】
強磁性体12a,12b’の間のチャネル上には、ゲート絶縁層を介してフローティングゲートFGが形成される。フローティングゲートFG上には、例えば、ONOからなる絶縁層を介して、入力信号Bが供給されるゲートが形成される。
【0438】
以上、説明したように、第1例によれば、本発明の例に関わるスピン注入FETをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
【0439】
B. 第2例
図73は、リコンフィギャブルなロジック回路の第2例を示している。
【0440】
本例では、本発明の例に関わる2つのスピン注入FETが電源端子Vdd,Vssの間に直列に接続される。
【0441】
スピン注入FET SPは、Pチャネルタイプであり、ゲートには、入力信号Aが入力される。スピン注入FET SPについては、磁気抵抗効果素子の磁化状態は、固定、本例では、パラレル状態に固定される。スピン注入FET SPのコンダクタンスGmは、スピン注入FET SNのコンダクタンスGmの比が以下に説明する関係にある場合には、“10”に設定される。
【0442】
スピン注入FET SNは、Nチャネルタイプであり、ゲートには、入力信号Bが入力される。スピン注入FET SNについては、本発明の例に関わる書き込み手法により磁気抵抗効果素子の磁化状態(パラレル/アンチパラレル)を書き換えることができる。
【0443】
スピン注入FET SNのコンダクタンスGmは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“100:1”になるように材料やサイズなどが決定される。
【0444】
尚、パラレル状態のときのコンダクタンスGmとアンチパラレル状態のときのコンダクタンスGmとの比は、上記と逆の関係、即ち、“1:100”であっても構わない。
【0445】
2つのスピン注入FET SP,SNに関し、第1例と同様に、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Vfgとして(A+B)/2を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
【0446】
スピン注入FET SP,SNの接続点の信号V1は、インバータを経由すると出力信号Voutとなる。
【0447】
図73のリコンフィギャブルなロジック回路において、スピン注入FET SNの磁気抵抗効果素子の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“100”(スピン注入FET SPのコンダクタンスGmを“10”とした場合)にすると、表3に示すように、出力信号Voutは、入力信号A,BのOR(Y=A+B)となる。
【表3】
【0448】
但し、表3において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0449】
即ち、入力信号A,Bの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピン注入FET SPはオフ、スピン注入FET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0450】
また、入力信号A,Bの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピン注入FET SPはオン、スピン注入FET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0451】
さらに、入力信号A,Bの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピン注入FET SP,SNは、共に、オンとなる。
【0452】
但し、スピン注入FET SPのコンダクタンスGmは“10”に設定され、スピン注入FET SNのコンダクタンスGmは“100”に設定されているため、この時、スピン注入FET SP、SNに流れる電流の比は、“10:100”=“1:10”になる。
【0453】
従って、V1をVss(=“0”)にプルダウンする能力が、V1をVdd(=“1”)にプルアップする能力よりも勝り、V1は“0”となり、出力信号Voutは“1”となる。
【0454】
また、図73のリコンフィギャブルなロジック回路において、スピン注入FET SNの磁気抵抗効果素子の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“1”(スピン注入FET SPのコンダクタンスGmを“10”とした場合)にすると、表4に示すように、出力信号Voutは、入力信号A,BのAND(Y=A・B)となる。
【表4】
【0455】
但し、表4において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0456】
即ち、入力信号A,Bの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピン注入FET SPはオフ、スピン注入FET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0457】
また、入力信号A,Bの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピン注入FET SPはオン、スピン注入FET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0458】
さらに、入力信号A,Bの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピン注入FET SP,SNは、共に、オンとなる。
【0459】
但し、スピン注入FET SPのコンダクタンスGmは“10”に設定され、スピン注入FET SNのコンダクタンスGmは“1”に設定されているため、この時、スピン注入FET SP、SNに流れる電流の比は、“10:1”になる。
【0460】
従って、V1をVdd(=“1”)にプルアップする能力が、V1をVss(=“0”)にプルダウンする能力よりも勝り、V1は“1”となり、出力信号Voutは“0”となる。
【0461】
このように、本発明の例に関わるスピン注入FETが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピン注入FET SNの状態(パラレル/アンチパラレル)を書き換えて、そのコンダクタンスGmを変えることにより、再設計することなく、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できる。
【0462】
尚、本例のリコンフィギャブルなロジック回路では、Pチャネルスピン注入FET SPをパラレル状態に固定して、そのコンダクタンスGmを“10”に固定する。
【0463】
ここで、スピン注入FET SPについては、そのコンダクタンスGmが“10”に固定されていればよいので、例えば、図74に示すように、通常のPチャネルMISトランジスタSPを使用してもよく、さらに、図75に示すように、アンチパラレル状態のPチャネルスピン注入FET SPを使用してもよい。
【0464】
図76は、図73乃至図75のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Vfgと出力電圧Voutとの関係を示したものである。
【0465】
その特徴は、共通のフローティングゲートの電圧Vfgが“1/2”のときに、スピン注入FET SNの状態(パラレル/アンチパラレル)に応じて、出力電圧Voutが変化する点にある。
【0466】
図73乃至図75のリコンフィギャブルなロジック回路では、プログラムデータに基づいて、Nチャネルスピン注入FET SNの状態(パラレル/アンチパラレル)を変えるためのドライバ/シンカーが必要である。
【0467】
図77は、図73乃至図75のスピン注入FET SNの状態を変えるためのドライバ/シンカーの例を示している。
【0468】
Pチャネルスピン注入FET SPのゲートには、入力信号Aが入力され、Nチャネルスピン注入FET SNのゲートには、入力信号Bが入力される。フローティングゲートFGは、2つのスピン注入FET SP,SNに対して1つだけ設けられ、両者で共有される。
【0469】
スピン注入FET SPのソースは、電源端子Vddに接続される。
【0470】
スピン注入FET SP,SNのドレインは、スイッチSW11を経由して、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0471】
また、スピン注入FET SP,SNのドレインは、スイッチSW11を経由して、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0472】
さらに、スピン注入FET SP,SNのドレインは、スイッチSW11を経由して、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0473】
そして、スピン注入FET SP,SNのドレインは、スイッチSW21を経由してインバータに接続される。このインバータからは出力信号Voutが得られる。
【0474】
また、スピン注入FET SNのソースは、スイッチSW12を経由して、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0475】
さらに、スピン注入FET SNのソースは、スイッチS22を経由して、接地点Vssに接続される。
【0476】
このようなリコンフィギャブルなロジック回路において、例えば、メーカ側における出荷時や、出荷後のユーザ側による設定時などのプログラム時に、プログラムデータに基づいてロジックの種類を決定する。
【0477】
この時、まず、制御信号CNTを“H”にし、スイッチ(例えば、NチャネルMISトランジスタ)SW11,SW12をオンにし、スイッチ(例えば、PチャネルMISトランジスタ)SW21,SW22をオフにする。
【0478】
この後、制御信号Aj,Bj,Cj,Dj,bAj,bBj,bCj,bDjに基づいて、スピン注入FET SNにスピン注入電流を流し、かつ、アシスト電流によるアシスト磁場を発生させることにより、スピン注入FET SNに対する書き込みを実行し、その状態(パラレル/アンチパラレル)を決定する。
【0479】
また、通常動作時には、制御信号CNTを“L”にし、スイッチSW11,SW12をオフにし、スイッチSW21,SW22をオンにし、スピン注入FET SP,SNが電源端子Vdd,Vssの間に接続され、かつ、出力信号Voutが得られるようにする。
【0480】
次に、図73乃至図75のリコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
【0481】
図78は、図77のLXXVIII−LXXVIII線に沿う断面図であり、図73乃至図75のリコンフィギャブルなロジック回路のデバイス構造の例を示している。
【0482】
このデバイスの特徴は、第一に、2つのスピン注入FET SP,SNのフローティングゲートFGが電気的に接続されている点、第二に、1つの強磁性体12aにより2つのスピン注入FET SP,SNのドレインが構成されている点にある。
【0483】
半導体基板10内には、例えば、STI構造の素子分離絶縁層17が形成される。また、素子分離絶縁層17により取り囲まれた素子領域内には、N型ウェル領域10a及びP型ウェル領域10bが形成される。
【0484】
N型ウェル領域10aとP型ウェル領域10bとの境界に設けられた凹部内には、磁化方向が固定されたピン層としての強磁性体12aが形成される。強磁性体12aは、スピン注入FET SP,SNのドレインとなる。
【0485】
強磁性体12a上には、反強磁性体13が形成される。半導体基板10と強磁性体12aとの間には、トンネルバリア層11aが形成される。
【0486】
N型ウェル領域10aに設けられた凹部内には、磁化方向が固定される強磁性体12b’が形成される。強磁性体12b’は、スピン注入FET SPのソースとなる。
【0487】
P型ウェル領域10bに設けられた凹部内には、磁化方向が変化するフリー層としての強磁性体12bが形成される。強磁性体12bは、スピン注入FET SNのソースとなる。
【0488】
強磁性体12b’上には、反強磁性体13が形成される。半導体基板10と強磁性体12b,12b’との間には、トンネルバリア層11bが形成される。
【0489】
強磁性体12a,12b’の間のチャネル上には、ゲート絶縁層を介してフローティングゲートFGが形成される。フローティングゲートFG上には、例えば、ONOからなる絶縁層を介して、入力信号Aが供給されるゲートが形成される。
【0490】
強磁性体12a,12bの間のチャネル上には、ゲート絶縁層を介してフローティングゲートFGが形成される。フローティングゲートFG上には、例えば、ONOからなる絶縁層を介して、入力信号Bが供給されるゲートが形成される。
【0491】
以上、説明したように、第2例によれば、本発明の例に関わるスピン注入FETをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
【0492】
c. その他
尚、上記第1及び第2例においては、Pチャネルタイプスピン注入FETとNチャネルタイプスピン注入FETとをペアで用いたが、同一のロジックが実現できれば、トランジスタの導電型については特に限定されることはない。
【0493】
また、基本構造としての図1に示すスピン注入FETをリコンフィギャブルなロジック回路に適用することもできる。
【0494】
(2) 磁気ランダムアクセスメモリに適用する場合
次に、本発明の例に関わるスピン注入FETを磁気ランダムアクセスメモリに適用した場合の例について説明する。
【0495】
尚、以下の説明において、b***は、***の論理を反転した反転信号を意味する(***は、任意の記号)。また、iは、複数ロウのうちのi番目のロウを意味し、jは、複数カラムのj番目のカラムを意味する。
【0496】
A. 第1例
第1例は、スピン注入電流Isの経路の一部とアシスト電流Iaの経路の一部がオーバーラップしている場合の例である。
【0497】
図79及び図80は、磁気ランダムアクセスメモリの第1例を示している。
【0498】
メモリセルアレイは、アレイ状に配置された複数のスピン注入FETから構成される。そして、例えば、1つのスピン注入FETにより1つのメモリセルが構成される。スピン注入FETのソース/ドレインの一方は、ビット線BL(L)に接続され、他方は、ビット線BL(R)に接続される。ビット線BL(L),BL(R)は、同じ方向、本例では、共に、カラム方向に延びている。
【0499】
ビット線BL(L)の一端には、CMOSタイプドライバ/シンカーDS1が接続される。ドライバ/シンカーDS1は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAから構成される。
【0500】
そして、ビット線BL(L)の一端は、MISトランジスタPB,NAの接続点に接続され、制御信号bBjは、PチャネルMISトランジスタPBのゲートに入力され、制御信号Ajは、NチャネルMISトランジスタNAのゲートに入力される。
【0501】
ビット線BL(L)の他端には、カラム選択スイッチとしてのNチャネルMISトランジスタNFを経由して、センスアンプS/Aが接続される。センスアンプS/Aは、例えば、差動増幅器から構成され、リファレンス電圧REFに基づいて、スピン注入FETに記憶されたデータの値を判定する。
【0502】
センスアンプS/Aの出力信号は、選択されたスピン注入FETの読み出しデータRoutとなる。
【0503】
制御信号Fjは、カラムjを選択するカラム選択信号であり、NチャネルMISトランジスタNFのゲートに入力される。
【0504】
ビット線BL(R)の一端には、CMOSタイプドライバ/シンカーDS2が接続される。ドライバ/シンカーDS2は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBを有する。
【0505】
そして、ビット線BL(R)の一端は、MISトランジスタPA,NBの接続点に接続され、制御信号bAjは、PチャネルMISトランジスタPAのゲートに入力され、制御信号Bjは、NチャネルMISトランジスタNBのゲートに入力される。
【0506】
また、ドライバ/シンカーDS2は、電源端子Vdd,Vss間に直列接続され、アシスト電流Iaの発生/遮断を制御するPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDを有する。
【0507】
そして、ビット線BL(R)の一端は、MISトランジスタPC,NDの接続点に接続され、制御信号bCjは、PチャネルMISトランジスタPCのゲートに入力され、制御信号Djは、NチャネルMISトランジスタNDのゲートに入力される。
【0508】
ビット線BL(R)の他端には、CMOSタイプドライバ/シンカーDS3が接続される。ドライバ/シンカーDS3は、電源端子Vdd,Vss間に直列接続され、アシスト電流Iaの発生/遮断を制御するPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCを有する。
【0509】
そして、ビット線BL(R)の他端は、MISトランジスタPD,NCの接続点に接続され、制御信号bDjは、PチャネルMISトランジスタPDのゲートに入力され、制御信号Cjは、NチャネルMISトランジスタNCのゲートに入力される。
【0510】
また、ドライバ/シンカーDS3は、ビット線BL(R)と電源端子Vssとの間に接続され、読み出し時にオンとなるNチャネルMISトランジスタNEを有する。
【0511】
制御信号Eiは、ロウiを選択するロウ選択信号であり、NチャネルMISトランジスタNEのゲートに入力される。
【0512】
このような磁気ランダムアクセスメモリにおいて、例えば、メモリセルとしてのスピン注入FETがNチャネルタイプである場合、制御信号Wiが“H”、制御信号bBj,Ajが“L”、制御信号bAj,Bjが“H”になると、スピン注入電流Isは、ドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流れる。
【0513】
また、制御信号Wiが“H”、制御信号bBj,Ajが“H”、制御信号bAj,Bjが“L”になると、スピン注入電流Isは、ドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流れる。
【0514】
ここで、アシスト磁場を発生させるアシスト電流Iaは、ビット線BL(R)に流れる。
【0515】
例えば、スピン注入電流Isがドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流るとき、制御信号bCj,Djが“H”、制御信号bDj,Cjが“L”となり、アシスト電流Iaは、ドライバ/シンカーDS3からドライバ/シンカーDS2に向かって流れる。
【0516】
また、スピン注入電流Isがドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流るとき、制御信号bCj,Djが“L”、制御信号bDj,Cjが“H”となり、アシスト電流Iaは、ドライバ/シンカーDS2からドライバ/シンカーDS3に向かって流れる。
【0517】
尚、図79の例と図80の例との違いは、メモリセルとしてのスピン注入FETの向きにある。
【0518】
即ち、前者については、スピン注入FETのチャネル長方向がロウ方向、チャネル幅方向がカラム方向となるのに対し、後者については、スピン注入FETのチャネル幅方向がロウ方向、チャネル長方向がカラム方向となる。
【0519】
B. 第2例
第2例は、スピン注入電流Isの経路とアシスト電流Iaの経路が完全に独立している場合の例である。
【0520】
図81及び図82は、磁気ランダムアクセスメモリの第2例を示している。
【0521】
メモリセルアレイは、アレイ状に配置された複数のスピン注入FETから構成される。そして、例えば、1つのスピン注入FETにより1つのメモリセルが構成される。
【0522】
スピン注入FETのソース/ドレインの一方は、ビット線BL(L)に接続され、他方は、ビット線BL(R)に接続される。ビット線BL(L),BL(R)は、同じ方向、本例では、共に、カラム方向に延びている。
【0523】
また、ビット線BL(R)に並行する形で、書き込みビット線WBLjがカラム方向に延びている。書き込みビット線WBLjは、アシスト磁場を発生させるアシスト電流Iaを流すためのものなので、磁気抵抗効果素子のフリー層の近傍に設けるのが好ましい。
【0524】
ビット線BL(L)の一端には、CMOSタイプドライバ/シンカーDS1が接続される。ドライバ/シンカーDS1は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAから構成される。
【0525】
そして、ビット線BL(L)の一端は、MISトランジスタPB,NAの接続点に接続され、制御信号bBjは、PチャネルMISトランジスタPBのゲートに入力され、制御信号Ajは、NチャネルMISトランジスタNAのゲートに入力される。
【0526】
ビット線BL(L)の他端には、カラム選択スイッチとしてのNチャネルMISトランジスタNFを経由して、センスアンプS/Aが接続される。センスアンプS/Aは、例えば、差動増幅器から構成され、リファレンス電圧REFに基づいて、スピン注入FETに記憶されたデータの値を判定する。
【0527】
センスアンプS/Aの出力信号は、選択されたスピン注入FETの読み出しデータRoutとなる。
【0528】
制御信号Fjは、カラムjを選択するカラム選択信号であり、NチャネルMISトランジスタNFのゲートに入力される。
【0529】
ビット線BL(R)の一端には、CMOSタイプドライバ/シンカーDS2が接続される。ドライバ/シンカーDS2は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBを有する。
【0530】
そして、ビット線BL(R)の一端は、MISトランジスタPA,NBの接続点に接続され、制御信号bAjは、PチャネルMISトランジスタPAのゲートに入力され、制御信号Bjは、NチャネルMISトランジスタNBのゲートに入力される。
【0531】
ビット線BL(R)の他端には、シンカーS1が接続される。シンカーS1は、ビット線BL(R)と電源端子Vssとの間に接続され、読み出し時にオンとなるNチャネルMISトランジスタNEから構成される。
【0532】
制御信号Eiは、ロウiを選択するロウ選択信号であり、NチャネルMISトランジスタNEのゲートに入力される。
【0533】
書き込みビット線WBLjの一端には、CMOSタイプドライバ/シンカーDS3が接続される。ドライバ/シンカーDS3は、電源端子Vdd,Vss間に直列接続され、アシスト電流Iaの発生/遮断を制御するPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCを有する。
【0534】
そして、書き込みビット線WBLjの一端は、MISトランジスタPD,NCの接続点に接続され、制御信号bDjは、PチャネルMISトランジスタPDのゲートに入力され、制御信号Cjは、NチャネルMISトランジスタNCのゲートに入力される。
【0535】
書き込みビット線WBLjの他端には、CMOSタイプドライバ/シンカーDS4が接続される。ドライバ/シンカーDS4は、電源端子Vdd,Vss間に直列接続され、アシスト電流Iaの発生/遮断を制御するPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDを有する。
【0536】
そして、書き込みビット線WBLjの他端は、MISトランジスタPC,NDの接続点に接続され、制御信号bCjは、PチャネルMISトランジスタPCのゲートに入力され、制御信号Djは、NチャネルMISトランジスタNDのゲートに入力される。
【0537】
このような磁気ランダムアクセスメモリにおいて、例えば、メモリセルとしてのスピン注入FETがNチャネルタイプである場合、制御信号Wiが“H”、制御信号bBj,Ajが“L”、制御信号bAj,Bjが“H”になると、スピン注入電流Isは、ドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流れる。
【0538】
また、制御信号Wiが“H”、制御信号bBj,Ajが“H”、制御信号bAj,Bjが“L”になると、スピン注入電流Isは、ドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流れる。
【0539】
ここで、アシスト磁場を発生させるアシスト電流Iaは、スピン注入電流Isが流れるビット線BL(L),BL(R)とは完全に独立した書き込みビット線WBLjに流れる。
【0540】
例えば、スピン注入電流Isがドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流れるとき、制御信号bCj,Djが“H”、制御信号bDj,Cjが“L”となり、アシスト電流Iaは、ドライバ/シンカーDS3からドライバ/シンカーDS4に向かって流れる。
【0541】
また、スピン注入電流Isがドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流れるとき、制御信号bCj,Djが“L”、制御信号bDj,Cjが“H”となり、アシスト電流Iaは、ドライバ/シンカーDS4からドライバ/シンカーDS3に向かって流れる。
【0542】
尚、図81の例と図82の例との違いは、メモリセルとしてのスピン注入FETの向きにある。
【0543】
即ち、前者については、スピン注入FETのチャネル長方向がロウ方向、チャネル幅方向がカラム方向となるのに対し、後者については、スピン注入FETのチャネル幅方向がロウ方向、チャネル長方向がカラム方向となる。
【0544】
C. 第3例
第3例は、第2例と同様に、スピン注入電流Isの経路とアシスト電流Iaの経路が完全に独立している場合の例である。第3例が第2例と異なる点は、アシスト電流を流すための独立の書き込み線が延びる方向にある。
【0545】
図83及び図84は、磁気ランダムアクセスメモリの第3例を示している。
【0546】
メモリセルアレイは、アレイ状に配置された複数のスピン注入FETから構成される。そして、例えば、1つのスピン注入FETにより1つのメモリセルが構成される。
【0547】
スピン注入FETのソース/ドレインの一方は、ビット線BL(L)に接続され、他方は、ビット線BL(R)に接続される。ビット線BL(L),BL(R)は、同じ方向、本例では、共に、カラム方向に延びている。
【0548】
また、ビット線BL(L),BL(R)に交差する形で、書き込みワード線WWLiがロウ方向に延びている。書き込みワード線WWLiは、アシスト磁場を発生させるアシスト電流Iaを流すためのものなので、磁気抵抗効果素子のフリー層の近傍に設けるのが好ましい。
【0549】
ビット線BL(L)の一端には、CMOSタイプドライバ/シンカーDS1が接続される。ドライバ/シンカーDS1は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAから構成される。
【0550】
そして、ビット線BL(L)の一端は、MISトランジスタPB,NAの接続点に接続され、制御信号bBjは、PチャネルMISトランジスタPBのゲートに入力され、制御信号Ajは、NチャネルMISトランジスタNAのゲートに入力される。
【0551】
ビット線BL(L)の他端には、カラム選択スイッチとしてのNチャネルMISトランジスタNFを経由して、センスアンプS/Aが接続される。センスアンプS/Aは、例えば、差動増幅器から構成され、リファレンス電圧REFに基づいて、スピン注入FETに記憶されたデータの値を判定する。
【0552】
センスアンプS/Aの出力信号は、選択されたスピン注入FETの読み出しデータRoutとなる。
【0553】
制御信号Fjは、カラムjを選択するカラム選択信号であり、NチャネルMISトランジスタNFのゲートに入力される。
【0554】
ビット線BL(R)の一端には、CMOSタイプドライバ/シンカーDS2が接続される。ドライバ/シンカーDS2は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBを有する。
【0555】
そして、ビット線BL(R)の一端は、MISトランジスタPA,NBの接続点に接続され、制御信号bAjは、PチャネルMISトランジスタPAのゲートに入力され、制御信号Bjは、NチャネルMISトランジスタNBのゲートに入力される。
【0556】
ビット線BL(R)の他端には、シンカーS1が接続される。シンカーS1は、ビット線BL(R)と電源端子Vssとの間に接続され、読み出し時にオンとなるNチャネルMISトランジスタNEから構成される。
【0557】
制御信号Eiは、ロウiを選択するロウ選択信号であり、NチャネルMISトランジスタNEのゲートに入力される。
【0558】
書き込みビット線WBLjの一端には、CMOSタイプドライバ/シンカーDS3が接続される。ドライバ/シンカーDS3は、電源端子Vdd,Vss間に直列接続され、アシスト電流Iaの発生/遮断を制御するPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCを有する。
【0559】
そして、書き込みビット線WBLjの一端は、MISトランジスタPD,NCの接続点に接続され、制御信号bDjは、PチャネルMISトランジスタPDのゲートに入力され、制御信号Cjは、NチャネルMISトランジスタNCのゲートに入力される。
【0560】
書き込みビット線WBLjの他端には、CMOSタイプドライバ/シンカーDS4が接続される。ドライバ/シンカーDS4は、電源端子Vdd,Vss間に直列接続され、アシスト電流Iaの発生/遮断を制御するPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDを有する。
【0561】
そして、書き込みビット線WBLjの他端は、MISトランジスタPC,NDの接続点に接続され、制御信号bCjは、PチャネルMISトランジスタPCのゲートに入力され、制御信号Djは、NチャネルMISトランジスタNDのゲートに入力される。
【0562】
このような磁気ランダムアクセスメモリにおいて、例えば、メモリセルとしてのスピン注入FETがNチャネルタイプである場合、制御信号Wiが“H”、制御信号bBj,Ajが“L”、制御信号bAj,Bjが“H”になると、スピン注入電流Isは、ドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流れる。
【0563】
また、制御信号Wiが“H”、制御信号bBj,Ajが“H”、制御信号bAj,Bjが“L”になると、スピン注入電流Isは、ドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流れる。
【0564】
ここで、アシスト磁場を発生させるアシスト電流Iaは、スピン注入電流Isが流れるビット線BL(L),BL(R)とは完全に独立した書き込みビット線WBLjに流れる。
【0565】
例えば、スピン注入電流Isがドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流れるとき、制御信号bCj,Djが“H”、制御信号bDj,Cjが“L”となり、アシスト電流Iaは、ドライバ/シンカーDS3からドライバ/シンカーDS4に向かって流れる。
【0566】
また、スピン注入電流Isがドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流れるとき、制御信号bCj,Djが“L”、制御信号bDj,Cjが“H”となり、アシスト電流Iaは、ドライバ/シンカーDS4からドライバ/シンカーDS3に向かって流れる。
【0567】
尚、図83の例と図84の例との違いは、メモリセルとしてのスピン注入FETの向きにある。
【0568】
即ち、前者については、スピン注入FETのチャネル長方向がロウ方向、チャネル幅方向がカラム方向となるのに対し、後者については、スピン注入FETのチャネル幅方向がロウ方向、チャネル長方向がカラム方向となる。
【0569】
7. 信号タイミング波形
本発明の例に関わるスピン注入FETにプログラムデータを書き込むときの信号波形について説明する。
【0570】
図85は、書き込み時の信号波形を示している。
この信号タイミング波形は、スピン注入電流Isを発生させる前からアシスト磁場を発生させ、かつ、スピン注入電流Isを遮断した後もその後一定期間アシスト磁場を発生させておく場合の例である。
【0571】
まず、時刻t1において、制御信号bCj,Djを“H”にし、制御信号Cj,bDjを“L”にする。その結果、アシスト電流Iaが流れ、これにより、磁気抵抗効果素子のフリー層にアシスト磁場が与えられる。
【0572】
また、時刻t2において、スピン注入FETがNチャネルタイプである場合には、制御信号Wiを“H”にし、Pチャネルタイプである場合には、制御信号Wiを“L”にし、スピン注入FETをオンにする。
【0573】
この後、時刻t3において、制御信号bAj,Bjを“H”にし、制御信号Aj,bBjを“L”にし、スピン注入電流Isを流し、磁気抵抗効果素子のフリー層に対する書き込み(磁化反転)を行う。
【0574】
この後、時刻t4において、制御信号bAj,Bjを“L”にし、制御信号Aj,bBjを“H”にし、スピン注入電流Isを遮断する。
【0575】
また、時刻t5において、スピン注入FETがNチャネルタイプである場合には、制御信号Wiを“L”にし、Pチャネルタイプである場合には、制御信号Wiを“H”にし、スピン注入FETをオフにする。
【0576】
そして、スピン注入電流Isを遮断した時点t4から、一定期間、例えば、数十nsecが経過した時刻t6において、制御信号bCj,Djを“L”にし、制御信号Cj,bDjを“H”にし、アシスト電流Iaを遮断し、アシスト磁場を消滅させる。
【0577】
尚、本例の信号タイミング波形では、スピン注入電流Isを流す前にアシスト電流Iaを流し、アシスト磁場を発生させているが、既に述べたように、アシスト磁場は、スピン注入電流Isを流すと同時又はそれよりも遅れて発生させてもよい。
【0578】
8. デコーダ
次に、制御信号Aj,Bj,Cj,Dj,bAJ,bBj,bCj,bDj及び制御信号Ci,Di,bCi,bDiを発生するデコーダを説明する。
【0579】
デコーダは、スピン注入FETに対するデータ書き込み時にドライバ/シンカーを制御し、プログラムデータの値に応じてスピン注入電流Is及びアシスト電流Iaの向きを決定すると共に、スピン注入電流Is及びアシスト電流Iaの供給/遮断のタイミングを決定する。
【0580】
図86は、制御信号Wiを生成するデコーダの例を示している。
【0581】
本例は、スピン注入FETがNチャネルタイプである場合のデコーダの例である。デコーダは、アンドゲート回路により構成され、活性化信号W及びロウアドレス信号RAiの全てが“H”のとき、制御信号Wiが“H”になる。
【0582】
図87は、制御信号Aj,bAjを生成するデコーダの例を示している。
【0583】
本例では、アンドゲート回路によりデコーダが構成され、活性化信号A及びカラムアドレス信号CAjの全てが“H”のとき、制御信号Ajが“H”、制御信号bAjが“L”になる。
【0584】
図88は、制御信号Bj,bBjを生成するデコーダの例を示している。
【0585】
本例では、アンドゲート回路によりデコーダが構成され、活性化信号B及びカラムアドレス信号CAjの全てが“H”のとき、制御信号Bjが“H”、制御信号bBjが“L”になる。
【0586】
図89は、制御信号Cj,bCjを生成するデコーダの例を示している。
【0587】
本例は、アシスト電流を流すビット線がカラム方向に延びているスピン注入FETに適用される。
【0588】
デコーダは、アンドゲート回路により構成され、活性化信号C及びカラムアドレス信号CAjの全てが“H”のとき、制御信号Cjが“H”、制御信号bCjが“L”になる。
【0589】
図90は、制御信号Dj,bDjを生成するデコーダの例を示している。
【0590】
本例は、アシスト電流を流すビット線がカラム方向に延びているスピン注入FETに適用される。
【0591】
デコーダは、アンドゲート回路により構成され、活性化信号D及びカラムアドレス信号CAjの全てが“H”のとき、制御信号Djが“H”、制御信号bDjが“L”になる。
【0592】
図91は、制御信号Ci,bCiを生成するデコーダの例を示している。
【0593】
本例は、アシスト電流を流すビット線がロウ方向に延びているスピン注入FETに適用される。
【0594】
デコーダは、アンドゲート回路により構成され、活性化信号C及びロウアドレス信号RAiの全てが“H”のとき、制御信号Ciが“H”、制御信号bCiが“L”になる。
【0595】
図92は、制御信号Di,bDiを生成するデコーダの例を示している。
【0596】
本例は、アシスト電流を流すビット線がロウ方向に延びているスピン注入FETに適用される。
【0597】
デコーダは、アンドゲート回路により構成され、活性化信号D及びロウアドレス信号RAiの全てが“H”のとき、制御信号Diが“H”、制御信号bDiが“L”になる。
【0598】
図93乃至図97は、活性化信号W,A,B,C,Dを生成するロジック回路の例を示している。
【0599】
活性化信号W,A,B,C,Dが“H”又は“L”になるタイミングは、制御信号a,b,c,d,e,f及びプログラムデータDATA0,DATA1の値によって決定される。
【0600】
尚、図94乃至図97において、DATA1は、書き込みデータが“1”のときに“H”となる信号であり、DATA0は、書き込みデータが“0”のときに“H”となる信号である。
【0601】
図98及び図99は、書き込み信号WRITEに基づき、制御信号a,b,c,d,e,fを生成する遅延回路1〜6を示している。
【0602】
このような遅延回路1〜6を用いた場合、制御信号a,b,c,d,e,fの波形は、図100に示すようになる。
【0603】
この場合、セルの選択期間は、T2となり、アシスト電流Ia(アシスト磁場)の供給期間は、T3となり、スピン注入電流Isの供給期間は、T1となる(T3>T2>T1)。
【0604】
尚、本例では、スピン注入電流Isを流す前にアシスト電流Iaが流れるタイミングとなっているが、スピン注入電流Isを流すと同時又はそれよりも遅れてアシスト電流Iaを流すようにしてもよい。
【0605】
図101及び図102は、遅延回路1〜6の例を示している。
【0606】
図101の例は、遅延回路を直列接続される複数のインバータから構成するインバータタイプであり、インバータの数により遅延時間を制御できる。図102の例は、遅延回路を抵抗Rと容量Cにより構成するRCタイプであり、抵抗Rの抵抗値と容量Cの容量値により遅延時間を制御できる。
【0607】
9. その他の変形例
次に、本発明の例に関わるスピン注入FETに関し、その他の変形例について説明する。
【0608】
スピン注入FETを構成するピン層の磁化方向を固定するための反強磁性体については、Fe-Mn(鉄−マンガン)、Pt-Mn(白金−マンガン)、Pt-Cr-Mn(白金−クロム−マンガン)、Ni-Mn(ニッケル−マンガン)、Ir-Mn(イリジウム−マンガン)、NiO(酸化ニッケル)、Fe2O3(酸化鉄)などの材料を使用できる。
【0609】
また、ピン層がSAF構造を有する場合、ピン層を構成する複数の強磁性体については、一方向異方性を有する材料から構成する。また、フリー層がSAF構造を有する場合、フリー層を構成する複数の強磁性体については、一軸異方性を有する材料から構成する。
【0610】
フリー層となる強磁性体を、少なくとも強磁性層/非磁性層/強磁性層/反強磁性層からなる構造とし、いわゆるダブルピン構造を採用する場合には、非磁性層としては、例えば、Cu, Ag, Au, Zr, Hf, Rh, Pt, Ir, Al のグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成する。この時、2つのピン層の磁化方向は反対向きとなる。
【0611】
また、かかる場合において、非磁性層としては、Ru, Cr, Mn, V, Ir のグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成してもよい。この時、2つのピン層の磁化方向は同じ向きとなる。
【0612】
尚、これらピン層及びフリー層を構成する強磁性体の厚さについては、0.1nm〜100nmの範囲内に設定され、好ましくは、超常磁性体にならないことを保障できる厚さ、0.4nm以上に設定される。
【0613】
スピン注入FETを構成するフリー層は、できるだけ小さなスピン注入電流で磁化反転が行われるように、例えば、誘電体により垂直方向(スピン注入電流が流れる方向)に隔てられた複数の柱状層(強磁性粒)から構成してもよい。
【0614】
この場合、複数の柱状層は、Co、Fe、Ni若しくはそれらの合金、又は、Co-Pt、Co-Fe-Pt、Fe-Pt、Co-Fe-Cr-Pt、Co-Cr-Ptからなるグループから選択される少なくとも1つの金属から構成する。
【0615】
また、 スピン注入FETを構成するフリー層については、強磁性体内に、Ag(銀)、Cu(銅)、Au(金)、Al(アルミニウム)、Ru(ルテニウム)、Os(オスニウム)、Re(レニウム)、Ta(タンタル)、B(ボロン)、C(炭素)、O(酸素)、N(窒素)、Pd(パラジウム)、Pt(白金)、Zr(ジルコニウム)、Ir(イリジウム)、W(タングステン)、Mo(モリブデン)、Nb(ニオブ)などの非磁性元素を添加して、その磁気特性、さらには、結晶性、機械的特性、化学的特性などの物性を調節してもよい。
【0616】
10. 実施例
以下、実施例について説明する。
【0617】
(1) 第1実施例
第1実施例は、図48乃至図51の構造を有するスピン注入FETに関する。
【0618】
試料1は、図49及び図51のショットキーバリアタイプスピン注入FETに相当し、例えば、上述の製造方法の第2例を用いて製造される。
ピン層は、例えば、(Co70Fe30)80B20である。ピン層には、Ru(0.95)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。フリー層は、例えば、(Co70Fe30)80B20である。フリー層には、Cu(5)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。
【0619】
また、試料1についてテストを行うため、複数のスピン注入FETを形成した後、これらスピン注入FETを絶縁層で覆い、さらに、この絶縁層にピン層及びフリー層に達するコンタクトホールをそれぞれ形成し、コンタクトホール内に測定電極であるアルミ配線を形成する。
【0620】
試料2は、図48及び図50のトンネルバリアタイプスピン注入FETに相当し、例えば、上述の製造方法の第3例を用いて製造される。
ピン層は、例えば、(Co70Fe30)80B20である。ピン層には、Ru(0.95)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。フリー層は、例えば、(Co70Fe30)80B20である。フリー層には、Au(5)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。
【0621】
また、試料2についてテストを行うため、複数のスピン注入FETを形成した後、これらスピン注入FETを絶縁層で覆い、さらに、この絶縁層にピン層及びフリー層に達するコンタクトホールをそれぞれ形成し、コンタクトホール内に測定電極であるアルミ配線を形成する。
【0622】
さらに、試料1,2の双方について、書き込みワード線を形成する。
【0623】
そして、試料1,2に関し、複数のスピン注入FETの磁場依存性を測定したところ、全てのスピン注入FETで良好な結果を得ることができた。
【0624】
図63は、試料1に関わるスピン注入FETの特性を示し、図66は、試料2に関わるスピン注入FETの特性を示している。
【0625】
これら特性図は、スピン注入FETのドレイン電流のソース−ドレイン間電圧依存性を表すものである。
【0626】
同図から明らかなように、試料1,2共に、スピン注入FETの磁化状態(パラレル/アンチパラレル)に応じて、十分なマージンでドレイン電流が異なっている。また、スピン注入FETのゲート電圧VGateの上昇につれてドレイン電流が上昇する増幅作用が確認される。
【0627】
以上のことから、本発明の例に関わるスピン注入FETを、リコンフィギャブルなロジック回路や、磁気ランダムアクセスメモリなどの新規デバイスに十分に適用できることが分かる。
【0628】
図103は、試料1に関わる熱擾乱を示し、図104は、試料に関わる熱擾乱を示している。
【0629】
この結果を得るに際しては、従来(図7)との効果の差を明確にするために、従来とほぼ同様の条件を採用した。
【0630】
即ち、書き込みは、ゲート電圧を一定(1.5V)とし、パルス幅50nsecのスピン注入電流をスピン注入FETに流して実行する。また、アシスト電流の電流値は、0.8mAとし、スピン注入電流を遮断してからアシスト電流を遮断するまでの遅延時間は、20nsecとする。
【0631】
ソース−ドレインパルス電圧(Source-Drain pulse voltage)の値がプラスのとき、スピン注入FETの磁化状態はパラレルとなり、マイナスのとき、磁化状態はアンチパラレルとなる。いずれの場合においても、スイッチング(磁化反転)に必要なスピン注入電流の値のばらつきは非常に小さい。
【0632】
そして、ゲート電圧VGateを 1.0V としたときのスピン注入FETのドレイン電流(Drain current)を測定する。
【0633】
スピン注入FETの磁化状態がパラレルのときのドレイン電流は、200μA/μm2を超える大きな値となり、アンチパラレルのときのドレイン電流は、50μA/μm2を下回る小さな値となる。いずれの場合においても、書き込み時の熱擾乱に起因するドレイン電流の値のばらつきは非常に小さい。
【0634】
このように、第1実施例によれば、本発明の例に関わるスピン注入FETが、書き込み時の熱擾乱の問題に対する対策として、非常に有効であることが確認された。
【0635】
尚、この結果は、アシスト磁場を発生させるタイミング、即ち、そのタイミングがスピン注入電流を流すタイミングと同時か又はその前後かに依存しない。
【0636】
(2) 第2実施例
第2実施例は、図52乃至図55の構造を有するスピン注入FETに関する。
【0637】
試料1は、図53及び図55のショットキーバリアタイプスピン注入FETに相当し、例えば、上述の製造方法の第2例を用いて製造される。
ピン層は、例えば、(Co70Fe30)80B20である。ピン層には、Ru(0.95)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。フリー層は、例えば、(Co70Fe30)80B20である。フリー層には、Ru(5)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。
【0638】
また、試料1についてテストを行うため、複数のスピン注入FETを形成した後、これらスピン注入FETを絶縁層で覆い、さらに、この絶縁層にピン層及びフリー層に達するコンタクトホールをそれぞれ形成し、コンタクトホール内に測定電極であるアルミ配線を形成する。
【0639】
試料2は、図52及び図54のトンネルバリアタイプスピン注入FETに相当し、例えば、上述の製造方法の第3例を用いて製造される。
ピン層は、例えば、(Co70Fe30)80B20である。ピン層には、Ru(0.95)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。フリー層は、例えば、(Co70Fe30)80B20である。フリー層には、V(5)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。
【0640】
また、試料2についてテストを行うため、複数のスピン注入FETを形成した後、これらスピン注入FETを絶縁層で覆い、さらに、この絶縁層にピン層及びフリー層に達するコンタクトホールをそれぞれ形成し、コンタクトホール内に測定電極であるアルミ配線を形成する。
【0641】
さらに、試料1,2の双方について、軟磁性材料(ヨーク材)が被服された書き込みワード線を形成する。
【0642】
そして、試料1,2に関し、複数のスピン注入FETの磁場依存性を測定したところ、図63及び図66に示すように、第1実施例と同様に、全てのスピン注入FETで良好な結果を得ることができた。
【0643】
図105は、試料1に関わる熱擾乱を示し、図106は、試料に関わる熱擾乱を示している。
【0644】
この結果を得るに際しては、従来(図7)との効果の差を明確にするために、従来とほぼ同様の条件を採用した。
【0645】
即ち、書き込みは、ゲート電圧を一定(1.5V)とし、パルス幅50nsecのスピン注入電流をスピン注入FETに流して実行する。また、アシスト電流の電流値は、0.4mAとし、スピン注入電流を遮断してからアシスト電流を遮断するまでの遅延時間は、20nsecとする。
【0646】
尚、試料1,2では、書き込みワード線がヨーク配線構造を有しているため、アシスト電流の電流値は、第1実施例よりも低く設定してある。
【0647】
ソース−ドレインパルス電圧(Source-Drain pulse voltage)の値がプラスのとき、スピン注入FETの磁化状態はパラレルとなり、マイナスのとき、磁化状態はアンチパラレルとなる。いずれの場合においても、スイッチング(磁化反転)に必要なスピン注入電流の値のばらつきは非常に小さい。
【0648】
そして、ゲート電圧VGateを 1.0V としたときのスピン注入FETのドレイン電流(Drain current)を測定する。
【0649】
スピン注入FETの磁化状態がパラレルのときのドレイン電流は、200μA/μm2を超える大きな値となり、アンチパラレルのときのドレイン電流は、50μA/μm2を下回る小さな値となる。いずれの場合においても、書き込み時の熱擾乱に起因するドレイン電流の値のばらつきは非常に小さい。
【0650】
このように、第2実施例においても、本発明の例に関わるスピン注入FETが、書き込み時の熱擾乱の問題に対する対策として、非常に有効であることが確認された。
【0651】
尚、この結果は、アシスト磁場を発生させるタイミング、即ち、そのタイミングがスピン注入電流を流すタイミングと同時か又はその前後かに依存しない。
【0652】
11. その他
本発明の例によれば、熱的安定性に優れ、素子破壊の問題も解決できるスピン注入FETを提供できる。
【0653】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0654】
【図1】本発明の例の基礎となるスピン注入FETを示す図。
【図2】スピン注入電流の流れを示す図。
【図3】書き込み時のエネルギーバンドを示す図。
【図4】スピン注入電流の流れを示す図。
【図5】書き込み時のエネルギーバンドを示す図。
【図6】読み出し電流の流れを示す図。
【図7】スピン注入FETの熱擾乱の例を示す図。
【図8】書き込み時の温度上昇を示す図。
【図9】第1実施の形態のスピン注入FETを示す図。
【図10】第1実施の形態のスピン注入FETを示す図。
【図11】スピン注入電流とアシスト電流の流れを示す図。
【図12】スピン注入電流とアシスト電流の流れを示す図。
【図13】読み出し電流の流れを示す図。
【図14】第2実施の形態のスピン注入FETを示す図。
【図15】第2実施の形態のスピン注入FETを示す図。
【図16】第3実施の形態の基礎となるスピン注入FETを示す図。
【図17】第3実施の形態のスピン注入FETを示す図。
【図18】第4実施の形態の基礎となるスピン注入FETを示す図。
【図19】第4実施の形態のスピン注入FETを示す図。
【図20】第5実施の形態のスピン注入FETを示す図。
【図21】第5実施の形態のスピン注入FETを示す図。
【図22】第5実施の形態のスピン注入FETを示す図。
【図23】第5実施の形態のスピン注入FETを示す図。
【図24】第6実施の形態のスピン注入FETを示す図。
【図25】第6実施の形態のスピン注入FETを示す図。
【図26】第6実施の形態のスピン注入FETを示す図。
【図27】第6実施の形態のスピン注入FETを示す図。
【図28】第7実施の形態のスピン注入FETを示す図。
【図29】第7実施の形態のスピン注入FETを示す図。
【図30】第7実施の形態のスピン注入FETを示す図。
【図31】第7実施の形態のスピン注入FETを示す図。
【図32】第8実施の形態のスピン注入FETを示す図。
【図33】第8実施の形態のスピン注入FETを示す図。
【図34】第8実施の形態のスピン注入FETを示す図。
【図35】第8実施の形態のスピン注入FETを示す図。
【図36】第9実施の形態のスピン注入FETを示す図。
【図37】第9実施の形態のスピン注入FETを示す図。
【図38】第10実施の形態のスピン注入FETを示す図。
【図39】第10実施の形態のスピン注入FETを示す図。
【図40】第11実施の形態のスピン注入FETを示す図。
【図41】第11実施の形態のスピン注入FETを示す図。
【図42】第11実施の形態のスピン注入FETを示す図。
【図43】第11実施の形態のスピン注入FETを示す図。
【図44】第11実施の形態のスピン注入FETを示す図。
【図45】第11実施の形態のスピン注入FETを示す図。
【図46】第11実施の形態のスピン注入FETを示す図。
【図47】第11実施の形態のスピン注入FETを示す図。
【図48】第12実施の形態のスピン注入FETを示す図。
【図49】第12実施の形態のスピン注入FETを示す図。
【図50】第12実施の形態のスピン注入FETを示す図。
【図51】第12実施の形態のスピン注入FETを示す図。
【図52】第12実施の形態のスピン注入FETを示す図。
【図53】第12実施の形態のスピン注入FETを示す図。
【図54】第12実施の形態のスピン注入FETを示す図。
【図55】第12実施の形態のスピン注入FETを示す図。
【図56】磁化反転プロセスを示す図。
【図57】スピン注入電流とアシスト電流の波形を示す図。
【図58】製造方法の第1例を示す図。
【図59】製造方法の第1例を示す図。
【図60】製造方法の第1例を示す図。
【図61】製造方法の第2例を示す図。
【図62】製造方法の第2例を示す図。
【図63】製造方法の第2例により得られる試料の特性を示す図。
【図64】製造方法の第3例を示す図。
【図65】製造方法の第3例を示す図。
【図66】製造方法の第3例により得られる試料の特性を示す図。
【図67】リコンフィギャブルなロジック回路の第1例を示す図。
【図68】リコンフィギャブルなロジック回路の第1例を示す図。
【図69】リコンフィギャブルなロジック回路の第1例を示す図。
【図70】フローティングゲート電圧Vfgと出力信号Voutの関係を示す図。
【図71】ドライバ/シンカーの例を示す図。
【図72】デバイス構造の例を示す図。
【図73】リコンフィギャブルなロジック回路の第2例を示す図。
【図74】リコンフィギャブルなロジック回路の第2例を示す図。
【図75】リコンフィギャブルなロジック回路の第2例を示す図。
【図76】フローティングゲート電圧Vfgと出力信号Voutの関係を示す図。
【図77】ドライバ/シンカーの例を示す図。
【図78】デバイス構造の例を示す図。
【図79】磁気ランダムアクセスメモリの第1例を示す図。
【図80】磁気ランダムアクセスメモリの第1例を示す図。
【図81】磁気ランダムアクセスメモリの第2例を示す図。
【図82】磁気ランダムアクセスメモリの第2例を示す図。
【図83】磁気ランダムアクセスメモリの第3例を示す図。
【図84】磁気ランダムアクセスメモリの第3例を示す図。
【図85】書き込み時の信号波形を示す図。
【図86】Wiを生成するデコーダの例を示す図。
【図87】Aj,bAjを生成するデコーダの例を示す図。
【図88】Bj,bBjを生成するデコーダの例を示す図。
【図89】Cj,bCjを生成するデコーダの例を示す図。
【図90】Dj,bDjを生成するデコーダの例を示す図。
【図91】Ci,bCiを生成するデコーダの例を示す図。
【図92】Di,bDiを生成するデコーダの例を示す図。
【図93】Wを生成するロジック回路の例を示す図。
【図94】Cを生成するロジック回路の例を示す図。
【図95】Dを生成するロジック回路の例を示す図。
【図96】Aを生成するロジック回路の例を示す図。
【図97】Bを生成するロジック回路の例を示す図。
【図98】遅延回路の例を示す図。
【図99】遅延回路の例を示す図。
【図100】書き込み時の信号波形を示す図。
【図101】遅延回路の例を示す図。
【図102】遅延回路の例を示す図。
【図103】本発明の例に関わるスピン注入FETの特性を示す図。
【図104】本発明の例に関わるスピン注入FETの特性を示す図。
【図105】本発明の例に関わるスピン注入FETの特性を示す図。
【図106】本発明の例に関わるスピン注入FETの特性を示す図。
【符号の説明】
【0655】
10: 半導体基板、 10a: N型ウェル領域、 10b: P型ウェル領域、 10A: 絶縁層、 10B: 半導体層、 11a,11b: トンネルバリア層、 12a,12b,21: 強磁性体、 13: 反強磁性体、 14: ゲート絶縁層、 15: ゲート電極、 16a,16b: 電極、 17: 素子分離絶縁層、 18a,18b: コンタクトプラグ、 19: 絶縁層(サイドウォール)、 20: 非磁性体、 20A: キャップ絶縁層、 20B,20a,20b: 凹部、 22: 軟磁性材料(ヨーク材)、 PA,PB,PC,PD: PチャネルMISトランジスタ、 NA,NB,NC,ND,NE,NF: NチャネルMISトランジスタ、 S/A: センスアンプ、 BL(L),BL(R): ビット線、 WWLi: 書き込みワード線、 WBLj: 書き込みビット線、 DS1,DS2,DS3,DS4: ドライバ/シンカー、 S1: シンカー。
【技術分野】
【0001】
本発明は、磁気抵抗効果(magneto-resistive)を利用するスピン注入FET(spin-injection field effect transistor)に関する。
【背景技術】
【0002】
磁性膜を用いた磁気抵抗効果素子(magneto-resistive element)は、磁気ヘッドや、磁気センサなどの検出素子に加え、近年では、固体磁気メモリ(solid-state magnetic memory)としての磁気ランダムアクセスメモリ(MRAM: magnetic random access memory)や、リコンフィギャブル(re-configurable)なロジック回路などの先端デバイスに使用されている。
スピン注入FETは、磁気抵抗効果素子をこれら先端デバイスに適用した場合の一形態である。スピン注入FETの特徴は、ゲート電圧が一定であっても、磁気抵抗効果素子の磁化状態に応じてチャネルを流れる電流の値が変わる点にある。また、スピン注入FETでは、スピン偏極電子(Spin-polarized electrons)による磁化反転(magnetization reversal)を利用する。
【0003】
スピン注入FETは、例えば、磁気ランダムアクセスメモリにおいては、データを記憶するメモリセルとして用いられ、リコンフィギャブルなロジック回路においては、1つのロジックを実現するための要素として用いられる。
【0004】
しかし、従来のスピン注入FETでは、フリー層としての強磁性体が半導体基板に直接接触する構造を有していること、磁化反転のためのスピン注入電流の値が未だ107A/cm2程度と大きいことなどから、書き込み時の温度上昇に起因する熱擾乱が発生する、スピン注入電流により素子が破壊される可能性が高くなるなどの問題がある。
【非特許文献1】Appl.Phys.Lett. 84(13) 2307 (2004)
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明の例では、熱的安定性に優れ、素子破壊の問題も解決できるスピン注入FETを提案する。
【課題を解決するための手段】
【0006】
本発明の例に関わるスピン注入FETは、磁化方向が固定される第1強磁性体と、スピン注入電流により磁化方向が変化する第2強磁性体と、前記第1及び第2強磁性体間のチャネルと、前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第2強磁性体の磁化方向を決定する第1ドライバ/シンカーと、前記第2強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、前記配線を流れる前記アシスト電流の向きを制御する第2ドライバ/シンカーとを備える。
【発明の効果】
【0007】
本発明の例によれば、熱的安定性に優れ、素子破壊の問題も解決できるスピン注入FETを提供できる。
【発明を実施するための最良の形態】
【0008】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【0009】
1. 基本構造
まず、本発明の例に関わるスピン注入FETの基本構造について説明する。
【0010】
スピン注入FETについては、現在までにいくつかの構造が提案されている。例えば、特願2004−178130(出願日:2004年6月16日)に開示される構造では、2つのソース/ドレイン電極が強磁性体から構成される。
【0011】
この例では、ソース/ドレイン電極の一方を構成する強磁性体は、磁化方向が固定されたピン層(pinned layer)となり、他方を構成する強磁性体は、磁化方向が変化するフリー層(free layer)となる。しかし、フリー層の磁化反転に使用するスピン注入電流の経路(path)が明確ではない。
【0012】
ここでは、スピン注入電流の経路を含めたスピン注入FETの基本構造について説明する。
【0013】
(1) 全体
図1は、本発明の例に関わるスピン注入FETの基本構造を示している。
【0014】
このスピン注入FETは、半導体基板10の凹部に埋め込まれたソース/ドレイン電極としての強磁性体12a,12bと、半導体基板10及び強磁性体12a,12bの間のトンネルバリア層11a,11bと、強磁性体12a,12b間のチャネル上にゲート絶縁層14を介して配置されたゲート電極15と、強磁性体12a上の反強磁性体(pin layer)13とから構成される。
【0015】
強磁性体12a,12bの磁化容易軸方向は、紙面に垂直な方向である。
【0016】
強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となる。反強磁性体13上には、電極16aが配置される。電極16aは、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。
【0017】
また、電極16aは、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。
【0018】
強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。強磁性体12b上には、電極16bが配置される。電極16bは、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。
【0019】
また、電極16bは、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。
【0020】
ゲート電極15には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0021】
このスピン注入FETの特徴は、第一に、半導体基板10と強磁性体12a,12bとの間にトンネルバリア層11a,11bが形成されている点にある。
【0022】
半導体基板10と強磁性体12a,12bとの間にトンネルバリア層が存在せず、代わりにショットキーバリアが形成されるスピン注入FETの場合には、半導体基板10として真性半導体を用いなければならない。
【0023】
本発明の例に関わるスピン注入FETでは、半導体基板10と強磁性体12a,12bとの間にはトンネルバリア層11a,11bが形成されるため、半導体基板10は真性半導体に限定されない。
【0024】
但し、本発明の例においては、トンネルバリア層11a,11bの一方又は双方を省略することもできる。
【0025】
第二に、強磁性体12bの磁化状態を反転させるためのスピン注入電流がスピン注入FETのチャネルを流れる点にある。
【0026】
この場合、スピン注入FETには、書き込み時にスピン注入電流が流れ、読み出し時には、読み出し電流が流れることになる。両者は、例えば、共に、1mA以下の値に設定されるが、スピン注入電流の値は、読み出し電流の値よりも大きくなる。
【0027】
そこで、本発明の例に関わるスピン注入FETでは、両電流に対応できるように、ゲート絶縁層14の厚さや、ゲート電極15に与える制御信号Wi/Riの値が制御される。
【0028】
(2) 材料、サイズなど
図1のスピン注入FETに用いられる材料の例について説明する。
【0029】
このスピン注入FETは、半導体基板10と強磁性体12a,12bとの間にトンネルバリア層を有する。このため、半導体基板10としては、例えば、Si, Geなどの真性半導体、GaAs, ZnSeなどの化合物半導体、及び、これら半導体に不純物をドーピングした高導電性半導体から選択できる。
【0030】
また、強磁性体12a,12bの材料についも制限はなく、例えば、以下の材料から構成できる。
【0031】
i. NiFe合金、CoFe合金、CoFeNi合金
ii. (Co,Fe,Ni)-(Si,B)合金、
(Co,Fe,Ni)-(Si,B)-(P,Al,Mo,Nb,Mn)合金
iii. Co-(Zr,Hf,Nb,Ta,Ti)などのアモルファス
iv. Co2(CrxFe1-x)Al、Co2MnAl、Co2MnSiなどのホイスラー合金(ハーフメタル)
v. SiMn、GeMnなどの希薄磁性半導体
強磁性体(pinned layer)12aは、単層であっても、また、多層から構成されていても、いずれでもよい。強磁性体12aの厚さは、0.1 nmから100 nmの範囲内に設定される。強磁性体12aを超常磁性体に変化させないためには、強磁性体12aは、0.4 nm以上の厚さにすることが好ましい。
【0032】
強磁性体12aには、誘導磁気異方性又は形状磁気異方性により一方向に磁気異方性を持たせる。図1の例では、強磁性体12aは、紙面に垂直な方向に磁気異方性を有する。
【0033】
反強磁性体(pin layer)13は、強磁性体12aの磁化方向を固定する。図1の例では、強磁性体12aの磁化方向は、紙面の裏から表へ向かう方向に固定される。反強磁性体13としては、例えば、FeMn,PtMn,PtCrMn,NiMn,IrMn,NiO,Fe2O3などの材料を用いることができる。
【0034】
強磁性体(free layer)12bについても、単層であっても、また、多層から構成されていても、いずれでもよい。強磁性体12bの厚さは、強磁性体12aと同じ又は同程度、例えば、0.1 nmから100 nmの範囲内に設定される。強磁性体12bを超常磁性体に変化させないためには、強磁性体12bは、0.4 nm以上の厚さにすることが好ましい。
【0035】
強磁性体12bは、軟磁性層/強磁性層という2層構造、又は、強磁性層/軟磁性層/強磁性層という3層構造を有していてもよい。
【0036】
強磁性体12bについても、誘導磁気異方性又は形状磁気異方性により一方向に磁気異方性を持たせる。図1の例では、強磁性体12bは、紙面に垂直な方向に磁気異方性を有する。
【0037】
強磁性体12bの磁化方向は、スピン注入電流により変化させることができる。図1の例では、書き込み後の強磁性体12bの磁化方向は、紙面の裏から表へ向かう方向又は紙面の表から裏に向かう方向となる。
【0038】
書き込み後の強磁性体12bの磁化方向が紙面の裏から表へ向かう方向である場合には、その磁化方向は、強磁性体12aの磁化方向と同じになる。この状態をいわゆるパラレル状態(parallel state)と称する。
【0039】
また、書き込み後の強磁性体12bの磁化方向が紙面の表から裏へ向かう方向である場合には、その磁化方向は、強磁性体12aの磁化方向と反対になる。この状態をいわゆるアンチパラレル状態(anti-parallel state)と称する。
【0040】
強磁性体12a,12bには、Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Ru, Re, Os, Nb, Bなどの非磁性元素を添加してもよい。これらの非磁性元素は、強磁性体12a,12bの磁気特性、結晶性、機械的特性、化学的特性などの各種物性を調節する。
【0041】
トンネルバリア層11a,11bは、例えば、Si, Ge, Al, Ga, Mg, Ti, Taなどの元素の酸化物又は窒化物から構成される。ゲート絶縁層14は、例えば、SiO2,SiNなどの絶縁材料から構成される。
【0042】
ゲート電極14及び電極16a,16bは、例えば、不純物を含んだ導電性ポリシリコン、又は、Al, Cuなどの金属材料から構成される。
【0043】
(3) 動作
図1のスピン注入FETの動作について説明する。
i. 書き込み
書き込み時には、制御信号Ei,Fjを“L”にし、NチャネルMISトランジスタNE,NFをオフにする。
【0044】
まず、強磁性体12a,12bの磁化状態をパラレルにするには、図2に示すように、制御信号Aj,bBjを“H”にし、制御信号bAj,Bjを“L”にする。また、半導体基板10がP型である場合には、制御信号Wiを“H”にし、強磁性体12a,12bの間の半導体基板10の表面にNチャネルを形成し、半導体基板10がN型である場合には、制御信号Wiを“L”にし、強磁性体12a,12bの間の半導体基板10の表面にPチャネルを形成する。
【0045】
この時、PチャネルMISトランジスタPA及びNチャネルMISトランジスタNAがオンとなり、スピン注入FETには、強磁性体12bから強磁性体12aに向かうスピン注入電流Isが流れる。
【0046】
そして、強磁性体12aの磁化方向と同じ向きのスピン偏極電子は、スピン注入FETのチャネルを経由して強磁性体12b内に進入し、強磁性体12bに対してスピントルクを与える。
【0047】
その結果、強磁性体12bの磁化方向は、強磁性体12aの磁化方向と同じ(パラレル)になる。
【0048】
次に、強磁性体12a,12bの磁化状態をアンチパラレルにするには、図4に示すように、制御信号Bj,bAjを“H”にし、制御信号bBj,Ajを“L”にする。また、半導体基板10がP型である場合には、制御信号Wiを“H”にし、強磁性体12a,12bの間の半導体基板10の表面にNチャネルを形成し、半導体基板10がN型である場合には、制御信号Wiを“L”にし、強磁性体12a,12bの間の半導体基板10の表面にPチャネルを形成する。
【0049】
この時、PチャネルMISトランジスタPB及びNチャネルMISトランジスタNBがオンとなり、スピン注入FETには、強磁性体12aから強磁性体12bに向かうスピン注入電流Isが流れる。
【0050】
そして、強磁性体12aの磁化方向と反対向きのスピン偏極電子は、強磁性体12aで反射され、強磁性体12b内に進入し、強磁性体12bに対してスピントルクを与える。
【0051】
その結果、強磁性体12bの磁化方向は、強磁性体12aの磁化方向と反対(アンチパラレル)になる。
【0052】
ii. 読み出し
読み出し時には、図6に示すように、制御信号bAj,bBjを“H”、制御信号Aj,Bjを“L”にし、PチャネルMISトランジスタPA,PB及びNチャネルMISトランジスタNA,NBをオフにする。
【0053】
また、制御信号Ei,Fjを“H”にし、NチャネルMOSトランジスタNE,NFをオンにする。
【0054】
さらに、半導体基板10がP型である場合には、制御信号Riを“H”にし、強磁性体12a,12bの間の半導体基板10の表面にNチャネルを形成し、半導体基板10がN型である場合には、制御信号Riを“L”にし、強磁性体12a,12bの間の半導体基板10の表面にPチャネルを形成する。
【0055】
この時、読み出し電流Ireadが、センスアンプS/Aからスピン注入FETを経由して接地点Vssに向かって流れる。
【0056】
ここで、スピン注入FETを構成する強磁性体12a,12bがパラレル状態にあると、例えば、図3のエネルギーバンドから明らかなように、強磁性体12bから強磁性体12aへの電子の移動が容易に行われるため、スピン注入FETのコンダクタンスが大きくなる。
【0057】
具体的には、電極16a,16b間に電圧が印加されると、強磁性体12b内の電子は、伝導帯に励起され、トンネルバリア層11a,11bのエネルギー障壁を通過し、強磁性体12aの伝導帯に移動しようとする。
【0058】
この時、強磁性体12a,12b内における上向きにスピン偏極された電子、即ち、アップスピン(up-spin)のエネルギーバンドは互いにほぼ一致し、かつ、強磁性体12a,12b内における下向きにスピン偏極された電子、即ち、ダウンスピン(down-spin)のエネルギーバンドも互いにほぼ一致する。
【0059】
その結果、アップスピン及びダウンスピン共に、強磁性体12bから強磁性体12aへの移動が容易に行われる。
【0060】
一方、スピン注入FETを構成する強磁性体12a,12bがアンチパラレル状態にあると、例えば、図5のエネルギーバンドから明らかなように、強磁性体12bから強磁性体12aへの電子の移動が困難になるため、スピン注入FETのコンダクタンスが小さくなる。
【0061】
具体的には、電極16a,16b間に電圧が印加されると、強磁性体12b内の電子は、伝導帯に励起され、トンネルバリア層11a,11bのエネルギー障壁を通過し、強磁性体12aの伝導帯に移動しようとする。
【0062】
しかし、強磁性体12a内におけるアップスピンのエネルギーバンドと強磁性体12b内におけるアップスピンのエネルギーバンドとは互いに一致しておらず、かつ、強磁性体12a内におけるダウンスピンのエネルギーバンドと強磁性体12b内におけるダウンスピンのエネルギーバンドとについても、互いに一致していない。
【0063】
その結果、アップスピン及びダウンスピン共に、強磁性体12bから強磁性体12aへの移動が困難となる。
【0064】
このように、強磁性体12a,12b、即ち、磁気抵抗効果素子の状態がパラレルか又はアンチパラレルかによって、スピン注入FETのコンダクタンス、即ち、オン時に流れる電流値が変化するため、例えば、このコンダクタンスの変化をセンスアンプS/Aにより読み取れば、スピン注入FETの状態を判定できる。
【0065】
尚、図3及び図5のエネルギーバンドは、強磁性体12a,12bにホイスラー合金などのハーフメタル材料を使用した場合の例としている。
【0066】
(4) まとめ
本発明の例に関わるスピン注入FETの基本構造によれば、具体的に、スピン注入FETにスピン注入電流を流して、その状態を変化させたり、さらに、スピン注入FETの状態を読み出すことができる。
【0067】
従って、ここで提案するスピン注入FETを、具体的に、磁気ランダムアクセスメモリやリコンフィギャブルなロジック回路などの先端デバイスに適用することが可能になる。
【0068】
尚、図1のスピン注入FETは、磁気ランダムアクセスメモリへの適用を前提としている。ここで提案するスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、図1内のセンスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0069】
2. 熱擾乱
スピン注入FETにおける熱擾乱の問題について説明する。
【0070】
スピン注入FETでは、フリー層としての強磁性体の磁化反転にスピン偏極電子を用いる。このスピン偏極電子を発生させるためのスピン注入電流は、書き込み時に磁気抵抗効果素子の温度を上昇させ、磁化反転に必要なスピン注入電流の値のばらつき、さらには、磁気抵抗効果素子の磁気抵抗変化率(MR比)のばらつきという熱擾乱を発生させる。
【0071】
図7は、スピン注入FETの熱擾乱の例を示している。
書き込みは、ゲート電圧を一定(1.5V)とし、パルス幅 50nsec のスピン注入電流をスピン注入FETに流して実行する。
【0072】
ソース−ドレインパルス電圧(Source-Drain pulse voltage)の値がプラスのときは、図2に示すようなスピン注入電流Isが流れる。この時、磁気抵抗効果素子はパラレル状態になるが、スイッチング(磁化反転)に必要なスピン注入電流の値にばらつきが生じる。
【0073】
同様に、ソース−ドレインパルス電圧(Source-Drain pulse voltage)の値がマイナスのときは、図4に示すようなスピン注入電流Isが流れる。この時、磁気抵抗効果素子はアンチパラレル状態になるが、スイッチング(磁化反転)に必要なスピン注入電流の値にばらつきが生じる。
【0074】
また、ゲート電圧VGateを 1.0V としたときのスピン注入FETのドレイン電流(Drain current)を測定する。
【0075】
磁気抵抗効果素子がパラレル状態のときのドレイン電流は、200μA/μm2を超える大きな値となるが、その値には、書き込み時の発熱に起因したばらつきが生じる。同様に、磁気抵抗効果素子がアンチパラレル状態のときのドレイン電流は、50μA/μm2を下回る小さな値となるが、その値には、書き込み時の発熱に起因したばらつきが生じる。
【0076】
図8は、パルス幅 50nsec のスピン注入電流をスピン注入FETに流した場合の磁気抵抗効果素子の温度上昇を示している。
【0077】
スピン注入電流を磁気抵抗効果素子に与えている間は、磁気抵抗効果素子の温度は一定の割合で上昇し続ける。その値は、最大で130℃程度になる。スピン注入電流を遮断した後も、磁気抵抗効果素子の温度が十分に冷えるまでには、数十nsec の時間、本例の場合には、50nsec 以上の時間を要する。
【0078】
3. 実施の形態
以下の実施の形態では、熱擾乱の問題を解決でき、熱的安定性に優れ、素子破壊も生じないスピン注入FETを提案する。
【0079】
そのようなスピン注入FETとしては、書き込み時に、スピン注入電流により磁化反転(スイッチング)を行う機構を有すると共に、磁気抵抗効果素子のフリー層の磁化容易軸方向の磁場を磁化反転のアシストとして発生させる機構を有する、というものである。
【0080】
スピン注入電流による書き込みと電流磁場(アシスト電流により発生させる磁場)による書き込みとを兼用することで、書き込み時の熱擾乱を抑えることができると共に、スピン注入電流の値を小さくすることができ、熱的安定性に優れ、素子破壊も生じないスピン注入FETを提供できる。
【0081】
即ち、スピン注入方式では、電子スピンの歳差運動を助長して磁化反転を行うため、フリー層は熱揺らぎの影響を多大に受けることになるが、このアシスト磁場は、スピン偏極電子により上昇した磁気抵抗効果素子の温度が十分に下がるまでフリー層内の電子スピンの熱擾乱を抑える。
【0082】
従って、スピン注入電流を用いた書き込み時にアシスト磁場を発生させることにより、電子スピンの歳差運動を抑制し、熱擾乱による磁気抵抗効果素子の特性のばらつきを低減できる。
【0083】
また、スピン注入電流の値を小さくできることに伴い、トンネルバリアの破壊などの問題も防止できる。
【0084】
尚、磁気抵抗効果素子の磁化容易軸方向のアシスト磁場は、書き込み時におけるフリー層内の電子スピンの熱擾乱を抑えるもので、磁化反転をメインに行うものではないので、このアシスト磁場を発生させるためのアシスト電流の値は、1mA以下で十分である。
【0085】
(1) 第1実施の形態
A. 全体
図9は、第1実施の形態のスピン注入FETの構造を示している。
【0086】
半導体基板10内には、例えば、STI(shallow trench isolation)構造の素子分離絶縁層17が形成される。この素子分離絶縁層17に取り囲まれた素子領域内にスピン注入FETが形成される。
【0087】
このスピン注入FETは、半導体基板10の凹部に埋め込まれたソース/ドレイン電極としての強磁性体12a,12bと、半導体基板10及び強磁性体12a,12bの間のトンネルバリア層11a,11bと、強磁性体12a,12b間のチャネル上にゲート絶縁層を介して配置されたゲート電極15と、強磁性体12a上の反強磁性体13とから構成される。
【0088】
強磁性体12a,12bの磁化容易軸方向は、ロウ方向である。また、強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となり、強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0089】
このようなスピン注入FETを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【0090】
スピン注入FETのゲート電極15は、メモリセルアレイのロウ方向に延びるワード線に接続される。ワード線には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0091】
ビット線BL(L)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18aを介して反強磁性体13に接続される。
【0092】
ビット線BL(L)の一端は、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。NチャネルMISトランジスタNFのゲートには、j番目のカラムを選択するための制御信号Fjが入力される。
【0093】
ビット線BL(L)の他端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0094】
ビット線BL(R)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18bを介して強磁性体12bに接続される。
【0095】
ビット線BL(R)は、フリー層としての強磁性体12bの近傍、本例では、強磁性体12bの上部に配置される。ビット線BL(R)には、書き込み時に、スピン注入磁化反転のためのスピン注入電流と、フリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流の双方が流れる。
【0096】
ビット線BL(R)の一端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0097】
また、ビット線BL(R)の一端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0098】
ビット線BL(R)の他端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0099】
また、ビット線BL(R)の他端は、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。NチャネルMISトランジスタNEのゲートには、制御信号Eiが入力される。
【0100】
このようなスピン注入FETによれば、書き込み時には、ドライバ/シンカーにより、磁化反転(スイッチング)に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【0101】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入FETを提供できる。
【0102】
尚、第1実施の形態では、スピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、これらの一方又は双方を省略することもできる。
【0103】
例えば、図9のスピン注入FETのトンネルバリア層11a,11bの双方を省略し、図10に示すようなショットキーバリアタイプのスピン注入FETとすることも可能である。
【0104】
B. 材料、サイズなど
第1実施の形態では、材料、サイズなどに関しては、基本構造で説明した材料、サイズなどをそのまま適用できる。
【0105】
C. 動作
図9のスピン注入FETの動作について説明する。
尚、図10のスピン注入FETに関しても、以下に説明する図9のスピン注入FETの動作と同じとなる。
【0106】
また、前提として、スピン注入FETの強磁性体(ソース/ドレイン)12a,12bは、メモリセルアレイのロウ方向に磁気異方性を有しているものとする。即ち、強磁性体12a,12bの磁化容易軸方向は、ロウ方向、その困難軸方向は、カラム方向となる。
【0107】
i. 書き込み
書き込み時には、制御信号Ei,Fjを“L”にし、NチャネルMISトランジスタNE,NFをオフにする。
【0108】
まず、強磁性体12a,12bの磁化状態をパラレルにするには、図11に示すように、制御信号Aj,bBjを“H”にし、制御信号bAj,Bjを“L”にする。また、半導体基板10がP型である場合には、制御信号Wiを“H”にし、強磁性体12a,12bの間の半導体基板10の表面にNチャネルを形成し、半導体基板10がN型である場合には、制御信号Wiを“L”にし、強磁性体12a,12bの間の半導体基板10の表面にPチャネルを形成する。
【0109】
この時、PチャネルMISトランジスタPA及びNチャネルMISトランジスタNAがオンとなり、スピン注入FETには、強磁性体12bから強磁性体12aに向かうスピン注入電流Isが流れる。
【0110】
そして、強磁性体12aの磁化方向と同じ向きのスピン偏極電子は、スピン注入FETのチャネルを経由して強磁性体12b内に進入し、強磁性体12bに対してスピントルクを与える。
【0111】
その結果、強磁性体12bの磁化方向は、強磁性体12aの磁化方向と同じ(パラレル)になる。
【0112】
ここで、本発明の例では、スピン注入FETにスピン注入電流Isを流すと同時、又は、スピン注入電流Isを流す前若しくは後に、フリー層としての強磁性体12bの近傍に配置されるビット線BL(R)にアシスト電流Iaを流し、アシスト電流Iaにより発生するアシスト磁場を強磁性体12aの熱擾乱の防止に利用する。
【0113】
即ち、制御信号Cj,bDjを“H”にし、制御信号bCj,Djを“L”にする。この時、PチャネルMISトランジスタPC及びNチャネルMISトランジスタNCがオンとなり、ビット線BL(R)には、ピン層としての強磁性体12bの磁化方向と同じ方向のアシスト磁場をフリー層としての強磁性体12bに作用させるためのアシスト電流Iaが流れる。
【0114】
その結果、書き込み時における強磁性体12b内の電子スピンの歳差運動が抑制され、熱擾乱の発生が防止される。
【0115】
尚、スピン注入電流Isを遮断した後も、磁気抵抗効果素子が十分に冷えるまでには、数十 nsec の時間を要する。従って、アシスト電流Iaは、スピン注入電流Isを遮断した後も流し続けることが好ましい。
【0116】
例えば、制御信号bAjを“L”から“H”にしてPチャネルMISトランジスタPAをオフにした後、制御信号Ajを“H”から“L”にしてNチャネルMISトランジスタNAをオフにし、スピン注入電流Isを遮断する。この後、一定期間が経過してから、制御信号bCjを“L”から“H”にしてPチャネルMISトランジスタPCをオフにした後、制御信号Cjを“H”から“L”にしてNチャネルMISトランジスタNCをオフにし、アシスト電流Iaを遮断する。
【0117】
次に、強磁性体12a,12bの磁化状態をアンチパラレルにするには、図12に示すように、制御信号Bj,bAjを“H”にし、制御信号bBj,Ajを“L”にする。また、半導体基板10がP型である場合には、制御信号Wiを“H”にし、強磁性体12a,12bの間の半導体基板10の表面にNチャネルを形成し、半導体基板10がN型である場合には、制御信号Wiを“L”にし、強磁性体12a,12bの間の半導体基板10の表面にPチャネルを形成する。
【0118】
この時、PチャネルMISトランジスタPB及びNチャネルMISトランジスタNBがオンとなり、スピン注入FETには、強磁性体12aから強磁性体12bに向かうスピン注入電流Isが流れる。
【0119】
そして、強磁性体12aの磁化方向と反対向きのスピン偏極電子は、強磁性体12aで反射され、強磁性体12b内に進入し、強磁性体12bに対してスピントルクを与える。
【0120】
その結果、強磁性体12bの磁化方向は、強磁性体12aの磁化方向と反対(アンチパラレル)になる。
【0121】
ここで、本発明の例では、スピン注入FETにスピン注入電流Isを流すと同時、又は、スピン注入電流Isを流す前若しくは後に、フリー層としての強磁性体12bの近傍に配置されるビット線BL(R)にアシスト電流Iaを流し、アシスト電流Iaにより発生するアシスト磁場を強磁性体12aの熱擾乱の防止に利用する。
【0122】
即ち、制御信号Dj,bCjを“H”にし、制御信号bDj,Cjを“L”にする。この時、PチャネルMISトランジスタPD及びNチャネルMISトランジスタNDがオンとなり、ビット線BL(R)には、ピン層としての強磁性体12bの磁化方向と反対方向のアシスト磁場をフリー層としての強磁性体12bに作用させるためのアシスト電流Iaが流れる。
【0123】
その結果、書き込み時における強磁性体12b内の電子スピンの歳差運動が抑制され、熱擾乱の発生が防止される。
【0124】
尚、スピン注入電流Isを遮断した後も、磁気抵抗効果素子が十分に冷えるまでには、数十 nsec の時間を要する。従って、アシスト電流Iaは、スピン注入電流Isを遮断した後も流し続けることが好ましい。
【0125】
例えば、制御信号bBjを“L”から“H”にしてPチャネルMISトランジスタPBをオフにした後、制御信号Bjを“H”から“L”にしてNチャネルMISトランジスタNBをオフにし、スピン注入電流Isを遮断する。この後、一定期間が経過してから、制御信号bDjを“L”から“H”にしてPチャネルMISトランジスタPDをオフにした後、制御信号Djを“H”から“L”にしてNチャネルMISトランジスタNDをオフにし、アシスト電流Iaを遮断する。
【0126】
ii. 読み出し
読み出し時には、図13に示すように、制御信号bAj,bBjを“H”、制御信号Aj,Bjを“L”にし、PチャネルMISトランジスタPA,PB及びNチャネルMISトランジスタNA,NBをオフにする。
【0127】
また、制御信号Ei,Fjを“H”にし、NチャネルMOSトランジスタNE,NFをオンにする。
【0128】
さらに、半導体基板10がP型である場合には、制御信号Riを“H”にし、強磁性体12a,12bの間の半導体基板10の表面にNチャネルを形成し、半導体基板10がN型である場合には、制御信号Riを“L”にし、強磁性体12a,12bの間の半導体基板10の表面にPチャネルを形成する。
【0129】
この時、読み出し電流Ireadが、センスアンプS/Aからスピン注入FETを経由して接地点Vssに向かって流れる。
【0130】
ここで、スピン注入FETを構成する強磁性体12a,12bがパラレル状態にあると、強磁性体12bから強磁性体12aへの電子の移動が容易に行われるため、スピン注入FETのコンダクタンスが大きくなる。
【0131】
一方、スピン注入FETを構成する強磁性体12a,12bがアンチパラレル状態にあると、強磁性体12bから強磁性体12aへの電子の移動が困難になるため、スピン注入FETのコンダクタンスが小さくなる。
【0132】
このように、強磁性体12a,12b、即ち、磁気抵抗効果素子の状態がパラレルか又はアンチパラレルかによって、スピン注入FETのコンダクタンス、即ち、オン時に流れる電流値が変化するため、例えば、このコンダクタンスの変化をセンスアンプS/Aにより読み取れば、スピン注入FETの状態を判定できる。
【0133】
D. まとめ
第1実施の形態に関わるスピン注入FETによれば、スピン注入電流による磁化反転方式を採用すると共に、磁化反転時におけるフリー層内の電子スピンの熱揺らぎを抑制するアシスト磁場(電流磁場)を利用する磁場アシスト方式を採用する。
【0134】
従って、熱的安定性に優れ、素子特性のばらつきがなく、さらに、スピン注入電流の値も小さくできることから素子破壊の問題も解決できるスピン注入FETを提案できる。
【0135】
尚、図9及び図10のスピン注入FETは、磁気ランダムアクセスメモリへの適用を前提としている。第1実施の形態のスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、図9及び図10内のセンスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0136】
(2) 第2実施の形態
第2実施の形態は、第1実施の形態の改良例である。
第2実施の形態のスピン注入FETは、第1実施の形態のスピン注入FETの特徴の全てを含んでいる。
【0137】
第2実施の形態では、図14及び図15に示すように、スピン注入FETのゲート電極15の側壁にサイドウォールと呼ばれる絶縁層19が形成される。この絶縁層19は、反強磁性体13とゲート電極15との短絡を防止すること、セルフアラインで反強磁性体13を形成することなどを目的に形成される。
【0138】
尚、スピン注入FETの材料、サイズ、動作などは、第1実施の形態と同じであるため、ここでは、その説明を省略する。
【0139】
第2実施の形態においても、熱的安定性に優れ、素子特性のばらつきがなく、スピン注入電流の値も小さいスピン注入FETを実現できる。
【0140】
(3) 第3実施の形態
第3実施の形態は、第1実施の形態の変形例である。
第3実施の形態のスピン注入FETでは、第1実施の形態のスピン注入FETとは異なり、磁気抵抗効果素子を構成する強磁性体及びトンネルバリア層が半導体基板上に形成される。
【0141】
まず、スピン注入FETの基本構造について説明する。
【0142】
図16は、第3実施の形態の前提となる基本構造を示している。
【0143】
半導体基板10の表面領域には、ソース/ドレイン拡散層12A,12Bが形成される。ソース/ドレイン拡散層12A,12Bは、スピン注入FETがPチャネルタイプ(半導体基板10がN型)である場合には、P型不純物層から構成され、スピン注入FETがNチャネルタイプ(半導体基板10がP型)である場合には、N型不純物層から構成される。
【0144】
ソース/ドレイン拡散層12A上には、トンネルバリア層11aが形成され、トンネルバリア層11a上には、強磁性体12aが形成される。また、強磁性体12a上には、反強磁性体13が形成される。強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となる。
【0145】
反強磁性体13上には、電極16aが配置される。電極16aは、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。
【0146】
また、電極16aは、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。
【0147】
ソース/ドレイン拡散層12B上には、トンネルバリア層11bが形成され、トンネルバリア層11b上には、強磁性体12bが形成される。強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0148】
強磁性体12b上には、電極16bが配置される。電極16bは、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。
【0149】
また、電極16bは、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。
【0150】
ソース/ドレイン拡散層12A,12B間のチャネル上には、ゲート絶縁層14が形成され、ゲート絶縁層14上には、ゲート電極15が形成される。ゲート電極15には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。また、ゲート電極15上には、キャップ絶縁層20Aが形成され、その側壁には、絶縁層19が形成される。
【0151】
尚、ソース/ドレイン拡散層12A,12Bと強磁性体12a,12bとの間のトンネルバリア層11a,11bについては、その一方又は双方を省略することもできる。
【0152】
図17は、第3実施の形態のスピン注入FETの構造を示している。
【0153】
本例は、図16の基本構造にアシスト磁場を発生させる機構を付加した点に特徴を有する。
【0154】
半導体基板10内には、例えば、STI構造の素子分離絶縁層17が形成される。この素子分離絶縁層17に取り囲まれた素子領域内にスピン注入FETが形成される。
【0155】
半導体基板10の表面領域には、ソース/ドレイン拡散層12A,12Bが形成される。ソース/ドレイン拡散層12A上には、トンネルバリア層11aが形成され、トンネルバリア層11a上には、強磁性体12aが形成される。また、強磁性体12a上には、反強磁性体13が形成される。
【0156】
ソース/ドレイン拡散層12B上には、トンネルバリア層11bが形成され、トンネルバリア層11b上には、強磁性体12bが形成される。
【0157】
強磁性体12a,12bの磁化容易軸方向は、ロウ方向である。また、強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となり、強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0158】
ソース/ドレイン拡散層12A,12B間のチャネル上には、ゲート絶縁層14が形成され、ゲート絶縁層14上には、ゲート電極15が形成される。また、ゲート電極15上には、キャップ絶縁層20Aが形成され、その側壁には、絶縁層19が形成される。
【0159】
このようなスピン注入FETを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【0160】
スピン注入FETのゲート電極15は、メモリセルアレイのロウ方向に延びるワード線に接続される。ワード線には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0161】
ビット線BL(L)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18aを介して反強磁性体13に接続される。
【0162】
ビット線BL(L)の一端は、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。NチャネルMISトランジスタNFのゲートには、j番目のカラムを選択するための制御信号Fjが入力される。
【0163】
ビット線BL(L)の他端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0164】
ビット線BL(R)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18bを介して強磁性体12bに接続される。
【0165】
ビット線BL(R)は、フリー層としての強磁性体12bの近傍、本例では、強磁性体12bの上部に配置される。ビット線BL(R)には、書き込み時に、スピン注入磁化反転のためのスピン注入電流と、フリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流の双方が流れる。
【0166】
ビット線BL(R)の一端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0167】
また、ビット線BL(R)の一端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0168】
ビット線BL(R)の他端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0169】
また、ビット線BL(R)の他端は、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。NチャネルMISトランジスタNEのゲートには、制御信号Eiが入力される。
【0170】
このようなスピン注入FETによれば、書き込み時には、ドライバ/シンカーにより、磁化反転(スイッチング)に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【0171】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入FETを提供できる。
【0172】
尚、第3実施の形態では、スピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、これらの一方又は双方を省略することもできる。
【0173】
また、第3実施の形態は、磁気ランダムアクセスメモリへの適用を前提としている。第3実施の形態のスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、図16及び図17内のセンスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0174】
さらに、スピン注入FETの材料、サイズ、動作などに関しては、第1実施の形態と同じであるため、ここでは、その説明を省略する。
【0175】
(4) 第4実施の形態
第4実施の形態も、第1実施の形態の変形例である。
第4実施の形態では、スピン注入FETがSOI(silicon on insulator)基板上に形成される例について説明する。
【0176】
まず、スピン注入FETの基本構造について説明する。
【0177】
図18は、第4実施の形態の前提となる基本構造を示している。
【0178】
半導体基板10上には、絶縁層10Aが形成され、この絶縁層10A上にスピン注入FETが形成される。
【0179】
ソース/ドレイン電極としての強磁性体12a,12bの間には、半導体層10Bが形成される。半導体層10Bは、例えば、スピン注入FETがPチャネルタイプである場合には、N型となり、スピン注入FETがNチャネルタイプである場合には、P型となる。
【0180】
強磁性体12a,12bの底面は、絶縁層10Aに接触している。また、半導体層10Bと強磁性体12a,12bとの間には、トンネルバリア層11a,11bが形成される。強磁性体12a上には、反強磁性体13が形成される。
【0181】
強磁性体12a,12bの磁化容易軸方向は、紙面に垂直な方向である。強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となり、強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0182】
反強磁性体13上には、電極16aが配置される。電極16aは、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。
【0183】
また、電極16aは、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。
【0184】
強磁性体12b上には、電極16bが配置される。電極16bは、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。
【0185】
また、電極16bは、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。
【0186】
強磁性体12a,12b間のチャネル上には、ゲート絶縁層14が形成され、ゲート絶縁層14上には、ゲート電極15が形成される。ゲート電極15には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0187】
尚、半導体層10Bと強磁性体12a,12bとの間のトンネルバリア層11a,11bについては、その一方又は双方を省略することもできる。
【0188】
図19は、第4実施の形態のスピン注入FETの構造を示している。
【0189】
本例は、図18の基本構造にアシスト磁場を発生させる機構を付加した点に特徴を有する。
【0190】
半導体基板10上には、絶縁層10A及びSTI構造の素子分離絶縁層17が形成される。これら絶縁層10A及び素子分離絶縁層17に取り囲まれた素子領域内にスピン注入FETが形成される。
【0191】
ソース/ドレイン電極としての強磁性体12a,12bの間には、半導体層10Bが形成される。半導体層10Bは、例えば、スピン注入FETがPチャネルタイプである場合には、N型となり、スピン注入FETがNチャネルタイプである場合には、P型となる。
【0192】
強磁性体12a,12bの底面は、絶縁層10Aに接触している。また、半導体層10Bと強磁性体12a,12bとの間には、トンネルバリア層11a,11bが形成される。強磁性体12a上には、反強磁性体13が形成される。
【0193】
強磁性体12a,12bの磁化容易軸方向は、ロウ方向である。また、強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となり、強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0194】
強磁性体12a,12b間のチャネル上には、ゲート絶縁層を介してゲート電極15が形成される。ゲート電極15上には、キャップ絶縁層を形成してもよく、また、ゲート電極15の側壁には、絶縁層(サイドウォール)を形成してもよい。
【0195】
このようなスピン注入FETを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【0196】
スピン注入FETのゲート電極15は、メモリセルアレイのロウ方向に延びるワード線に接続される。ワード線には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0197】
ビット線BL(L)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18aを介して反強磁性体13に接続される。
【0198】
ビット線BL(L)の一端は、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。NチャネルMISトランジスタNFのゲートには、j番目のカラムを選択するための制御信号Fjが入力される。
【0199】
ビット線BL(L)の他端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0200】
ビット線BL(R)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18bを介して強磁性体12bに接続される。
【0201】
ビット線BL(R)は、フリー層としての強磁性体12bの近傍、本例では、強磁性体12bの上部に配置される。ビット線BL(R)には、書き込み時に、スピン注入磁化反転のためのスピン注入電流と、フリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流の双方が流れる。
【0202】
ビット線BL(R)の一端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0203】
また、ビット線BL(R)の一端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0204】
ビット線BL(R)の他端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0205】
また、ビット線BL(R)の他端は、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。NチャネルMISトランジスタNEのゲートには、制御信号Eiが入力される。
【0206】
このようなスピン注入FETによれば、書き込み時には、ドライバ/シンカーにより、磁化反転(スイッチング)に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【0207】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入FETを提供できる。
【0208】
尚、第4実施の形態では、スピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、これらの一方又は双方を省略することもできる。
【0209】
また、第4実施の形態は、磁気ランダムアクセスメモリへの適用を前提としている。第4実施の形態のスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、図18及び図19内のセンスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0210】
さらに、スピン注入FETの材料、サイズ、動作などは、第1実施の形態と同じであるため、ここでは、その説明を省略する。
【0211】
(5) 第5実施の形態
第5実施の形態は、第2実施の形態の改良例である。
第5実施の形態のスピン注入FETは、第2実施の形態のスピン注入FETの特徴の全てを含んでいる。
【0212】
第5実施の形態では、図20及び図21に示すように、磁化方向が固定されるピン層は、SAF(synthetic anti-ferromagnetic)構造を有する。
【0213】
即ち、強磁性体12a上には、非磁性体20が形成され、非磁性体20上には、強磁性体21が形成される。強磁性体12a/非磁性体20/強磁性体21からなる3層構造により、SAF構造が形成される。
【0214】
このようなピン構造とすることにより、強磁性体12a,21の磁化方向は、例えば、反強磁性的な相互作用(反強磁性結合)により互いに反対向きに強く固定される。このため、書き込み時におけるピン層の磁化方向を安定させることができる。
【0215】
また、SAF構造を用いると、アニールプロセスを用いなくても、強磁性体12a,21の磁化方向を互いに180°異なる向きに設定できる。
【0216】
本例において、強磁性体12a,12bの間の磁気モーメント(磁化)をアンチパラレル状態からパラレル状態へ反転させる場合、強磁性体12aから強磁性体12bへ電子を注入すると、強磁性体12aと同じ方向にスピン偏極した電子は、トンネルバリア層11a,11bを通過し、強磁性体12bに対してスピントルクを与える。
【0217】
従って、強磁性体12a,12bの間の磁気モーメントがアンチパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、パラレル状態になる。
【0218】
また、強磁性体12a,12bの間の磁気モーメント(磁化)をパラレル状態からアンチパラレル状態へ反転させる場合、強磁性体12bから強磁性体12aへ電子を注入すると、強磁性体12aと反対方向にスピン偏極した電子は、反射され、トンネルバリア層11a,11bを通過し、強磁性体12bに対してスピントルクを与える。
【0219】
従って、強磁性体12a,12bの間の磁気モーメントがパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、アンチパラレル状態になる。
【0220】
このように、スピン注入電流を流す方向を変えることによりフリー層としての強磁性体12bの磁化方向を反転できるため、スピン注入による“0”,“1”書き込みが可能になる。
【0221】
強磁性体12a,21が Co, Feを含む強磁性材料(例えば、Coリッチ、Feリッチ)から構成される場合には、非磁性体20としては、Ru、Ir、Rhのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。非磁性体20は、Ni, Bを含んでいてもよい。
【0222】
尚、図20及び図21のスピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、図22及び図23に示すように、第5実施の形態は、ショットキーバリアタイプにも適用できる。
【0223】
(6) 第6実施の形態
第6実施の形態も、第2実施の形態の改良例である。
第6実施の形態のスピン注入FETは、第2実施の形態のスピン注入FETの特徴の全てを含んでいる。
【0224】
第6実施の形態では、図24及び図25に示すように、フリー層としての強磁性体12b上にもピン層が形成される。
【0225】
即ち、強磁性体12b上には、非磁性体20が形成され、非磁性体20上には、磁化方向が固定されるピン層としての強磁性体21が形成される。また、強磁性体21上には、反強磁性体13が形成される。
【0226】
ここで、本例では、フリー層としての強磁性体12bの一方側に配置される強磁性体(ピン層)11aの磁化方向と強磁性体12bの他方側に配置される強磁性体(ピン層)21の磁化方向とは、互いに反対方向を向いている。
【0227】
このようなピン構造とすることにより、デバイス構造面から、磁化反転に必要なスピン注入電流の電流密度の低減に貢献できる。
【0228】
本例において、強磁性体12a,12bの間の磁気モーメント(磁化)をアンチパラレル状態からパラレル状態へ反転させる場合、強磁性体12aから強磁性体12bへ電子を注入すると、強磁性体12aの磁化方向と同じ方向にスピン偏極した電子は、トンネルバリア層11a,11bを通過し、強磁性体12bに対してスピントルクを与える。
【0229】
また、強磁性体21の磁化方向は、強磁性体12aの磁化方向と反対であるため、強磁性体12aの磁化方向と同じ方向にスピン偏極した電子は、非磁性体20で反射され、強磁性体12bに対してスピントルクを与える。
【0230】
従って、強磁性体12a,12bの間の磁気モーメントがアンチパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、パラレル状態になる。
【0231】
また、強磁性体12a,12bの間の磁気モーメント(磁化)をパラレル状態からアンチパラレル状態へ反転させる場合、強磁性体21から強磁性体12bへ電子を注入すると、強磁性体21の磁化方向と同じ方向にスピン偏極した電子は、非磁性体20を経由して、強磁性体12bに対してスピントルクを与える。
【0232】
また、強磁性体12bから強磁性体12aに向かって電子が移動する際、強磁性体12aの磁化方向と同じ方向にスピン偏極した電子は、トンネルバリア層11a,11b及びチャネルを経由して強磁性体12aに移動し易くなるが、強磁性体12aの磁化方向と反対方向にスピン偏極した電子(強磁性体21の磁化方向と同じ方向にスピン偏極した電子)は、反射され、強磁性体12bに対してスピントルクを与える。
【0233】
従って、強磁性体12a,12bの間の磁気モーメントがパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、アンチパラレル状態になる。
【0234】
このように、スピン注入電流を流す方向を変えることによりフリー層としての強磁性体12bの磁化方向を反転できるため、スピン注入による“0”,“1”書き込みが可能になる。
【0235】
尚、スピン偏極電子を非磁性体20において効率的に反射させ、さらなるスピン注入電流の低減を図るために、非磁性体20及び強磁性体21は、以下の材料の組み合わせから構成することが好ましい。
【0236】
強磁性体21が Coを含む強磁性材料(例えば、Coリッチ)から構成される場合には、非磁性体20としては、Zr、Hf、Rh、Ag、Cu、Auのグループ、好ましくは、Zr、Hf、Rh、Agのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。
【0237】
また、強磁性体21が Feを含む強磁性材料(例えば、Feリッチ)から構成される場合には、非磁性体20としては、Rh、Pt、Ir、Al、Ga、Cu、Auのグループ、好ましくは、Rh、Pt、Ir、Al、Gaのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。
【0238】
さらに、強磁性体21が Niを含む強磁性材料(例えば、Niリッチ)から構成される場合には、非磁性体20としては、Zr、Hf、Au、Ag、Cuのグループ、好ましくは、Zr、Hf、Au、Agのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。
【0239】
本例では、強磁性体12a,21の磁化方向が互いに反対方向に設定される。そのためには、例えば、強磁性体12a,21に、それぞれネール温度TNが異なる反強磁性体13を付加すればよい。
【0240】
この場合、例えば、アニール後、一方向の磁場を与えた状態で冷却していけば、強磁性体12a,21の一方の磁化方向が決定される。また、この後、一方向と反対の他方向の磁場を与えた状態でさらに冷却していくと、強磁性体12a,21の他方の磁化方向が決定される。
【0241】
また、アニールプロセスを用いずに、強磁性体12a,21の磁化方向を互いに180°異なる向きに設定するには、強磁性体12a,21を、それぞれ、第5実施の形態で説明したSAF構造、即ち、強磁性体/非磁性体/強磁性体の3層構造にすればよい。
【0242】
但し、強磁性体12a,21の一方のみをSAF構造にすることも可能である。
【0243】
また、SAF構造は、強磁性体/非磁性体/強磁性体/非磁性体/・・・/強磁性体なる積層構造であってもよい。
【0244】
尚、図24及び図25のスピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、図26及び図27に示すように、第6実施の形態は、ショットキーバリアタイプにも適用できる。
【0245】
(7) 第7実施の形態
第7実施の形態は、第5実施の形態の変形例である。
第5実施の形態では、強磁性体12a,21の磁化方向は互いに反対向きに強く固定されるが、第7実施の形態では、図28及び図29に示すように、強磁性体12a,21の磁化方向は、例えば、強磁性結合により互いに同じ向きに強く固定される。
【0246】
その他の構造については、第5実施の形態と同じである。
【0247】
このようなスピン注入FETにおいても、書き込み時におけるピン層の磁化方向を安定させることができる。
【0248】
本例において、強磁性体12a,12bの間の磁気モーメント(磁化)をアンチパラレル状態からパラレル状態へ反転させる場合、強磁性体12aから強磁性体12bへ電子を注入すると、強磁性体12aの磁化方向と同じ方向にスピン偏極した電子は、トンネルバリア層11a,11bを通過し、強磁性体12bに対してスピントルクを与える。
【0249】
従って、強磁性体12a,12bの間の磁気モーメントがアンチパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、パラレル状態になる。
【0250】
また、強磁性体12a,12bの間の磁気モーメント(磁化)をパラレル状態からアンチパラレル状態へ反転させる場合、強磁性体12bから強磁性体12aへ電子を注入すると、強磁性体12aの磁化方向と反対方向にスピン偏極した電子は、反射され、トンネルバリア層11a,11bを通過し、強磁性体12bに対してスピントルクを与える。
【0251】
従って、強磁性体12a,12bの間の磁気モーメントがパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、アンチパラレル状態になる。
【0252】
このように、スピン注入電流を流す方向を変えることによりフリー層としての強磁性体12bの磁化方向を反転できるため、スピン注入による“0”,“1”書き込みが可能になる。
【0253】
強磁性体12a,21が Co, Feを含む強磁性材料(例えば、Coリッチ、Feリッチ)から構成される場合には、非磁性体20としては、Pt、Ir、Ruのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。非磁性体20は、Ni, Bを含んでいてもよい。
【0254】
尚、図28及び図29のスピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、図30及び図31に示すように、第7実施の形態は、ショットキーバリアタイプにも適用できる。
【0255】
(8) 第8実施の形態
第8実施の形態は、第6実施の形態の変形例である。
第6実施の形態では、2つのピン層、即ち、強磁性体12a,21の磁化方向は互いに反対方向であるが、第8実施の形態では、図32及び図33に示すように、強磁性体12a,21の磁化方向は互いに同じ方向である。
【0256】
その他の構造については、第6実施の形態と同じである。
【0257】
このようなスピン注入FETにおいても、デバイス構造面から、磁化反転に必要なスピン注入電流の電流密度を低減できる。
【0258】
本例において、強磁性体12a,12bの間の磁気モーメント(磁化)をアンチパラレル状態からパラレル状態へ反転させる場合、強磁性体12aから強磁性体12bへ電子を注入すると、強磁性体12aと同じ方向にスピン偏極した電子は、トンネルバリア層11a,11bを通過し、強磁性体12bに対してスピントルクを与える。
【0259】
また、非磁性体20及び強磁性体21の材料を適切に選択することにより、強磁性体12aの磁化方向と同じ方向にスピン偏極した電子は、非磁性体20で反射され、強磁性体12bに対してスピントルクを与える。
【0260】
従って、強磁性体12a,12bの間の磁気モーメントがアンチパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、パラレル状態になる。
【0261】
また、強磁性体12a,12bの間の磁気モーメント(磁化)をパラレル状態からアンチパラレル状態へ反転させる場合、強磁性体21から強磁性体12bへ電子を注入すると、非磁性体20及び強磁性体21の材料を適切に選択することにより、強磁性体12aの磁化方向と反対方向にスピン偏極した電子は、非磁性体20を経由して、強磁性体12bに対してスピントルクを与える。
【0262】
また、強磁性体12bから強磁性体12aに向かって電子が移動する際、強磁性体12aの磁化方向と同じ方向にスピン偏極した電子は、トンネルバリア層11a,11b及びチャネルを経由して強磁性体12aに移動し易くなるが、強磁性体12aの磁化方向と反対方向にスピン偏極した電子(強磁性体21の磁化方向と反対方向にスピン偏極した電子)は、反射され、強磁性体12bに対してスピントルクを与える。
【0263】
従って、強磁性体12a,12bの間の磁気モーメントがパラレル状態であるときは、強磁性体12bの磁気モーメントが反転するため、両者の間の磁気モーメントは、アンチパラレル状態になる。
【0264】
このように、スピン注入電流を流す方向を変えることによりフリー層としての強磁性体12bの磁化方向を反転できるため、スピン注入による“0”,“1”書き込みが可能になる。
【0265】
尚、スピン偏極電子を非磁性体20において効率的に反射させ、さらなるスピン注入電流の低減を図るために、非磁性体20及び強磁性体21は、以下の材料の組み合わせから構成することが好ましい。
【0266】
強磁性体21が Coを含む強磁性材料(例えば、Coリッチ)から構成される場合には、非磁性体20としては、Cr、Ir、Os、Ru、Reのグループ、好ましくは、Cr、Ir、Osのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。
【0267】
また、強磁性体21が Feを含む強磁性材料(例えば、Feリッチ)から構成される場合には、非磁性体20としては、Mn、Cr、V、Mo、Re、Ru、Os、W、Tiのグループ、好ましくは、Mn、Cr、V、Mo、Reのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。
【0268】
さらに、強磁性体21が Niを含む強磁性材料(例えば、Niリッチ)から構成される場合には、非磁性体20としては、Rh、Ru、Ir、Os、Cr、Re、W、Nb、V、Ta、Moのグループ、好ましくは、Rh、Ru、Ir、Osのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成される。
【0269】
尚、図32及び図33のスピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、図34及び図35に示すように、第8実施の形態は、ショットキーバリアタイプにも適用できる。
【0270】
(9) 第9実施の形態
第9実施の形態は、第1実施の形態の改良例である。
第9実施の形態は、本発明の例に関わるアシスト磁場を用いる書き込み技術にいわゆるヨーク配線技術を組み合わせたもので、これにより、アシスト磁場を効率よくフリー層としての強磁性体に与え、アシスト電流の低減と共にスピン注入電流の低減を図る。
【0271】
具体的には、図36及び図37に示すように、アシスト電流を流すためのビット線BL(R)を軟磁性材料(ヨーク材)22、例えば、パーマロイにより被う。本例では、ビット線BL(R)は、フリー層としての強磁性体12bの上部に配置されるため、軟磁性材料22は、ビット線BL(R)の上面と側面を覆うように形成される。
【0272】
その他の構造については、第1実施の形態と同じである。
【0273】
軟磁性材料22は、アシスト電流により発生するアシスト磁場を収束し、強磁性体12bに効率よく与える役割を果たすため、磁界漏れによる悪影響も防止することができる。
【0274】
このヨーク配線技術によれば、アシスト磁場を発生させるためのアシスト電流を小さい値、具体的には、0.5 mA 以下にすることができる。
【0275】
尚、第9実施の形態のスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、図36及び図37内のセンスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0276】
さらに、スピン注入FETの材料、サイズ、動作などに関しては、第1実施の形態と同じであるため、ここでは、その説明を省略する。
【0277】
(10) 第10実施の形態
第10実施の形態は、第1実施の形態の変形例である。
第10実施の形態は、第1実施の形態と比べると、スピン注入FETの向きが異なっている。
【0278】
図38は、第10実施の形態のスピン注入FETの構造を示している。
【0279】
半導体基板10内には、例えば、STI構造の素子分離絶縁層17が形成される。この素子分離絶縁層17に取り囲まれた素子領域内にスピン注入FETが形成される。
【0280】
このスピン注入FETは、半導体基板10の凹部に埋め込まれたソース/ドレイン電極としての強磁性体12a,12bと、半導体基板10及び強磁性体12a,12bの間のトンネルバリア層11a,11bと、強磁性体12a,12b間のチャネル上にゲート絶縁層を介して配置されたゲート電極15と、強磁性体12a上の反強磁性体13とから構成される。
【0281】
強磁性体12a,12bの磁化容易軸方向は、ロウ方向である。また、強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となり、強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0282】
このようなスピン注入FETを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【0283】
スピン注入FETのゲート電極15は、メモリセルアレイのロウ方向に延びるワード線として機能する。ワード線には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0284】
ビット線BL(L)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18aを介して反強磁性体13に接続される。
【0285】
ビット線BL(L)の一端は、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。NチャネルMISトランジスタNFのゲートには、j番目のカラムを選択するための制御信号Fjが入力される。
【0286】
ビット線BL(L)の他端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0287】
ビット線BL(R)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18bを介して強磁性体12bに接続される。
【0288】
ビット線BL(R)は、フリー層としての強磁性体12bの近傍、本例では、強磁性体12bの上部に配置される。ビット線BL(R)には、書き込み時に、スピン注入磁化反転のためのスピン注入電流と、フリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流の双方が流れる。
【0289】
ビット線BL(R)の一端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0290】
また、ビット線BL(R)の一端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0291】
ビット線BL(R)の他端は、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0292】
また、ビット線BL(R)の他端は、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。NチャネルMISトランジスタNEのゲートには、制御信号Eiが入力される。
【0293】
このようなスピン注入FETによれば、書き込み時には、ドライバ/シンカーにより、磁化反転(スイッチング)に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【0294】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入FETを提供できる。
【0295】
尚、スピン注入FETの材料、サイズ、動作などに関しては、第1実施の形態と同じであるため、ここでは、その説明を省略する。
【0296】
また、第10実施の形態では、スピン注入FETは、トンネルバリア層11a,11bを有するトンネルバリアタイプであるが、これらの一方又は双方を省略することもできる。
【0297】
例えば、図38のスピン注入FETのトンネルバリア層11a,11bの双方を省略し、図39に示すようなショットキーバリアタイプのスピン注入FETとすることも可能である。
【0298】
さらに、第10実施の形態のスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、図38及び図39内のセンスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0299】
(11) 第11実施の形態
第1乃至第10実施の形態では、スピン注入電流の経路の一部とアシスト電流の経路の一部とがオーバーラップする例であったが、第11実施の形態では、両電流の経路を完全に分離する例について提案する。
【0300】
図40は、第11実施の形態のスピン注入FETの構造を示している。
【0301】
半導体基板10内には、例えば、STI構造の素子分離絶縁層17が形成される。この素子分離絶縁層17に取り囲まれた素子領域内にスピン注入FETが形成される。
【0302】
このスピン注入FETは、半導体基板10の凹部に埋め込まれたソース/ドレイン電極としての強磁性体12a,12bと、半導体基板10及び強磁性体12a,12bの間のトンネルバリア層11a,11bと、強磁性体12a,12b間のチャネル上にゲート絶縁層を介して配置されたゲート電極15と、強磁性体12a上の反強磁性体13とから構成される。
【0303】
強磁性体12a,12bの磁化容易軸方向は、ロウ方向である。また、強磁性体12aは、反強磁性体13により磁化方向が固定されるピン層となり、強磁性体12bは、スピン注入電流により磁化方向が変化するフリー層となる。
【0304】
このようなスピン注入FETを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【0305】
スピン注入FETのゲート電極15は、メモリセルアレイのロウ方向に延びるワード線として機能する。ワード線には、読み出し/書き込み時に、i番目のロウを選択するための制御信号Ri/Wiが供給される。
【0306】
ビット線BL(L)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18aを介して反強磁性体13に接続される。
【0307】
ビット線BL(L)の一端は、j番目のカラムを選択するカラム選択スイッチとしてのNチャネルMISトランジスタNFを経由してセンスアンプS/Aに接続される。NチャネルMISトランジスタNFのゲートには、j番目のカラムを選択するための制御信号Fjが入力される。
【0308】
ビット線BL(L)の他端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0309】
ビット線BL(R)は、メモリセルアレイのカラム方向に延び、コンタクトプラグ18bを介して強磁性体12bに接続される。
【0310】
ビット線BL(R)の一端は、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0311】
また、ビット線BL(R)の他端は、NチャネルMISトランジスタNEを経由して接地点Vssに接続される。NチャネルMISトランジスタNEのゲートには、制御信号Eiが入力される。
【0312】
ビット線BL(R)の上部には、アシスト電流Iaを流すための書き込みビット線WBLjが配置される。
【0313】
書き込みビット線WBLjは、ビット線BL(R)と同様に、メモリセルアレイのカラム方向に延びる。
【0314】
書き込みビット線WBLjの一端は、アシスト磁場を生じさせるアシスト電流Iaの発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0315】
書き込みビット線WBLjの他端は、アシスト磁場を生じさせるアシスト電流Iaの発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0316】
このようなスピン注入FETによれば、書き込み時には、ドライバ/シンカーにより、磁化反転(スイッチング)に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【0317】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入FETを提供できる。
【0318】
ところで、図40のスピン注入FETは、図9のスピン注入FETにおいて書き込みビット線WBLjを新たに設けた例に相当する。
【0319】
同様に、図41は、ショットキーバリアタイプスピン注入FETであり、図10のスピン注入FETにおいて書き込みビット線WBLjを新たに設けた例に相当する。
【0320】
また、図42は、図40の書き込みビット線WBLjにヨーク配線技術を適用した例であり、図43は、図41の書き込みビット線WBLjにヨーク配線技術を適用した例である。図42及び図43において、22は、書き込みビット線WBLjを覆う軟磁性材料(ヨーク材)である。
【0321】
図44のスピン注入FETは、図38のスピン注入FETにおいて書き込みビット線WBLjを新たに設けた例に相当する。
【0322】
同様に、図45は、ショットキーバリアタイプスピン注入FETであり、図39のスピン注入FETにおいて書き込みビット線WBLjを新たに設けた例に相当する。
【0323】
また、図46は、図44の書き込みビット線WBLjにヨーク配線技術を適用した例であり、図47は、図45の書き込みビット線WBLjにヨーク配線技術を適用した例である。図46及び図47において、22は、書き込みビット線WBLjを覆う軟磁性材料(ヨーク材)である。
【0324】
尚、第11実施の形態において、スピン注入FETの材料、サイズ、動作などに関しては、第1乃至第10実施の形態と同じであるため、ここでは、その説明を省略する。
【0325】
また、第11実施の形態のスピン注入FETをリコンフィギャブルなロジック回路に適用する場合には、センスアンプS/A及びNチャネルMISトランジスタNE,NFについては省略できる。
【0326】
(12) 第12実施の形態
第12実施の形態は、第6実施の形態の変形例である。
第12実施の形態では、図48及び図51に示すように、第6実施の形態と同様に、フリー層としての強磁性体12b上にもピン層が形成される。
【0327】
即ち、強磁性体12b上には、非磁性体20が形成され、非磁性体20上には、磁化方向が固定されるピン層としての強磁性体21が形成される。また、強磁性体21上には、反強磁性体13が形成される。
【0328】
ここで、図48及び図49の例では、フリー層としての強磁性体12bの一方側に配置される強磁性体12aの磁化方向と強磁性体12bの他方側に配置される強磁性体21の磁化方向とは、互いに反対方向を向いている。
【0329】
また、図50及び図51の例では、フリー層としての強磁性体12bの一方側に配置される強磁性体12aの磁化方向と強磁性体12bの他方側に配置される強磁性体21の磁化方向とは、互いに同じ方向を向いている。
【0330】
強磁性体12a,21の一方又は双方については、SAF構造にしてもよい。
【0331】
さらに、本例のスピン注入FETでは、スピン注入電流の経路とアシスト電流の経路とが完全に分離される。
【0332】
強磁性体12a,12b,21の磁化容易軸方向は、紙面に垂直な方向、即ち、カラム方向であり、ビット線BL(L),BL(R)は、カラム方向に延び、書き込みワード線WWLiは、ロウ方向に延びる。
【0333】
スピン注入電流は、ビット線BL(L),BL(R)の間を、スピン注入FETのチャネルを経由して流れる。一方、アシスト磁場(電流磁界)を発生させるためのアシスト電流は、書き込みワード線WWLiに流れる。
【0334】
図52乃至図55のスピン注入FETは、図48乃至図51のスピン注入FETにヨーク配線技術を適用した例である。即ち、書き込みワード線WWLiの側面及び上面には、軟磁性材料(ヨーク材)22が形成される。その他の構造は、図48乃至図51のスピン注入FETと同じである。
【0335】
ヨーク配線技術によれば、アシスト磁場を発生させるためのアシスト電流の値を小さい値、例えば、0.5 mA 以下にすることができる。
【0336】
(13) まとめ
以上、説明したように、第1乃至第12実施の形態のスピン注入FETによれば、熱的安定性に優れ、素子破壊の問題も解決できる。
【0337】
また、フリー層がNi−Co、Ni−Fe、Co−Fe、又は、Co−Fe−Niを含む場合には、非磁性体としては、Au、Zr、Hf、Rh、Pt、Ir、Al、Gaのグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金を使用することにより、スピン注入電流及びアシスト電流の低減を図れる。
【0338】
このようなスピン注入FETをリコンフィギャブルなロジック回路や磁気ランダムアクセスメモリなどの先端デバイスに適用すれば、磁化反転時の電流密度の低下、トンネルバリア層の破壊や、熱擾乱などの問題を解消できるため、これら先端デバイスの実用化に非常に有効である。
【0339】
尚、磁化反転時におけるピン層の磁化状態を安定させるために、ピン層の体積については、できるだけ大きくすることが好ましい。
【0340】
4. 書き込み方法
次に、本発明の例に関わるスピン注入FETに対するデータ書き込み方法(磁化反転プロセス)について説明する。
【0341】
図56は、本発明の例に関わる磁化反転プロセスのフローを示している。図57は、図56のプロセスを実現するためのスピン注入電流とアシスト磁場(アシスト電流)の信号波形を示している。
【0342】
まず、磁気抵抗効果素子に対して、書き込みデータの値に応じた向きのスピン注入電流Isを与える(ステップST1,時刻t1)。スピン注入電流Isによりスピン偏極された電子が発生し、このスピン偏極された電子により磁気フリー層にスピントルクが作用し、磁化反転が開始される。
【0343】
スピン注入電流Isが磁気抵抗効果素子に流れると、磁気抵抗効果素子の温度は次第に上昇するため(図8参照)、スピン注入電流Iaを流してから一定期間が経過した後にアシスト電流Iaを書き込みワード線WWLに流し、アシスト磁場Hを発生させる(ステップST2,時刻t2)。
【0344】
このアシスト磁場Hは、磁気抵抗効果素子の磁化容易軸方向に発生させる。これにより、磁気抵抗効果素子の温度上昇に伴う磁気フリー層の電子スピンの熱擾乱が抑えられる。
【0345】
尚、アシスト電流Iaを書き込みワード線WWLに流し、アシスト磁場Hを発生させるタイミングは、スピン注入電流Iaを流すタイミングと同時又はそれより早くてもよい。
【0346】
この後、スピン注入電流Isを遮断する(ステップST3,時刻t3)。
【0347】
ここで、図8から明らかなように、スピン注入電流Isを遮断してから数十nsec(ナノ秒)が経過するまでは、磁気抵抗効果素子は、電子スピンの熱擾乱が発生するのに十分な高い温度にある。
【0348】
そこで、スピン注入電流Isを遮断した後も、それから一定期間、例えば、数十nsecが経過するまでは、アシスト電流Iaを流し続ける。
【0349】
磁気抵抗効果素子の温度が十分に低下した後、アシスト電流Iaを止め、アシスト磁場Hを遮断する(ステップST4,時刻t4)。
【0350】
このように、本発明の例に関わる磁化反転プロセスによれば、電流カットオフのタイミングに関し、スピン注入電流を遮断した後にアシスト電流を遮断するため、磁気抵抗効果素子の温度上昇に伴う磁気記録層の電子スピンの熱擾乱を有効に防止できる。
【0351】
5. 製造方法
次に、本発明の例に関わるスピン注入FETの製造方法のいくつかの例について説明する。
【0352】
(1) 第1例
図58乃至図60は、本発明の例に関わるスピン注入FETの製造方法の第1例を示している。
【0353】
まず、図58に示すように、CVD(chemical vapor deposition)、PEP(photo engraving process)、RIE(reactive ion etching)などの方法を利用して、半導体基板(例えば、シリコン基板)10内にSTI構造の素子分離絶縁層17を形成し、また、半導体基板10上に絶縁層及び導電層を形成した後、レジストパターンを形成する。
【0354】
このレジストパターンをマスクにして、例えば、RIEにより、導電層及び絶縁層をエッチングし、ゲート絶縁層14及びゲート電極15を形成し、続けて、半導体基板10をエッチングして凹部20a,20bを形成する。この後、レジストパターンは除去される。
【0355】
次に、図59に示すように、例えば、スパッタリング法及びプラズマ酸化法を用いて、少なくとも、半導体基板10に形成された凹部20a,20bの内面、ゲート絶縁層14の側面及びゲート電極15の側面を覆うトンネルバリア層11a,11bを形成する。
【0356】
そして、図60に示すように、例えば、強指向性スパッタリング装置を用いて、凹部20a,20b内に強磁性体12a,12bを形成する。
【0357】
ここで、強磁性体12a,12bは、同時に形成することもできるし、別々に形成することもできる。
【0358】
強磁性体12a,12bを別々に形成する場合には、まず、トンネルバリア層11a上の凹部20a及びトンネルバリア層11b上の凹部20bのうちの一方をフォトレジストで覆い、他方に強磁性体を満たす。この後、フォトレジストを除去し、トンネルバリア層11a上の凹部20a及びトンネルバリア層11b上の凹部20bのうちの他方をフォトレジストで覆い、一方に強磁性体を満たす。
【0359】
以上のような製造方法によれば、ソース/ドレインが強磁性体から構成されるトンネルバリアタイプスピン注入FETを容易に製造することができる。
【0360】
(2) 第2例
図61及び図62は、本発明の例に関わるスピン注入FETの製造方法の第2例を示している。
【0361】
まず、シランガスとアンモニアガスを用いた気相成長法により、半導体基板10上にSi3N4を形成し、PEPにより、素子領域を覆うフォトレジストを形成する。また、フォトレジストをマスクにして、例えば、RIEにより、Si3N4をエッチングし、Si3N4からなるマスクを形成すると共に、半導体基板10をエッチングし、半導体基板10に溝を形成する。この後、フォトレジストは除去される。
【0362】
そして、図61に示すように、半導体基板10に形成された溝内にSiO2を満たし、STI構造の素子分離絶縁層17を形成する。
【0363】
Si3N4からなるマスクをリン酸で除去し、フッ酸で半導体基板10の表面の酸化物を除去した後、熱酸化法により、半導体基板10上にSiO2からなる絶縁層を形成する。続けて、気相成長法により、この絶縁層上に、導電性不純物を含んだポリシリコン層を形成する。
【0364】
PEPによりレジストパターンを形成し、このレジストパターンをマスクにして、例えば、RIEにより、ポリシリコン層及び絶縁層をそれぞれエッチングする。その結果、半導体基板10上には、ゲート絶縁層14及びゲート電極15が形成される。
【0365】
続けて、レジストパターンをマスクにして、例えば、RIEにより、半導体基板10をエッチングし、半導体基板10に凹部20a,20bを形成する。この後、レジストパターンは除去される。
【0366】
次に、図62に示すように、ドレインとなる凹部20bをフォトレジストにより覆い、ソースとなる凹部20a内に強磁性体12aを形成する。強磁性体12aは、例えば、(Co70Fe30)80B20/Ru(0.95)/Co70Fe30/PtMn/Taから構成される。さらに、強磁性体12a上に導電性ポリシリコン16aを形成する。この後、フォトレジストは除去される。
【0367】
また、ソースとなる凹部20aをフォトレジストにより覆い、ドレインとなる凹部20b内に強磁性体12bを形成する。強磁性体12bは、例えば、(Co70Fe30)80B20/Cu(5)/Co70Fe30/PtMn/Taから構成される。さらに、強磁性体12b上に導電性ポリシリコン16bを形成する。この後、フォトレジストは除去される。
【0368】
以上のような製造方法によれば、ソース/ドレインが強磁性体から構成されるショットキーバリアタイプスピン注入FETを容易に製造することができる。
【0369】
(3) 第3例
図64及び図65は、本発明の例に関わるスピン注入FETの製造方法の第3例を示している。
【0370】
まず、シランガスとアンモニアガスを用いた気相成長法により、半導体基板10上にSi3N4を形成し、PEPにより、素子領域を覆うフォトレジストを形成する。また、フォトレジストをマスクにして、例えば、RIEにより、Si3N4をエッチングし、Si3N4からなるマスクを形成すると共に、半導体基板10をエッチングし、半導体基板10に溝を形成する。この後、フォトレジストは除去される。
【0371】
そして、図64に示すように、半導体基板10に形成された溝内にSiO2を満たし、STI構造の素子分離絶縁層17を形成する。
【0372】
Si3N4からなるマスクをリン酸で除去し、フッ酸で半導体基板10の表面の酸化物を除去した後、熱酸化法により、半導体基板10上にSiO2からなる絶縁層を形成する。続けて、気相成長法により、この絶縁層上に、導電性不純物を含んだポリシリコン層を形成する。
【0373】
PEPによりレジストパターンを形成し、このレジストパターンをマスクにして、例えば、RIEにより、ポリシリコン層及び絶縁層をそれぞれエッチングする。その結果、半導体基板10上には、ゲート絶縁層14及びゲート電極15が形成される。
【0374】
続けて、レジストパターンをマスクにして、例えば、RIEにより、半導体基板10をエッチングし、半導体基板10に凹部20a,20bを形成する。この後、レジストパターンは除去される。
【0375】
この後、スパッタ法を用いて、少なくとも半導体基板10に形成された凹部20a,20bを覆うトンネルバリア層11a,11bを形成する。トンネルバリア層11a,11bは、例えば、MgOから構成される。
【0376】
次に、図65に示すように、ドレインとなる凹部20bをフォトレジストにより覆い、ソースとなる凹部20a内に強磁性体12aを形成する。強磁性体12aは、例えば、(Co70Fe30)80B20/Ru(0.95)/Co70Fe30/PtMn/Taから構成される。さらに、強磁性体12a上に導電性ポリシリコン16aを形成する。この後、フォトレジストは除去される。
【0377】
また、ソースとなる凹部20aをフォトレジストにより覆い、ドレインとなる凹部20b内に強磁性体12bを形成する。強磁性体12bは、例えば、(Co70Fe30)80B20/Au(5)/Co70Fe30/PtMn/Taから構成される。さらに、強磁性体12b上に導電性ポリシリコン16bを形成する。この後、フォトレジストは除去される。
【0378】
以上のような製造方法によれば、ソース/ドレインが強磁性体から構成されるトンネルバリアタイプスピン注入FETを容易に製造することができる。
【0379】
6. 適用例
次に、本発明の例に関わるスピン注入FETの適用例について説明する。
【0380】
以下では、本発明の例に関わるスピン注入FETを、リコンフィギャブルなロジック回路に適用する場合と磁気ランダムアクセスメモリに適用する場合の2つの例について説明する。
【0381】
(1) リコンフィギャブルなロジック回路に適用する場合
リコンフィギャブル(re-configurable)なロジック回路とは、プログラムデータに基づいて、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できる回路のことである。
【0382】
ここで、プログラムデータとは、同一チップ内若しくは別チップ内のFeRAMやMRAMなどの不揮発性メモリに記憶されたデータ、又は、制御データのことである。
【0383】
従来のロジック回路では、複数のMISトランジスタの接続関係によりロジックの種類(AND,NAND,OR,NOR,Ex−ORなど)が決定されるため、ロジックが変更されると、再設計により複数のMISトランジスタの接続関係も変えなければならない。
【0384】
そこで、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できるリコンフィギャブルなロジック回路の実現が望まれている。
【0385】
本発明の例に関わるスピン注入FETを用いれば、リコンフィギャブルなロジック回路の実現が可能になる。
【0386】
実際に、スピン注入FETを用いてリコンフィギャブルなロジック回路を構成する場合、ANDとORが実現できれば、その他のロジックは、ANDとORの組み合わせにより実現できるため、以下では、ANDとORを選択的に実現できるリコンフィギャブルなロジック回路の例を説明する。
【0387】
A. 第1例
図67は、リコンフィギャブルなロジック回路の第1例を示している。
【0388】
本例では、本発明の例に関わる2つのスピン注入FETが電源端子Vdd,Vssの間に直列に接続される。
【0389】
スピン注入FET SPは、Pチャネルタイプであり、ゲートには、入力信号Aが入力される。スピン注入FET SPについては、本発明の例に関わる書き込み手法により磁気抵抗効果素子の磁化状態(パラレル/アンチパラレル)を書き換えることができる。
【0390】
スピン注入FET SPのコンダクタンスGmは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“100:1”になるように材料やサイズなどが決定される。
【0391】
尚、パラレル状態のときのコンダクタンスGmとアンチパラレル状態のときのコンダクタンスGmとの比は、上記と逆の関係、即ち、“1:100”であっても構わない。
【0392】
スピン注入FET SNは、Nチャネルタイプであり、ゲートには、入力信号Bが入力される。スピン注入FET SNについては、磁気抵抗効果素子の磁化状態は、固定、本例では、パラレル状態に固定される。スピン注入FET SNのコンダクタンスGmは、スピン注入FET SPのコンダクタンスGmの比が上記関係にある場合には、“10”に設定される。
【0393】
2つのスピン注入FET SP,SNに関し、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Vfgとして(A+B)/2を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
【0394】
スピン注入FET SP,SNの接続点の信号V1は、インバータを経由すると出力信号Voutとなる。
【0395】
図67のリコンフィギャブルなロジック回路において、スピン注入FET SPの磁気抵抗効果素子の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“100”(スピン注入FET SNのコンダクタンスGmを“10”とした場合)にすると、表1に示すように、出力信号Voutは、入力信号A,BのAND(Y=A・B)となる。
【表1】
【0396】
但し、表1において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0397】
即ち、入力信号A,Bの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピン注入FET SPはオフ、スピン注入FET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0398】
また、入力信号A,Bの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピン注入FET SPはオン、スピン注入FET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0399】
さらに、入力信号A,Bの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピン注入FET SP,SNは、共に、オンとなる。
【0400】
但し、スピン注入FET SPのコンダクタンスGmは“100”に設定され、スピン注入FET SNのコンダクタンスGmは“10”に設定されているため、この時、スピン注入FET SP、SNに流れる電流の比は、“100:10”=“10:1”になる。
【0401】
従って、V1をVdd(=“1”)にプルアップする能力が、V1をVss(=“0”)にプルダウンする能力よりも勝り、V1は“1”となり、出力信号Voutは“0”となる。
【0402】
また、図67のリコンフィギャブルなロジック回路において、スピン注入FET SPの磁気抵抗効果素子の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“1”(スピン注入FET SNのコンダクタンスGmを“10”とした場合)にすると、表2に示すように、出力信号Voutは、入力信号A,BのOR(Y=A+B)となる。
【表2】
【0403】
但し、表2において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0404】
即ち、入力信号A,Bの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピン注入FET SPはオフ、スピン注入FET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0405】
また、入力信号A,Bの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピン注入FET SPはオン、スピン注入FET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0406】
さらに、入力信号A,Bの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピン注入FET SP,SNは、共に、オンとなる。
【0407】
但し、スピン注入FET SPのコンダクタンスGmは“1”に設定され、スピン注入FET SNのコンダクタンスGmは“10”に設定されているため、この時、スピン注入FET SP、SNに流れる電流の比は、“1:10”になる。
【0408】
従って、V1をVss(=“0”)にプルダウンする能力が、V1をVdd(=“1”)にプルアップする能力よりも勝り、V1は“0”となり、出力信号Voutは“1”となる。
【0409】
このように、本発明の例に関わるスピン注入FETが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピン注入FET SPの状態(パラレル/アンチパラレル)を書き換えて、そのコンダクタンスGmを変えることにより、再設計することなく、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できる。
【0410】
尚、本例のリコンフィギャブルなロジック回路では、Nチャネルスピン注入FET SNをパラレル状態に固定して、そのコンダクタンスGmを“10”に固定する。
【0411】
ここで、スピン注入FET SNについては、そのコンダクタンスGmが“10”に固定されていればよいので、例えば、図68に示すように、通常のNチャネルMISトランジスタSNを使用してもよく、さらに、図69に示すように、アンチパラレル状態のNチャネルスピン注入FET SNを使用してもよい。
【0412】
図70は、図67乃至図69のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Vfgと出力電圧Voutとの関係を示したものである。
【0413】
その特徴は、共通のフローティングゲートの電圧Vfgが“1/2”のときに、スピン注入FET SPの状態(パラレル/アンチパラレル)に応じて、出力電圧Voutが変化する点にある。
【0414】
図67乃至図69のリコンフィギャブルなロジック回路では、プログラムデータに基づいて、Pチャネルスピン注入FET SPの状態(パラレル/アンチパラレル)を変えるためのドライバ/シンカーが必要である。
【0415】
図71は、図67乃至図69のスピン注入FET SPの状態を変えるためのドライバ/シンカーの例を示している。
【0416】
Pチャネルスピン注入FET SPのゲートには、入力信号Aが入力され、Nチャネルスピン注入FET SNのゲートには、入力信号Bが入力される。フローティングゲートFGは、2つのスピン注入FET SP,SNに対して1つだけ設けられ、両者で共有される。
【0417】
スピン注入FET SP,SNのドレインは、スイッチSW22を経由してインバータに接続される。このインバータからは出力信号Voutが得られる。
【0418】
また、スピン注入FET SP,SNのドレインは、スイッチSW12を経由して、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0419】
スピン注入FET SPのソースは、スイッチSW21を経由して電源端子Vddに接続される。
【0420】
また、スピン注入FET SPのソースは、スイッチSW11を経由して、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0421】
さらに、スピン注入FET SPのソースは、スイッチSW11を経由して、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0422】
また、スピン注入FET SPのソースは、スイッチSW11を経由して、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0423】
そして、スピン注入FET SNのソースは、接地点Vssに接続される。
【0424】
このようなリコンフィギャブルなロジック回路において、例えば、メーカ側における出荷時や、出荷後のユーザ側による設定時などのプログラム時に、プログラムデータに基づいてロジックの種類を決定する。
【0425】
この時、まず、制御信号CNTを“H”にし、スイッチ(例えば、NチャネルMISトランジスタ)SW11,SW12をオンにし、スイッチ(例えば、PチャネルMISトランジスタ)SW21,SW22をオフにする。
【0426】
この後、制御信号Aj,Bj,Cj,Dj,bAj,bBj,bCj,bDjに基づいて、スピン注入FET SPにスピン注入電流を流し、かつ、アシスト電流によるアシスト磁場を発生させることにより、スピン注入FET SPに対する書き込みを実行し、その状態(パラレル/アンチパラレル)を決定する。
【0427】
また、通常動作時には、制御信号CNTを“L”にし、スイッチSW11,SW12をオフにし、スイッチSW21,SW22をオンにし、スピン注入FET SP,SNが電源端子Vdd,Vssの間に接続され、かつ、出力信号Voutが得られるようにする。
【0428】
次に、リコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
【0429】
図72は、図71のLXXII−LXXII線に沿う断面図であり、図67乃至図69のリコンフィギャブルなロジック回路のデバイス構造の例を示している。
【0430】
このデバイスの特徴は、第一に、2つのスピン注入FET SP,SNのフローティングゲートFGが電気的に接続されている点、第二に、1つの強磁性体12aにより2つのスピン注入FET SP,SNのドレインが構成されている点にある。
【0431】
半導体基板10内には、例えば、STI構造の素子分離絶縁層17が形成される。また、素子分離絶縁層17により取り囲まれた素子領域内には、N型ウェル領域10a及びP型ウェル領域10bが形成される。
【0432】
N型ウェル領域10aとP型ウェル領域10bとの境界に設けられた凹部内には、磁化方向が固定されたピン層としての強磁性体12aが形成される。強磁性体12aは、スピン注入FET SP,SNのドレインとなる。
【0433】
強磁性体12a上には、反強磁性体13が形成される。半導体基板10と強磁性体12aとの間には、トンネルバリア層11aが形成される。
【0434】
N型ウェル領域10aに設けられた凹部内には、磁化方向が変化するフリー層としての強磁性体12bが形成される。強磁性体12bは、スピン注入FET SPのソースとなる。P型ウェル領域10bに設けられた凹部内には、磁化方向が固定される強磁性体12b’が形成される。強磁性体12b’は、スピン注入FET SNのソースとなる。
【0435】
強磁性体12b’上には、反強磁性体13が形成される。半導体基板10と強磁性体12b,12b’との間には、トンネルバリア層11bが形成される。
【0436】
強磁性体12a,12bの間のチャネル上には、ゲート絶縁層を介してフローティングゲートFGが形成される。フローティングゲートFG上には、例えば、ONO(oxide/nitride/oxide)からなる絶縁層を介して、入力信号Aが供給されるゲートが形成される。
【0437】
強磁性体12a,12b’の間のチャネル上には、ゲート絶縁層を介してフローティングゲートFGが形成される。フローティングゲートFG上には、例えば、ONOからなる絶縁層を介して、入力信号Bが供給されるゲートが形成される。
【0438】
以上、説明したように、第1例によれば、本発明の例に関わるスピン注入FETをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
【0439】
B. 第2例
図73は、リコンフィギャブルなロジック回路の第2例を示している。
【0440】
本例では、本発明の例に関わる2つのスピン注入FETが電源端子Vdd,Vssの間に直列に接続される。
【0441】
スピン注入FET SPは、Pチャネルタイプであり、ゲートには、入力信号Aが入力される。スピン注入FET SPについては、磁気抵抗効果素子の磁化状態は、固定、本例では、パラレル状態に固定される。スピン注入FET SPのコンダクタンスGmは、スピン注入FET SNのコンダクタンスGmの比が以下に説明する関係にある場合には、“10”に設定される。
【0442】
スピン注入FET SNは、Nチャネルタイプであり、ゲートには、入力信号Bが入力される。スピン注入FET SNについては、本発明の例に関わる書き込み手法により磁気抵抗効果素子の磁化状態(パラレル/アンチパラレル)を書き換えることができる。
【0443】
スピン注入FET SNのコンダクタンスGmは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“100:1”になるように材料やサイズなどが決定される。
【0444】
尚、パラレル状態のときのコンダクタンスGmとアンチパラレル状態のときのコンダクタンスGmとの比は、上記と逆の関係、即ち、“1:100”であっても構わない。
【0445】
2つのスピン注入FET SP,SNに関し、第1例と同様に、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Vfgとして(A+B)/2を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
【0446】
スピン注入FET SP,SNの接続点の信号V1は、インバータを経由すると出力信号Voutとなる。
【0447】
図73のリコンフィギャブルなロジック回路において、スピン注入FET SNの磁気抵抗効果素子の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“100”(スピン注入FET SPのコンダクタンスGmを“10”とした場合)にすると、表3に示すように、出力信号Voutは、入力信号A,BのOR(Y=A+B)となる。
【表3】
【0448】
但し、表3において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0449】
即ち、入力信号A,Bの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピン注入FET SPはオフ、スピン注入FET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0450】
また、入力信号A,Bの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピン注入FET SPはオン、スピン注入FET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0451】
さらに、入力信号A,Bの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピン注入FET SP,SNは、共に、オンとなる。
【0452】
但し、スピン注入FET SPのコンダクタンスGmは“10”に設定され、スピン注入FET SNのコンダクタンスGmは“100”に設定されているため、この時、スピン注入FET SP、SNに流れる電流の比は、“10:100”=“1:10”になる。
【0453】
従って、V1をVss(=“0”)にプルダウンする能力が、V1をVdd(=“1”)にプルアップする能力よりも勝り、V1は“0”となり、出力信号Voutは“1”となる。
【0454】
また、図73のリコンフィギャブルなロジック回路において、スピン注入FET SNの磁気抵抗効果素子の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスGmを“1”(スピン注入FET SPのコンダクタンスGmを“10”とした場合)にすると、表4に示すように、出力信号Voutは、入力信号A,BのAND(Y=A・B)となる。
【表4】
【0455】
但し、表4において、ロジック値“1”は、“H(high)”に相当し、ロジック値“0”は“L(low)”に相当する。ロジック値“1/2”は、“H”と“L”の中間の電圧であることを意味する。
【0456】
即ち、入力信号A,Bの双方が“1”のときは、共通のフローティングゲートの電圧Vfgは、“1”となる。この時、スピン注入FET SPはオフ、スピン注入FET SNはオンとなるため、V1は“0”となり、出力信号Voutは“1”となる。
【0457】
また、入力信号A,Bの双方が“0”のときは、共通のフローティングゲートの電圧Vfgは、“0”となる。この時、スピン注入FET SPはオン、スピン注入FET SNはオフとなるため、V1は“1”となり、出力信号Voutは“0”となる。
【0458】
さらに、入力信号A,Bの一方が“1”、他方が“0”であるときは、共通のフローティングゲートの電圧Vfgは、“1/2”となる。この時、スピン注入FET SP,SNは、共に、オンとなる。
【0459】
但し、スピン注入FET SPのコンダクタンスGmは“10”に設定され、スピン注入FET SNのコンダクタンスGmは“1”に設定されているため、この時、スピン注入FET SP、SNに流れる電流の比は、“10:1”になる。
【0460】
従って、V1をVdd(=“1”)にプルアップする能力が、V1をVss(=“0”)にプルダウンする能力よりも勝り、V1は“1”となり、出力信号Voutは“0”となる。
【0461】
このように、本発明の例に関わるスピン注入FETが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピン注入FET SNの状態(パラレル/アンチパラレル)を書き換えて、そのコンダクタンスGmを変えることにより、再設計することなく、1つのロジック回路で複数のロジックのうちの1つを選択的に実現できる。
【0462】
尚、本例のリコンフィギャブルなロジック回路では、Pチャネルスピン注入FET SPをパラレル状態に固定して、そのコンダクタンスGmを“10”に固定する。
【0463】
ここで、スピン注入FET SPについては、そのコンダクタンスGmが“10”に固定されていればよいので、例えば、図74に示すように、通常のPチャネルMISトランジスタSPを使用してもよく、さらに、図75に示すように、アンチパラレル状態のPチャネルスピン注入FET SPを使用してもよい。
【0464】
図76は、図73乃至図75のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Vfgと出力電圧Voutとの関係を示したものである。
【0465】
その特徴は、共通のフローティングゲートの電圧Vfgが“1/2”のときに、スピン注入FET SNの状態(パラレル/アンチパラレル)に応じて、出力電圧Voutが変化する点にある。
【0466】
図73乃至図75のリコンフィギャブルなロジック回路では、プログラムデータに基づいて、Nチャネルスピン注入FET SNの状態(パラレル/アンチパラレル)を変えるためのドライバ/シンカーが必要である。
【0467】
図77は、図73乃至図75のスピン注入FET SNの状態を変えるためのドライバ/シンカーの例を示している。
【0468】
Pチャネルスピン注入FET SPのゲートには、入力信号Aが入力され、Nチャネルスピン注入FET SNのゲートには、入力信号Bが入力される。フローティングゲートFGは、2つのスピン注入FET SP,SNに対して1つだけ設けられ、両者で共有される。
【0469】
スピン注入FET SPのソースは、電源端子Vddに接続される。
【0470】
スピン注入FET SP,SNのドレインは、スイッチSW11を経由して、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBに接続される。PチャネルMISトランジスタPAのゲートには、制御信号bAjが入力され、NチャネルMISトランジスタNBのゲートには、制御信号Bjが入力される。
【0471】
また、スピン注入FET SP,SNのドレインは、スイッチSW11を経由して、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDに接続される。PチャネルMISトランジスタPCのゲートには、制御信号bCjが入力され、NチャネルMISトランジスタNDのゲートには、制御信号Djが入力される。
【0472】
さらに、スピン注入FET SP,SNのドレインは、スイッチSW11を経由して、アシスト磁場を生じさせるアシスト電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCに接続される。PチャネルMISトランジスタPDのゲートには、制御信号bDjが入力され、NチャネルMISトランジスタNCのゲートには、制御信号Cjが入力される。
【0473】
そして、スピン注入FET SP,SNのドレインは、スイッチSW21を経由してインバータに接続される。このインバータからは出力信号Voutが得られる。
【0474】
また、スピン注入FET SNのソースは、スイッチSW12を経由して、スピン注入電流の発生/遮断を制御するドライバ/シンカーとしてのPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAに接続される。PチャネルMISトランジスタPBのゲートには、制御信号bBjが入力され、NチャネルMISトランジスタNAのゲートには、制御信号Ajが入力される。
【0475】
さらに、スピン注入FET SNのソースは、スイッチS22を経由して、接地点Vssに接続される。
【0476】
このようなリコンフィギャブルなロジック回路において、例えば、メーカ側における出荷時や、出荷後のユーザ側による設定時などのプログラム時に、プログラムデータに基づいてロジックの種類を決定する。
【0477】
この時、まず、制御信号CNTを“H”にし、スイッチ(例えば、NチャネルMISトランジスタ)SW11,SW12をオンにし、スイッチ(例えば、PチャネルMISトランジスタ)SW21,SW22をオフにする。
【0478】
この後、制御信号Aj,Bj,Cj,Dj,bAj,bBj,bCj,bDjに基づいて、スピン注入FET SNにスピン注入電流を流し、かつ、アシスト電流によるアシスト磁場を発生させることにより、スピン注入FET SNに対する書き込みを実行し、その状態(パラレル/アンチパラレル)を決定する。
【0479】
また、通常動作時には、制御信号CNTを“L”にし、スイッチSW11,SW12をオフにし、スイッチSW21,SW22をオンにし、スピン注入FET SP,SNが電源端子Vdd,Vssの間に接続され、かつ、出力信号Voutが得られるようにする。
【0480】
次に、図73乃至図75のリコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
【0481】
図78は、図77のLXXVIII−LXXVIII線に沿う断面図であり、図73乃至図75のリコンフィギャブルなロジック回路のデバイス構造の例を示している。
【0482】
このデバイスの特徴は、第一に、2つのスピン注入FET SP,SNのフローティングゲートFGが電気的に接続されている点、第二に、1つの強磁性体12aにより2つのスピン注入FET SP,SNのドレインが構成されている点にある。
【0483】
半導体基板10内には、例えば、STI構造の素子分離絶縁層17が形成される。また、素子分離絶縁層17により取り囲まれた素子領域内には、N型ウェル領域10a及びP型ウェル領域10bが形成される。
【0484】
N型ウェル領域10aとP型ウェル領域10bとの境界に設けられた凹部内には、磁化方向が固定されたピン層としての強磁性体12aが形成される。強磁性体12aは、スピン注入FET SP,SNのドレインとなる。
【0485】
強磁性体12a上には、反強磁性体13が形成される。半導体基板10と強磁性体12aとの間には、トンネルバリア層11aが形成される。
【0486】
N型ウェル領域10aに設けられた凹部内には、磁化方向が固定される強磁性体12b’が形成される。強磁性体12b’は、スピン注入FET SPのソースとなる。
【0487】
P型ウェル領域10bに設けられた凹部内には、磁化方向が変化するフリー層としての強磁性体12bが形成される。強磁性体12bは、スピン注入FET SNのソースとなる。
【0488】
強磁性体12b’上には、反強磁性体13が形成される。半導体基板10と強磁性体12b,12b’との間には、トンネルバリア層11bが形成される。
【0489】
強磁性体12a,12b’の間のチャネル上には、ゲート絶縁層を介してフローティングゲートFGが形成される。フローティングゲートFG上には、例えば、ONOからなる絶縁層を介して、入力信号Aが供給されるゲートが形成される。
【0490】
強磁性体12a,12bの間のチャネル上には、ゲート絶縁層を介してフローティングゲートFGが形成される。フローティングゲートFG上には、例えば、ONOからなる絶縁層を介して、入力信号Bが供給されるゲートが形成される。
【0491】
以上、説明したように、第2例によれば、本発明の例に関わるスピン注入FETをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
【0492】
c. その他
尚、上記第1及び第2例においては、Pチャネルタイプスピン注入FETとNチャネルタイプスピン注入FETとをペアで用いたが、同一のロジックが実現できれば、トランジスタの導電型については特に限定されることはない。
【0493】
また、基本構造としての図1に示すスピン注入FETをリコンフィギャブルなロジック回路に適用することもできる。
【0494】
(2) 磁気ランダムアクセスメモリに適用する場合
次に、本発明の例に関わるスピン注入FETを磁気ランダムアクセスメモリに適用した場合の例について説明する。
【0495】
尚、以下の説明において、b***は、***の論理を反転した反転信号を意味する(***は、任意の記号)。また、iは、複数ロウのうちのi番目のロウを意味し、jは、複数カラムのj番目のカラムを意味する。
【0496】
A. 第1例
第1例は、スピン注入電流Isの経路の一部とアシスト電流Iaの経路の一部がオーバーラップしている場合の例である。
【0497】
図79及び図80は、磁気ランダムアクセスメモリの第1例を示している。
【0498】
メモリセルアレイは、アレイ状に配置された複数のスピン注入FETから構成される。そして、例えば、1つのスピン注入FETにより1つのメモリセルが構成される。スピン注入FETのソース/ドレインの一方は、ビット線BL(L)に接続され、他方は、ビット線BL(R)に接続される。ビット線BL(L),BL(R)は、同じ方向、本例では、共に、カラム方向に延びている。
【0499】
ビット線BL(L)の一端には、CMOSタイプドライバ/シンカーDS1が接続される。ドライバ/シンカーDS1は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAから構成される。
【0500】
そして、ビット線BL(L)の一端は、MISトランジスタPB,NAの接続点に接続され、制御信号bBjは、PチャネルMISトランジスタPBのゲートに入力され、制御信号Ajは、NチャネルMISトランジスタNAのゲートに入力される。
【0501】
ビット線BL(L)の他端には、カラム選択スイッチとしてのNチャネルMISトランジスタNFを経由して、センスアンプS/Aが接続される。センスアンプS/Aは、例えば、差動増幅器から構成され、リファレンス電圧REFに基づいて、スピン注入FETに記憶されたデータの値を判定する。
【0502】
センスアンプS/Aの出力信号は、選択されたスピン注入FETの読み出しデータRoutとなる。
【0503】
制御信号Fjは、カラムjを選択するカラム選択信号であり、NチャネルMISトランジスタNFのゲートに入力される。
【0504】
ビット線BL(R)の一端には、CMOSタイプドライバ/シンカーDS2が接続される。ドライバ/シンカーDS2は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBを有する。
【0505】
そして、ビット線BL(R)の一端は、MISトランジスタPA,NBの接続点に接続され、制御信号bAjは、PチャネルMISトランジスタPAのゲートに入力され、制御信号Bjは、NチャネルMISトランジスタNBのゲートに入力される。
【0506】
また、ドライバ/シンカーDS2は、電源端子Vdd,Vss間に直列接続され、アシスト電流Iaの発生/遮断を制御するPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDを有する。
【0507】
そして、ビット線BL(R)の一端は、MISトランジスタPC,NDの接続点に接続され、制御信号bCjは、PチャネルMISトランジスタPCのゲートに入力され、制御信号Djは、NチャネルMISトランジスタNDのゲートに入力される。
【0508】
ビット線BL(R)の他端には、CMOSタイプドライバ/シンカーDS3が接続される。ドライバ/シンカーDS3は、電源端子Vdd,Vss間に直列接続され、アシスト電流Iaの発生/遮断を制御するPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCを有する。
【0509】
そして、ビット線BL(R)の他端は、MISトランジスタPD,NCの接続点に接続され、制御信号bDjは、PチャネルMISトランジスタPDのゲートに入力され、制御信号Cjは、NチャネルMISトランジスタNCのゲートに入力される。
【0510】
また、ドライバ/シンカーDS3は、ビット線BL(R)と電源端子Vssとの間に接続され、読み出し時にオンとなるNチャネルMISトランジスタNEを有する。
【0511】
制御信号Eiは、ロウiを選択するロウ選択信号であり、NチャネルMISトランジスタNEのゲートに入力される。
【0512】
このような磁気ランダムアクセスメモリにおいて、例えば、メモリセルとしてのスピン注入FETがNチャネルタイプである場合、制御信号Wiが“H”、制御信号bBj,Ajが“L”、制御信号bAj,Bjが“H”になると、スピン注入電流Isは、ドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流れる。
【0513】
また、制御信号Wiが“H”、制御信号bBj,Ajが“H”、制御信号bAj,Bjが“L”になると、スピン注入電流Isは、ドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流れる。
【0514】
ここで、アシスト磁場を発生させるアシスト電流Iaは、ビット線BL(R)に流れる。
【0515】
例えば、スピン注入電流Isがドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流るとき、制御信号bCj,Djが“H”、制御信号bDj,Cjが“L”となり、アシスト電流Iaは、ドライバ/シンカーDS3からドライバ/シンカーDS2に向かって流れる。
【0516】
また、スピン注入電流Isがドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流るとき、制御信号bCj,Djが“L”、制御信号bDj,Cjが“H”となり、アシスト電流Iaは、ドライバ/シンカーDS2からドライバ/シンカーDS3に向かって流れる。
【0517】
尚、図79の例と図80の例との違いは、メモリセルとしてのスピン注入FETの向きにある。
【0518】
即ち、前者については、スピン注入FETのチャネル長方向がロウ方向、チャネル幅方向がカラム方向となるのに対し、後者については、スピン注入FETのチャネル幅方向がロウ方向、チャネル長方向がカラム方向となる。
【0519】
B. 第2例
第2例は、スピン注入電流Isの経路とアシスト電流Iaの経路が完全に独立している場合の例である。
【0520】
図81及び図82は、磁気ランダムアクセスメモリの第2例を示している。
【0521】
メモリセルアレイは、アレイ状に配置された複数のスピン注入FETから構成される。そして、例えば、1つのスピン注入FETにより1つのメモリセルが構成される。
【0522】
スピン注入FETのソース/ドレインの一方は、ビット線BL(L)に接続され、他方は、ビット線BL(R)に接続される。ビット線BL(L),BL(R)は、同じ方向、本例では、共に、カラム方向に延びている。
【0523】
また、ビット線BL(R)に並行する形で、書き込みビット線WBLjがカラム方向に延びている。書き込みビット線WBLjは、アシスト磁場を発生させるアシスト電流Iaを流すためのものなので、磁気抵抗効果素子のフリー層の近傍に設けるのが好ましい。
【0524】
ビット線BL(L)の一端には、CMOSタイプドライバ/シンカーDS1が接続される。ドライバ/シンカーDS1は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAから構成される。
【0525】
そして、ビット線BL(L)の一端は、MISトランジスタPB,NAの接続点に接続され、制御信号bBjは、PチャネルMISトランジスタPBのゲートに入力され、制御信号Ajは、NチャネルMISトランジスタNAのゲートに入力される。
【0526】
ビット線BL(L)の他端には、カラム選択スイッチとしてのNチャネルMISトランジスタNFを経由して、センスアンプS/Aが接続される。センスアンプS/Aは、例えば、差動増幅器から構成され、リファレンス電圧REFに基づいて、スピン注入FETに記憶されたデータの値を判定する。
【0527】
センスアンプS/Aの出力信号は、選択されたスピン注入FETの読み出しデータRoutとなる。
【0528】
制御信号Fjは、カラムjを選択するカラム選択信号であり、NチャネルMISトランジスタNFのゲートに入力される。
【0529】
ビット線BL(R)の一端には、CMOSタイプドライバ/シンカーDS2が接続される。ドライバ/シンカーDS2は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBを有する。
【0530】
そして、ビット線BL(R)の一端は、MISトランジスタPA,NBの接続点に接続され、制御信号bAjは、PチャネルMISトランジスタPAのゲートに入力され、制御信号Bjは、NチャネルMISトランジスタNBのゲートに入力される。
【0531】
ビット線BL(R)の他端には、シンカーS1が接続される。シンカーS1は、ビット線BL(R)と電源端子Vssとの間に接続され、読み出し時にオンとなるNチャネルMISトランジスタNEから構成される。
【0532】
制御信号Eiは、ロウiを選択するロウ選択信号であり、NチャネルMISトランジスタNEのゲートに入力される。
【0533】
書き込みビット線WBLjの一端には、CMOSタイプドライバ/シンカーDS3が接続される。ドライバ/シンカーDS3は、電源端子Vdd,Vss間に直列接続され、アシスト電流Iaの発生/遮断を制御するPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCを有する。
【0534】
そして、書き込みビット線WBLjの一端は、MISトランジスタPD,NCの接続点に接続され、制御信号bDjは、PチャネルMISトランジスタPDのゲートに入力され、制御信号Cjは、NチャネルMISトランジスタNCのゲートに入力される。
【0535】
書き込みビット線WBLjの他端には、CMOSタイプドライバ/シンカーDS4が接続される。ドライバ/シンカーDS4は、電源端子Vdd,Vss間に直列接続され、アシスト電流Iaの発生/遮断を制御するPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDを有する。
【0536】
そして、書き込みビット線WBLjの他端は、MISトランジスタPC,NDの接続点に接続され、制御信号bCjは、PチャネルMISトランジスタPCのゲートに入力され、制御信号Djは、NチャネルMISトランジスタNDのゲートに入力される。
【0537】
このような磁気ランダムアクセスメモリにおいて、例えば、メモリセルとしてのスピン注入FETがNチャネルタイプである場合、制御信号Wiが“H”、制御信号bBj,Ajが“L”、制御信号bAj,Bjが“H”になると、スピン注入電流Isは、ドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流れる。
【0538】
また、制御信号Wiが“H”、制御信号bBj,Ajが“H”、制御信号bAj,Bjが“L”になると、スピン注入電流Isは、ドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流れる。
【0539】
ここで、アシスト磁場を発生させるアシスト電流Iaは、スピン注入電流Isが流れるビット線BL(L),BL(R)とは完全に独立した書き込みビット線WBLjに流れる。
【0540】
例えば、スピン注入電流Isがドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流れるとき、制御信号bCj,Djが“H”、制御信号bDj,Cjが“L”となり、アシスト電流Iaは、ドライバ/シンカーDS3からドライバ/シンカーDS4に向かって流れる。
【0541】
また、スピン注入電流Isがドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流れるとき、制御信号bCj,Djが“L”、制御信号bDj,Cjが“H”となり、アシスト電流Iaは、ドライバ/シンカーDS4からドライバ/シンカーDS3に向かって流れる。
【0542】
尚、図81の例と図82の例との違いは、メモリセルとしてのスピン注入FETの向きにある。
【0543】
即ち、前者については、スピン注入FETのチャネル長方向がロウ方向、チャネル幅方向がカラム方向となるのに対し、後者については、スピン注入FETのチャネル幅方向がロウ方向、チャネル長方向がカラム方向となる。
【0544】
C. 第3例
第3例は、第2例と同様に、スピン注入電流Isの経路とアシスト電流Iaの経路が完全に独立している場合の例である。第3例が第2例と異なる点は、アシスト電流を流すための独立の書き込み線が延びる方向にある。
【0545】
図83及び図84は、磁気ランダムアクセスメモリの第3例を示している。
【0546】
メモリセルアレイは、アレイ状に配置された複数のスピン注入FETから構成される。そして、例えば、1つのスピン注入FETにより1つのメモリセルが構成される。
【0547】
スピン注入FETのソース/ドレインの一方は、ビット線BL(L)に接続され、他方は、ビット線BL(R)に接続される。ビット線BL(L),BL(R)は、同じ方向、本例では、共に、カラム方向に延びている。
【0548】
また、ビット線BL(L),BL(R)に交差する形で、書き込みワード線WWLiがロウ方向に延びている。書き込みワード線WWLiは、アシスト磁場を発生させるアシスト電流Iaを流すためのものなので、磁気抵抗効果素子のフリー層の近傍に設けるのが好ましい。
【0549】
ビット線BL(L)の一端には、CMOSタイプドライバ/シンカーDS1が接続される。ドライバ/シンカーDS1は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMISトランジスタPB及びNチャネルMISトランジスタNAから構成される。
【0550】
そして、ビット線BL(L)の一端は、MISトランジスタPB,NAの接続点に接続され、制御信号bBjは、PチャネルMISトランジスタPBのゲートに入力され、制御信号Ajは、NチャネルMISトランジスタNAのゲートに入力される。
【0551】
ビット線BL(L)の他端には、カラム選択スイッチとしてのNチャネルMISトランジスタNFを経由して、センスアンプS/Aが接続される。センスアンプS/Aは、例えば、差動増幅器から構成され、リファレンス電圧REFに基づいて、スピン注入FETに記憶されたデータの値を判定する。
【0552】
センスアンプS/Aの出力信号は、選択されたスピン注入FETの読み出しデータRoutとなる。
【0553】
制御信号Fjは、カラムjを選択するカラム選択信号であり、NチャネルMISトランジスタNFのゲートに入力される。
【0554】
ビット線BL(R)の一端には、CMOSタイプドライバ/シンカーDS2が接続される。ドライバ/シンカーDS2は、電源端子Vdd,Vss間に直列接続され、スピン注入電流Isの発生/遮断を制御するPチャネルMISトランジスタPA及びNチャネルMISトランジスタNBを有する。
【0555】
そして、ビット線BL(R)の一端は、MISトランジスタPA,NBの接続点に接続され、制御信号bAjは、PチャネルMISトランジスタPAのゲートに入力され、制御信号Bjは、NチャネルMISトランジスタNBのゲートに入力される。
【0556】
ビット線BL(R)の他端には、シンカーS1が接続される。シンカーS1は、ビット線BL(R)と電源端子Vssとの間に接続され、読み出し時にオンとなるNチャネルMISトランジスタNEから構成される。
【0557】
制御信号Eiは、ロウiを選択するロウ選択信号であり、NチャネルMISトランジスタNEのゲートに入力される。
【0558】
書き込みビット線WBLjの一端には、CMOSタイプドライバ/シンカーDS3が接続される。ドライバ/シンカーDS3は、電源端子Vdd,Vss間に直列接続され、アシスト電流Iaの発生/遮断を制御するPチャネルMISトランジスタPD及びNチャネルMISトランジスタNCを有する。
【0559】
そして、書き込みビット線WBLjの一端は、MISトランジスタPD,NCの接続点に接続され、制御信号bDjは、PチャネルMISトランジスタPDのゲートに入力され、制御信号Cjは、NチャネルMISトランジスタNCのゲートに入力される。
【0560】
書き込みビット線WBLjの他端には、CMOSタイプドライバ/シンカーDS4が接続される。ドライバ/シンカーDS4は、電源端子Vdd,Vss間に直列接続され、アシスト電流Iaの発生/遮断を制御するPチャネルMISトランジスタPC及びNチャネルMISトランジスタNDを有する。
【0561】
そして、書き込みビット線WBLjの他端は、MISトランジスタPC,NDの接続点に接続され、制御信号bCjは、PチャネルMISトランジスタPCのゲートに入力され、制御信号Djは、NチャネルMISトランジスタNDのゲートに入力される。
【0562】
このような磁気ランダムアクセスメモリにおいて、例えば、メモリセルとしてのスピン注入FETがNチャネルタイプである場合、制御信号Wiが“H”、制御信号bBj,Ajが“L”、制御信号bAj,Bjが“H”になると、スピン注入電流Isは、ドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流れる。
【0563】
また、制御信号Wiが“H”、制御信号bBj,Ajが“H”、制御信号bAj,Bjが“L”になると、スピン注入電流Isは、ドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流れる。
【0564】
ここで、アシスト磁場を発生させるアシスト電流Iaは、スピン注入電流Isが流れるビット線BL(L),BL(R)とは完全に独立した書き込みビット線WBLjに流れる。
【0565】
例えば、スピン注入電流Isがドライバ/シンカーDS1からドライバ/シンカーDS2に向かって流れるとき、制御信号bCj,Djが“H”、制御信号bDj,Cjが“L”となり、アシスト電流Iaは、ドライバ/シンカーDS3からドライバ/シンカーDS4に向かって流れる。
【0566】
また、スピン注入電流Isがドライバ/シンカーDS2からドライバ/シンカーDS1に向かって流れるとき、制御信号bCj,Djが“L”、制御信号bDj,Cjが“H”となり、アシスト電流Iaは、ドライバ/シンカーDS4からドライバ/シンカーDS3に向かって流れる。
【0567】
尚、図83の例と図84の例との違いは、メモリセルとしてのスピン注入FETの向きにある。
【0568】
即ち、前者については、スピン注入FETのチャネル長方向がロウ方向、チャネル幅方向がカラム方向となるのに対し、後者については、スピン注入FETのチャネル幅方向がロウ方向、チャネル長方向がカラム方向となる。
【0569】
7. 信号タイミング波形
本発明の例に関わるスピン注入FETにプログラムデータを書き込むときの信号波形について説明する。
【0570】
図85は、書き込み時の信号波形を示している。
この信号タイミング波形は、スピン注入電流Isを発生させる前からアシスト磁場を発生させ、かつ、スピン注入電流Isを遮断した後もその後一定期間アシスト磁場を発生させておく場合の例である。
【0571】
まず、時刻t1において、制御信号bCj,Djを“H”にし、制御信号Cj,bDjを“L”にする。その結果、アシスト電流Iaが流れ、これにより、磁気抵抗効果素子のフリー層にアシスト磁場が与えられる。
【0572】
また、時刻t2において、スピン注入FETがNチャネルタイプである場合には、制御信号Wiを“H”にし、Pチャネルタイプである場合には、制御信号Wiを“L”にし、スピン注入FETをオンにする。
【0573】
この後、時刻t3において、制御信号bAj,Bjを“H”にし、制御信号Aj,bBjを“L”にし、スピン注入電流Isを流し、磁気抵抗効果素子のフリー層に対する書き込み(磁化反転)を行う。
【0574】
この後、時刻t4において、制御信号bAj,Bjを“L”にし、制御信号Aj,bBjを“H”にし、スピン注入電流Isを遮断する。
【0575】
また、時刻t5において、スピン注入FETがNチャネルタイプである場合には、制御信号Wiを“L”にし、Pチャネルタイプである場合には、制御信号Wiを“H”にし、スピン注入FETをオフにする。
【0576】
そして、スピン注入電流Isを遮断した時点t4から、一定期間、例えば、数十nsecが経過した時刻t6において、制御信号bCj,Djを“L”にし、制御信号Cj,bDjを“H”にし、アシスト電流Iaを遮断し、アシスト磁場を消滅させる。
【0577】
尚、本例の信号タイミング波形では、スピン注入電流Isを流す前にアシスト電流Iaを流し、アシスト磁場を発生させているが、既に述べたように、アシスト磁場は、スピン注入電流Isを流すと同時又はそれよりも遅れて発生させてもよい。
【0578】
8. デコーダ
次に、制御信号Aj,Bj,Cj,Dj,bAJ,bBj,bCj,bDj及び制御信号Ci,Di,bCi,bDiを発生するデコーダを説明する。
【0579】
デコーダは、スピン注入FETに対するデータ書き込み時にドライバ/シンカーを制御し、プログラムデータの値に応じてスピン注入電流Is及びアシスト電流Iaの向きを決定すると共に、スピン注入電流Is及びアシスト電流Iaの供給/遮断のタイミングを決定する。
【0580】
図86は、制御信号Wiを生成するデコーダの例を示している。
【0581】
本例は、スピン注入FETがNチャネルタイプである場合のデコーダの例である。デコーダは、アンドゲート回路により構成され、活性化信号W及びロウアドレス信号RAiの全てが“H”のとき、制御信号Wiが“H”になる。
【0582】
図87は、制御信号Aj,bAjを生成するデコーダの例を示している。
【0583】
本例では、アンドゲート回路によりデコーダが構成され、活性化信号A及びカラムアドレス信号CAjの全てが“H”のとき、制御信号Ajが“H”、制御信号bAjが“L”になる。
【0584】
図88は、制御信号Bj,bBjを生成するデコーダの例を示している。
【0585】
本例では、アンドゲート回路によりデコーダが構成され、活性化信号B及びカラムアドレス信号CAjの全てが“H”のとき、制御信号Bjが“H”、制御信号bBjが“L”になる。
【0586】
図89は、制御信号Cj,bCjを生成するデコーダの例を示している。
【0587】
本例は、アシスト電流を流すビット線がカラム方向に延びているスピン注入FETに適用される。
【0588】
デコーダは、アンドゲート回路により構成され、活性化信号C及びカラムアドレス信号CAjの全てが“H”のとき、制御信号Cjが“H”、制御信号bCjが“L”になる。
【0589】
図90は、制御信号Dj,bDjを生成するデコーダの例を示している。
【0590】
本例は、アシスト電流を流すビット線がカラム方向に延びているスピン注入FETに適用される。
【0591】
デコーダは、アンドゲート回路により構成され、活性化信号D及びカラムアドレス信号CAjの全てが“H”のとき、制御信号Djが“H”、制御信号bDjが“L”になる。
【0592】
図91は、制御信号Ci,bCiを生成するデコーダの例を示している。
【0593】
本例は、アシスト電流を流すビット線がロウ方向に延びているスピン注入FETに適用される。
【0594】
デコーダは、アンドゲート回路により構成され、活性化信号C及びロウアドレス信号RAiの全てが“H”のとき、制御信号Ciが“H”、制御信号bCiが“L”になる。
【0595】
図92は、制御信号Di,bDiを生成するデコーダの例を示している。
【0596】
本例は、アシスト電流を流すビット線がロウ方向に延びているスピン注入FETに適用される。
【0597】
デコーダは、アンドゲート回路により構成され、活性化信号D及びロウアドレス信号RAiの全てが“H”のとき、制御信号Diが“H”、制御信号bDiが“L”になる。
【0598】
図93乃至図97は、活性化信号W,A,B,C,Dを生成するロジック回路の例を示している。
【0599】
活性化信号W,A,B,C,Dが“H”又は“L”になるタイミングは、制御信号a,b,c,d,e,f及びプログラムデータDATA0,DATA1の値によって決定される。
【0600】
尚、図94乃至図97において、DATA1は、書き込みデータが“1”のときに“H”となる信号であり、DATA0は、書き込みデータが“0”のときに“H”となる信号である。
【0601】
図98及び図99は、書き込み信号WRITEに基づき、制御信号a,b,c,d,e,fを生成する遅延回路1〜6を示している。
【0602】
このような遅延回路1〜6を用いた場合、制御信号a,b,c,d,e,fの波形は、図100に示すようになる。
【0603】
この場合、セルの選択期間は、T2となり、アシスト電流Ia(アシスト磁場)の供給期間は、T3となり、スピン注入電流Isの供給期間は、T1となる(T3>T2>T1)。
【0604】
尚、本例では、スピン注入電流Isを流す前にアシスト電流Iaが流れるタイミングとなっているが、スピン注入電流Isを流すと同時又はそれよりも遅れてアシスト電流Iaを流すようにしてもよい。
【0605】
図101及び図102は、遅延回路1〜6の例を示している。
【0606】
図101の例は、遅延回路を直列接続される複数のインバータから構成するインバータタイプであり、インバータの数により遅延時間を制御できる。図102の例は、遅延回路を抵抗Rと容量Cにより構成するRCタイプであり、抵抗Rの抵抗値と容量Cの容量値により遅延時間を制御できる。
【0607】
9. その他の変形例
次に、本発明の例に関わるスピン注入FETに関し、その他の変形例について説明する。
【0608】
スピン注入FETを構成するピン層の磁化方向を固定するための反強磁性体については、Fe-Mn(鉄−マンガン)、Pt-Mn(白金−マンガン)、Pt-Cr-Mn(白金−クロム−マンガン)、Ni-Mn(ニッケル−マンガン)、Ir-Mn(イリジウム−マンガン)、NiO(酸化ニッケル)、Fe2O3(酸化鉄)などの材料を使用できる。
【0609】
また、ピン層がSAF構造を有する場合、ピン層を構成する複数の強磁性体については、一方向異方性を有する材料から構成する。また、フリー層がSAF構造を有する場合、フリー層を構成する複数の強磁性体については、一軸異方性を有する材料から構成する。
【0610】
フリー層となる強磁性体を、少なくとも強磁性層/非磁性層/強磁性層/反強磁性層からなる構造とし、いわゆるダブルピン構造を採用する場合には、非磁性層としては、例えば、Cu, Ag, Au, Zr, Hf, Rh, Pt, Ir, Al のグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成する。この時、2つのピン層の磁化方向は反対向きとなる。
【0611】
また、かかる場合において、非磁性層としては、Ru, Cr, Mn, V, Ir のグループから選択される少なくとも1つの金属、又は、その少なくとも1つの金属を含む合金から構成してもよい。この時、2つのピン層の磁化方向は同じ向きとなる。
【0612】
尚、これらピン層及びフリー層を構成する強磁性体の厚さについては、0.1nm〜100nmの範囲内に設定され、好ましくは、超常磁性体にならないことを保障できる厚さ、0.4nm以上に設定される。
【0613】
スピン注入FETを構成するフリー層は、できるだけ小さなスピン注入電流で磁化反転が行われるように、例えば、誘電体により垂直方向(スピン注入電流が流れる方向)に隔てられた複数の柱状層(強磁性粒)から構成してもよい。
【0614】
この場合、複数の柱状層は、Co、Fe、Ni若しくはそれらの合金、又は、Co-Pt、Co-Fe-Pt、Fe-Pt、Co-Fe-Cr-Pt、Co-Cr-Ptからなるグループから選択される少なくとも1つの金属から構成する。
【0615】
また、 スピン注入FETを構成するフリー層については、強磁性体内に、Ag(銀)、Cu(銅)、Au(金)、Al(アルミニウム)、Ru(ルテニウム)、Os(オスニウム)、Re(レニウム)、Ta(タンタル)、B(ボロン)、C(炭素)、O(酸素)、N(窒素)、Pd(パラジウム)、Pt(白金)、Zr(ジルコニウム)、Ir(イリジウム)、W(タングステン)、Mo(モリブデン)、Nb(ニオブ)などの非磁性元素を添加して、その磁気特性、さらには、結晶性、機械的特性、化学的特性などの物性を調節してもよい。
【0616】
10. 実施例
以下、実施例について説明する。
【0617】
(1) 第1実施例
第1実施例は、図48乃至図51の構造を有するスピン注入FETに関する。
【0618】
試料1は、図49及び図51のショットキーバリアタイプスピン注入FETに相当し、例えば、上述の製造方法の第2例を用いて製造される。
ピン層は、例えば、(Co70Fe30)80B20である。ピン層には、Ru(0.95)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。フリー層は、例えば、(Co70Fe30)80B20である。フリー層には、Cu(5)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。
【0619】
また、試料1についてテストを行うため、複数のスピン注入FETを形成した後、これらスピン注入FETを絶縁層で覆い、さらに、この絶縁層にピン層及びフリー層に達するコンタクトホールをそれぞれ形成し、コンタクトホール内に測定電極であるアルミ配線を形成する。
【0620】
試料2は、図48及び図50のトンネルバリアタイプスピン注入FETに相当し、例えば、上述の製造方法の第3例を用いて製造される。
ピン層は、例えば、(Co70Fe30)80B20である。ピン層には、Ru(0.95)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。フリー層は、例えば、(Co70Fe30)80B20である。フリー層には、Au(5)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。
【0621】
また、試料2についてテストを行うため、複数のスピン注入FETを形成した後、これらスピン注入FETを絶縁層で覆い、さらに、この絶縁層にピン層及びフリー層に達するコンタクトホールをそれぞれ形成し、コンタクトホール内に測定電極であるアルミ配線を形成する。
【0622】
さらに、試料1,2の双方について、書き込みワード線を形成する。
【0623】
そして、試料1,2に関し、複数のスピン注入FETの磁場依存性を測定したところ、全てのスピン注入FETで良好な結果を得ることができた。
【0624】
図63は、試料1に関わるスピン注入FETの特性を示し、図66は、試料2に関わるスピン注入FETの特性を示している。
【0625】
これら特性図は、スピン注入FETのドレイン電流のソース−ドレイン間電圧依存性を表すものである。
【0626】
同図から明らかなように、試料1,2共に、スピン注入FETの磁化状態(パラレル/アンチパラレル)に応じて、十分なマージンでドレイン電流が異なっている。また、スピン注入FETのゲート電圧VGateの上昇につれてドレイン電流が上昇する増幅作用が確認される。
【0627】
以上のことから、本発明の例に関わるスピン注入FETを、リコンフィギャブルなロジック回路や、磁気ランダムアクセスメモリなどの新規デバイスに十分に適用できることが分かる。
【0628】
図103は、試料1に関わる熱擾乱を示し、図104は、試料に関わる熱擾乱を示している。
【0629】
この結果を得るに際しては、従来(図7)との効果の差を明確にするために、従来とほぼ同様の条件を採用した。
【0630】
即ち、書き込みは、ゲート電圧を一定(1.5V)とし、パルス幅50nsecのスピン注入電流をスピン注入FETに流して実行する。また、アシスト電流の電流値は、0.8mAとし、スピン注入電流を遮断してからアシスト電流を遮断するまでの遅延時間は、20nsecとする。
【0631】
ソース−ドレインパルス電圧(Source-Drain pulse voltage)の値がプラスのとき、スピン注入FETの磁化状態はパラレルとなり、マイナスのとき、磁化状態はアンチパラレルとなる。いずれの場合においても、スイッチング(磁化反転)に必要なスピン注入電流の値のばらつきは非常に小さい。
【0632】
そして、ゲート電圧VGateを 1.0V としたときのスピン注入FETのドレイン電流(Drain current)を測定する。
【0633】
スピン注入FETの磁化状態がパラレルのときのドレイン電流は、200μA/μm2を超える大きな値となり、アンチパラレルのときのドレイン電流は、50μA/μm2を下回る小さな値となる。いずれの場合においても、書き込み時の熱擾乱に起因するドレイン電流の値のばらつきは非常に小さい。
【0634】
このように、第1実施例によれば、本発明の例に関わるスピン注入FETが、書き込み時の熱擾乱の問題に対する対策として、非常に有効であることが確認された。
【0635】
尚、この結果は、アシスト磁場を発生させるタイミング、即ち、そのタイミングがスピン注入電流を流すタイミングと同時か又はその前後かに依存しない。
【0636】
(2) 第2実施例
第2実施例は、図52乃至図55の構造を有するスピン注入FETに関する。
【0637】
試料1は、図53及び図55のショットキーバリアタイプスピン注入FETに相当し、例えば、上述の製造方法の第2例を用いて製造される。
ピン層は、例えば、(Co70Fe30)80B20である。ピン層には、Ru(0.95)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。フリー層は、例えば、(Co70Fe30)80B20である。フリー層には、Ru(5)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。
【0638】
また、試料1についてテストを行うため、複数のスピン注入FETを形成した後、これらスピン注入FETを絶縁層で覆い、さらに、この絶縁層にピン層及びフリー層に達するコンタクトホールをそれぞれ形成し、コンタクトホール内に測定電極であるアルミ配線を形成する。
【0639】
試料2は、図52及び図54のトンネルバリアタイプスピン注入FETに相当し、例えば、上述の製造方法の第3例を用いて製造される。
ピン層は、例えば、(Co70Fe30)80B20である。ピン層には、Ru(0.95)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。フリー層は、例えば、(Co70Fe30)80B20である。フリー層には、V(5)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。
【0640】
また、試料2についてテストを行うため、複数のスピン注入FETを形成した後、これらスピン注入FETを絶縁層で覆い、さらに、この絶縁層にピン層及びフリー層に達するコンタクトホールをそれぞれ形成し、コンタクトホール内に測定電極であるアルミ配線を形成する。
【0641】
さらに、試料1,2の双方について、軟磁性材料(ヨーク材)が被服された書き込みワード線を形成する。
【0642】
そして、試料1,2に関し、複数のスピン注入FETの磁場依存性を測定したところ、図63及び図66に示すように、第1実施例と同様に、全てのスピン注入FETで良好な結果を得ることができた。
【0643】
図105は、試料1に関わる熱擾乱を示し、図106は、試料に関わる熱擾乱を示している。
【0644】
この結果を得るに際しては、従来(図7)との効果の差を明確にするために、従来とほぼ同様の条件を採用した。
【0645】
即ち、書き込みは、ゲート電圧を一定(1.5V)とし、パルス幅50nsecのスピン注入電流をスピン注入FETに流して実行する。また、アシスト電流の電流値は、0.4mAとし、スピン注入電流を遮断してからアシスト電流を遮断するまでの遅延時間は、20nsecとする。
【0646】
尚、試料1,2では、書き込みワード線がヨーク配線構造を有しているため、アシスト電流の電流値は、第1実施例よりも低く設定してある。
【0647】
ソース−ドレインパルス電圧(Source-Drain pulse voltage)の値がプラスのとき、スピン注入FETの磁化状態はパラレルとなり、マイナスのとき、磁化状態はアンチパラレルとなる。いずれの場合においても、スイッチング(磁化反転)に必要なスピン注入電流の値のばらつきは非常に小さい。
【0648】
そして、ゲート電圧VGateを 1.0V としたときのスピン注入FETのドレイン電流(Drain current)を測定する。
【0649】
スピン注入FETの磁化状態がパラレルのときのドレイン電流は、200μA/μm2を超える大きな値となり、アンチパラレルのときのドレイン電流は、50μA/μm2を下回る小さな値となる。いずれの場合においても、書き込み時の熱擾乱に起因するドレイン電流の値のばらつきは非常に小さい。
【0650】
このように、第2実施例においても、本発明の例に関わるスピン注入FETが、書き込み時の熱擾乱の問題に対する対策として、非常に有効であることが確認された。
【0651】
尚、この結果は、アシスト磁場を発生させるタイミング、即ち、そのタイミングがスピン注入電流を流すタイミングと同時か又はその前後かに依存しない。
【0652】
11. その他
本発明の例によれば、熱的安定性に優れ、素子破壊の問題も解決できるスピン注入FETを提供できる。
【0653】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0654】
【図1】本発明の例の基礎となるスピン注入FETを示す図。
【図2】スピン注入電流の流れを示す図。
【図3】書き込み時のエネルギーバンドを示す図。
【図4】スピン注入電流の流れを示す図。
【図5】書き込み時のエネルギーバンドを示す図。
【図6】読み出し電流の流れを示す図。
【図7】スピン注入FETの熱擾乱の例を示す図。
【図8】書き込み時の温度上昇を示す図。
【図9】第1実施の形態のスピン注入FETを示す図。
【図10】第1実施の形態のスピン注入FETを示す図。
【図11】スピン注入電流とアシスト電流の流れを示す図。
【図12】スピン注入電流とアシスト電流の流れを示す図。
【図13】読み出し電流の流れを示す図。
【図14】第2実施の形態のスピン注入FETを示す図。
【図15】第2実施の形態のスピン注入FETを示す図。
【図16】第3実施の形態の基礎となるスピン注入FETを示す図。
【図17】第3実施の形態のスピン注入FETを示す図。
【図18】第4実施の形態の基礎となるスピン注入FETを示す図。
【図19】第4実施の形態のスピン注入FETを示す図。
【図20】第5実施の形態のスピン注入FETを示す図。
【図21】第5実施の形態のスピン注入FETを示す図。
【図22】第5実施の形態のスピン注入FETを示す図。
【図23】第5実施の形態のスピン注入FETを示す図。
【図24】第6実施の形態のスピン注入FETを示す図。
【図25】第6実施の形態のスピン注入FETを示す図。
【図26】第6実施の形態のスピン注入FETを示す図。
【図27】第6実施の形態のスピン注入FETを示す図。
【図28】第7実施の形態のスピン注入FETを示す図。
【図29】第7実施の形態のスピン注入FETを示す図。
【図30】第7実施の形態のスピン注入FETを示す図。
【図31】第7実施の形態のスピン注入FETを示す図。
【図32】第8実施の形態のスピン注入FETを示す図。
【図33】第8実施の形態のスピン注入FETを示す図。
【図34】第8実施の形態のスピン注入FETを示す図。
【図35】第8実施の形態のスピン注入FETを示す図。
【図36】第9実施の形態のスピン注入FETを示す図。
【図37】第9実施の形態のスピン注入FETを示す図。
【図38】第10実施の形態のスピン注入FETを示す図。
【図39】第10実施の形態のスピン注入FETを示す図。
【図40】第11実施の形態のスピン注入FETを示す図。
【図41】第11実施の形態のスピン注入FETを示す図。
【図42】第11実施の形態のスピン注入FETを示す図。
【図43】第11実施の形態のスピン注入FETを示す図。
【図44】第11実施の形態のスピン注入FETを示す図。
【図45】第11実施の形態のスピン注入FETを示す図。
【図46】第11実施の形態のスピン注入FETを示す図。
【図47】第11実施の形態のスピン注入FETを示す図。
【図48】第12実施の形態のスピン注入FETを示す図。
【図49】第12実施の形態のスピン注入FETを示す図。
【図50】第12実施の形態のスピン注入FETを示す図。
【図51】第12実施の形態のスピン注入FETを示す図。
【図52】第12実施の形態のスピン注入FETを示す図。
【図53】第12実施の形態のスピン注入FETを示す図。
【図54】第12実施の形態のスピン注入FETを示す図。
【図55】第12実施の形態のスピン注入FETを示す図。
【図56】磁化反転プロセスを示す図。
【図57】スピン注入電流とアシスト電流の波形を示す図。
【図58】製造方法の第1例を示す図。
【図59】製造方法の第1例を示す図。
【図60】製造方法の第1例を示す図。
【図61】製造方法の第2例を示す図。
【図62】製造方法の第2例を示す図。
【図63】製造方法の第2例により得られる試料の特性を示す図。
【図64】製造方法の第3例を示す図。
【図65】製造方法の第3例を示す図。
【図66】製造方法の第3例により得られる試料の特性を示す図。
【図67】リコンフィギャブルなロジック回路の第1例を示す図。
【図68】リコンフィギャブルなロジック回路の第1例を示す図。
【図69】リコンフィギャブルなロジック回路の第1例を示す図。
【図70】フローティングゲート電圧Vfgと出力信号Voutの関係を示す図。
【図71】ドライバ/シンカーの例を示す図。
【図72】デバイス構造の例を示す図。
【図73】リコンフィギャブルなロジック回路の第2例を示す図。
【図74】リコンフィギャブルなロジック回路の第2例を示す図。
【図75】リコンフィギャブルなロジック回路の第2例を示す図。
【図76】フローティングゲート電圧Vfgと出力信号Voutの関係を示す図。
【図77】ドライバ/シンカーの例を示す図。
【図78】デバイス構造の例を示す図。
【図79】磁気ランダムアクセスメモリの第1例を示す図。
【図80】磁気ランダムアクセスメモリの第1例を示す図。
【図81】磁気ランダムアクセスメモリの第2例を示す図。
【図82】磁気ランダムアクセスメモリの第2例を示す図。
【図83】磁気ランダムアクセスメモリの第3例を示す図。
【図84】磁気ランダムアクセスメモリの第3例を示す図。
【図85】書き込み時の信号波形を示す図。
【図86】Wiを生成するデコーダの例を示す図。
【図87】Aj,bAjを生成するデコーダの例を示す図。
【図88】Bj,bBjを生成するデコーダの例を示す図。
【図89】Cj,bCjを生成するデコーダの例を示す図。
【図90】Dj,bDjを生成するデコーダの例を示す図。
【図91】Ci,bCiを生成するデコーダの例を示す図。
【図92】Di,bDiを生成するデコーダの例を示す図。
【図93】Wを生成するロジック回路の例を示す図。
【図94】Cを生成するロジック回路の例を示す図。
【図95】Dを生成するロジック回路の例を示す図。
【図96】Aを生成するロジック回路の例を示す図。
【図97】Bを生成するロジック回路の例を示す図。
【図98】遅延回路の例を示す図。
【図99】遅延回路の例を示す図。
【図100】書き込み時の信号波形を示す図。
【図101】遅延回路の例を示す図。
【図102】遅延回路の例を示す図。
【図103】本発明の例に関わるスピン注入FETの特性を示す図。
【図104】本発明の例に関わるスピン注入FETの特性を示す図。
【図105】本発明の例に関わるスピン注入FETの特性を示す図。
【図106】本発明の例に関わるスピン注入FETの特性を示す図。
【符号の説明】
【0655】
10: 半導体基板、 10a: N型ウェル領域、 10b: P型ウェル領域、 10A: 絶縁層、 10B: 半導体層、 11a,11b: トンネルバリア層、 12a,12b,21: 強磁性体、 13: 反強磁性体、 14: ゲート絶縁層、 15: ゲート電極、 16a,16b: 電極、 17: 素子分離絶縁層、 18a,18b: コンタクトプラグ、 19: 絶縁層(サイドウォール)、 20: 非磁性体、 20A: キャップ絶縁層、 20B,20a,20b: 凹部、 22: 軟磁性材料(ヨーク材)、 PA,PB,PC,PD: PチャネルMISトランジスタ、 NA,NB,NC,ND,NE,NF: NチャネルMISトランジスタ、 S/A: センスアンプ、 BL(L),BL(R): ビット線、 WWLi: 書き込みワード線、 WBLj: 書き込みビット線、 DS1,DS2,DS3,DS4: ドライバ/シンカー、 S1: シンカー。
【特許請求の範囲】
【請求項1】
磁化方向が固定される第1強磁性体と、
スピン注入電流により磁化方向が変化する第2強磁性体と、
前記第1及び第2強磁性体間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第2強磁性体の磁化方向を決定する第1ドライバ/シンカーと
を具備することを特徴とするスピン注入FET。
【請求項2】
請求項1に記載のスピン注入FETにおいて、さらに、前記第2強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、前記配線を流れる前記アシスト電流の向きを制御する第2ドライバ/シンカーとを具備することを特徴とするスピン注入FET。
【請求項3】
前記アシスト電流は、前記スピン注入電流が遮断されてからも、一定期間、流れ続けることを特徴とする請求項2に記載のスピン注入FET。
【請求項4】
前記スピン注入電流の経路の一部と前記アシスト電流の経路の一部は、オーバーラップすることを特徴とする請求項2又は3に記載のスピン注入FET。
【請求項5】
前記スピン注入電流の経路と前記アシスト電流の経路とは、分離されることを特徴とする請求項2又は3に記載のスピン注入FET。
【請求項6】
請求項1乃至5のいずれか1項に記載のスピン注入FETにおいて、さらに、前記第1強磁性体と前記チャネルとの間及び前記第2強磁性体と前記チャネルとの間の少なくとも一方に形成されるトンネルバリア層を具備することを特徴とするスピン注入FET。
【請求項7】
第1及び第2ソース/ドレイン拡散層と、
前記第1ソース/ドレイン拡散層上に形成され、磁化方向が固定される第1強磁性体と、
前記第2ソース/ドレイン拡散層上に形成され、スピン注入電流により磁化方向が変化する第2強磁性体と、
前記第1及び第2ソース/ドレイン拡散層間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第2強磁性体の磁化方向を決定する第1ドライバ/シンカーと
を具備することを特徴とするスピン注入FET。
【請求項8】
請求項7に記載のスピン注入FETにおいて、さらに、前記第2強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、前記配線を流れる前記アシスト電流の向きを制御する第2ドライバ/シンカーとを具備することを特徴とするスピン注入FET。
【請求項9】
アレイ状に配置される複数のスピン注入FETを有し、前記複数のスピン注入FETの各々は、
磁化方向が固定される第1強磁性体と、
スピン注入電流により磁化方向が変化し、この磁化方向に応じたデータを記憶する第2強磁性体と、
前記第1及び第2強磁性体間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第2強磁性体の磁化方向を決定する第1ドライバ/シンカーと、
前記第2強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、
前記配線を流れる前記アシスト電流の向きを制御する第2ドライバ/シンカーと
を具備し、磁気抵抗効果を利用してデータを読み出すことを特徴とする磁気ランダムアクセスメモリ。
【請求項10】
直列接続される第1及び第2トランジスタを有し、前記第1トランジスタは、
磁化方向が固定される第1強磁性体と、
スピン注入電流により磁化方向が変化する第2強磁性体と、
前記第1及び第2強磁性体間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第2強磁性体の磁化方向を決定する第1ドライバ/シンカーと、
前記第2強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、
前記配線を流れる前記アシスト電流の向きを制御する第2ドライバ/シンカーと
を具備し、前記第1トランジスタの磁化状態によりロジックが決定されることを特徴とするリコンフィギャブルなロジック回路。
【請求項11】
前記第2トランジスタは、強磁性体を持たないMISトランジスタ及び磁化状態が固定されるスピン注入FETのうちの1つであることを特徴とする請求項10に記載のリコンフィギャブルなロジック回路。
【請求項12】
前記第1及び第2トランジスタは、共通のフローティングゲートを有することを特徴とする請求項10又は11に記載のリコンフィギャブルなロジック回路。
【請求項1】
磁化方向が固定される第1強磁性体と、
スピン注入電流により磁化方向が変化する第2強磁性体と、
前記第1及び第2強磁性体間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第2強磁性体の磁化方向を決定する第1ドライバ/シンカーと
を具備することを特徴とするスピン注入FET。
【請求項2】
請求項1に記載のスピン注入FETにおいて、さらに、前記第2強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、前記配線を流れる前記アシスト電流の向きを制御する第2ドライバ/シンカーとを具備することを特徴とするスピン注入FET。
【請求項3】
前記アシスト電流は、前記スピン注入電流が遮断されてからも、一定期間、流れ続けることを特徴とする請求項2に記載のスピン注入FET。
【請求項4】
前記スピン注入電流の経路の一部と前記アシスト電流の経路の一部は、オーバーラップすることを特徴とする請求項2又は3に記載のスピン注入FET。
【請求項5】
前記スピン注入電流の経路と前記アシスト電流の経路とは、分離されることを特徴とする請求項2又は3に記載のスピン注入FET。
【請求項6】
請求項1乃至5のいずれか1項に記載のスピン注入FETにおいて、さらに、前記第1強磁性体と前記チャネルとの間及び前記第2強磁性体と前記チャネルとの間の少なくとも一方に形成されるトンネルバリア層を具備することを特徴とするスピン注入FET。
【請求項7】
第1及び第2ソース/ドレイン拡散層と、
前記第1ソース/ドレイン拡散層上に形成され、磁化方向が固定される第1強磁性体と、
前記第2ソース/ドレイン拡散層上に形成され、スピン注入電流により磁化方向が変化する第2強磁性体と、
前記第1及び第2ソース/ドレイン拡散層間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第2強磁性体の磁化方向を決定する第1ドライバ/シンカーと
を具備することを特徴とするスピン注入FET。
【請求項8】
請求項7に記載のスピン注入FETにおいて、さらに、前記第2強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、前記配線を流れる前記アシスト電流の向きを制御する第2ドライバ/シンカーとを具備することを特徴とするスピン注入FET。
【請求項9】
アレイ状に配置される複数のスピン注入FETを有し、前記複数のスピン注入FETの各々は、
磁化方向が固定される第1強磁性体と、
スピン注入電流により磁化方向が変化し、この磁化方向に応じたデータを記憶する第2強磁性体と、
前記第1及び第2強磁性体間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第2強磁性体の磁化方向を決定する第1ドライバ/シンカーと、
前記第2強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、
前記配線を流れる前記アシスト電流の向きを制御する第2ドライバ/シンカーと
を具備し、磁気抵抗効果を利用してデータを読み出すことを特徴とする磁気ランダムアクセスメモリ。
【請求項10】
直列接続される第1及び第2トランジスタを有し、前記第1トランジスタは、
磁化方向が固定される第1強磁性体と、
スピン注入電流により磁化方向が変化する第2強磁性体と、
前記第1及び第2強磁性体間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第2強磁性体の磁化方向を決定する第1ドライバ/シンカーと、
前記第2強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、
前記配線を流れる前記アシスト電流の向きを制御する第2ドライバ/シンカーと
を具備し、前記第1トランジスタの磁化状態によりロジックが決定されることを特徴とするリコンフィギャブルなロジック回路。
【請求項11】
前記第2トランジスタは、強磁性体を持たないMISトランジスタ及び磁化状態が固定されるスピン注入FETのうちの1つであることを特徴とする請求項10に記載のリコンフィギャブルなロジック回路。
【請求項12】
前記第1及び第2トランジスタは、共通のフローティングゲートを有することを特徴とする請求項10又は11に記載のリコンフィギャブルなロジック回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】
【図98】
【図99】
【図100】
【図101】
【図102】
【図103】
【図104】
【図105】
【図106】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】
【図98】
【図99】
【図100】
【図101】
【図102】
【図103】
【図104】
【図105】
【図106】
【公開番号】特開2006−286726(P2006−286726A)
【公開日】平成18年10月19日(2006.10.19)
【国際特許分類】
【出願番号】特願2005−101531(P2005−101531)
【出願日】平成17年3月31日(2005.3.31)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年10月19日(2006.10.19)
【国際特許分類】
【出願日】平成17年3月31日(2005.3.31)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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