【課題】 素子の微細化に伴う制御ゲート電極のアスペクト比の増加を抑制できるとともに、制御ゲート電極と電荷蓄積層との間のリーク電流の増大を抑制できる不揮発性半導体メモリを含む半導体装置を提供すること。
【解決手段】 半導体装置は、半導体基板２と、半導体基板２上に設けられた第１の絶縁膜３と、第１の絶縁膜３上に設けられた電荷蓄積層４と、電荷蓄積層４上に設けられ、最上層が窒化膜である第２の絶縁膜５と、第２の絶縁膜５上に設けられ、金属シリサイドからなる単層の制御ゲート電極１３とを具備している。 （もっと読む）

【課題】 ゲート絶縁膜の厚さが異なる複数種類の電界効果トランジスタを有する半導体集積回路装置の信頼性を高める。
【解決手段】 半導体基板の主面の第１の素子形成領域上にゲート絶縁膜が形成される第１の電界効果トランジスタと、前記半導体基板の主面の第２の素子形成領域上に前記第１の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第２の電界効果トランジスタとを有する半導体集積回路装置の製造方法であって、前記半導体基板の主面の第１の素子形成領域上及び第２の素子形成領域上に熱酸化膜を形成し、その後、前記熱酸化膜上を含む前記半導体基板の主面上に堆積膜を形成し、その後、前記第２の素子形成領域上の前記堆積膜及び前記熱酸化膜を除去し、その後、前記第２の素子形成領域上に熱酸化膜を形成して、前記第１の素子形成領域上、前記第２の素子形成領域上の夫々にゲート絶縁膜を形成する工程を備える。 （もっと読む）

【課題】強誘電体キャパシタを構成する各層の結晶配向を良好に制御することができる半導体装置の製造方法を提供する。
【解決手段】本発明にかかる半導体装置の製造方法は、（ａ）基板１０の上方にチタン層４１０を形成する工程と、（ｂ）チタン層の上方にチタンおよびアルミニウムを含む第１合金層４１２を形成する工程と、（ｃ）窒素を含む雰囲気下での熱処理を行なうことにより、少なくとも第１合金層を窒化させバリア層４１を形成する工程と、（ｄ）バリア層の上方に第１電極４３を形成する工程と、（ｅ）第１電極の上方に強誘電体層４５を形成する工程と、（ｆ）強誘電体層の上方に第２電極４７を形成する工程と、を含む。 （もっと読む）

【課題】 トンネル絶縁膜を有する高性能の半導体装置の製造方法を提供する。
【解決手段】 シリコンを含んだ半導体基板１１上に、第１の誘電率を有し且つトンネル絶縁膜の一部となる第１の絶縁膜１２を形成する工程と、第１の絶縁膜上に、シリコンを含んだ半導体膜で形成されたフローティングゲート電極膜１３を形成する工程と、フローティングゲート電極膜、第１の絶縁膜及び半導体基板をパターニングして、第１の側面を有する第１の構造を形成する工程と、第１の構造を酸化剤を含む雰囲気に晒す工程と、酸化剤によってフローティングゲート電極膜の第１の絶縁膜とフローティングゲート電極膜との境界に対応した部分を酸化して、第１の誘電率よりも低い第２の誘電率を有し且つトンネル絶縁膜の一部となる第２の絶縁膜１６ａを形成する工程と、を備える。 （もっと読む）

【課題】電荷保持寿命の低下を抑制する。また、書き換え回数の向上と回路動作の速度の向上との両立を図る。
【解決手段】Ｐ⁻型Ｓｉ基板１のうち、センストランジスタ領域上に、浮遊ゲート４を形成する。このとき、トンネル膜７に接する部分のリン濃度をリンが析出しない濃度とする。その後、浮遊ゲート４の表面上から、Ｐ⁻型Ｓｉ基板１のうち、選択トランジスタ領域上に至って、絶縁膜８を形成する。このとき、絶縁膜８は、窒化膜、オキシナイトライド膜等の酸化膜より耐湿性及び誘電率が高い膜を用いる。その後、選択トランジスタのゲート電極９を形成する。このとき、ゲート電極９のリン濃度を浮遊ゲート４のトンネル膜７に接する部分の濃度よりも高くする。また、センストランジスタの絶縁膜８ａの表面上に、浮遊ゲート４を覆い、且つ固定電位とされる、浮遊ゲート４の電位を遮蔽するための導電性膜を形成する。 （もっと読む）

【課題】深孔がボーイング形状に形成されることに起因する不具合を取り除いた信頼性の高いキャパシタの製造方法を提供する
【解決手段】本発明によるキャパシタの製造方法は、（１）スイッチ素子１０に接続するプラグ３０１上に、層間絶縁膜３０６を堆積するステップと、（２）プラグ３０１の表面が露出するように、層間絶縁膜３０６に深孔６００を形成するステップと、（３）ステップ２において深孔６００の開口部に形成されたオーバーハング構造６０１を除去するステップと、（４）深孔６００の内面に下部電極３０７を形成するステップと、（５）下部電極表面３０７に誘電体３０８を形成するステップと、（６）誘電体の表面に上部電極３０９を形成するステップとを具備する。 （もっと読む）

【課題】界面トラップの形成が抑制され、総製造工程数の低減が図られた不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１の主表面上に間隔を隔てて形成された複数の第１絶縁膜８と、半導体基板１の主表面上に、第１絶縁膜８を介して形成されたアシストゲートＡＧと、第１絶縁膜８間に位置する半導体基板１の主表面上に形成された下層絶縁膜１５ｂと、下層絶縁膜１５ｂ上に形成された上層絶縁１５ａ膜と、上層絶縁膜１５ａ上に形成されたフローティングゲートＦＧと、フローティングゲートＦＧの上面上に第２絶縁膜１８を介して形成されたコントロールゲートＣＧとを備える。 （もっと読む）

【課題】絶縁膜を形成する際の欠陥の生成を抑制することを可能にする。
【解決手段】半導体基板の表面を窒化する第１窒化ガスと、製造中に前記半導体基板と実質的に反応しない第１希釈ガスとを含み、前記第１希釈ガスの分圧と前記第１窒化ガスの分圧の和と、前記第１窒化ガスの分圧との比が５以上でかつ全圧が４０Ｔｏｒｒ以下である雰囲気中に前記半導体基板を置き、前記半導体基板の表面に窒化膜を形成する工程を備えている。 （もっと読む）

【課題】低電圧で効率よくホットエレクトロン注入できる不揮発性メモリを実現する。
【解決手段】メモリトランジスタが、半導体基板（たとえばウェルＷ）と、第１および第２のソース・ドレイン領域ＳＳＬ,ＳＢＬと、ボトム絶縁膜ＢＴＭ、電荷蓄積膜ＣＨＳおよびトップ絶縁膜ＴＯＰと、ゲート電極（たとえばワード線ＷＬ）とを有する。ボトム絶縁膜ＢＴＭは、チャネル形成領域とのバリアハイトがＳｉＯ_２とＳｉとのバリアハイトより低く、及び／又は、高温窒化処理されている。メモリ周辺回路は、データの書き込み時に、第１の電圧（ドレイン電圧Ｖｄ）と第２の電圧（ゲート電圧Ｖｇ）を生成し、Ｖｄを第２のソース・ドレイン領域ＳＢＬにＶｇをワード線ＷＬに印加し、電離衝突に起因して２次的に発生させたホットエレクトロンＨＥを第２のソース・ドレイン領域ＳＢＬ側から電荷蓄積膜ＣＨＳに注入させる。 （もっと読む）

【課題】本発明は、蓄積電荷容量を増加させ、微細化に適した半導体装置およびその製造方法を提供する。
【解決手段】ＭＯＳトランジスタのソース拡散層ＳとディープトレンチキャパシタＣ_ＤＴのストレージ電極３３０を電気的に接続する第一の電極（サーフェスストラップ）５２０上部に、第二の絶縁膜５３０を介して上部電極５４０を形成し、第二のキャパシタを備える。このとき上部電極５４０をディープトレンチキャパシタＣ_ＤＴのプレート電極３２０と素子周辺部などにおいて接続し、蓄積電荷容量を増大させる。 （もっと読む）

【課題】 半導体装置の製造工程において、プラズマ窒化処理によって絶縁膜中に導入される窒素量を定量する方法を提供する。
【解決手段】 シリコン基板１１の全面にシリコン酸化膜１２を形成する工程と、薄膜部３０のシリコン酸化膜１２をエッチングで除去する工程と、厚膜部２０及び薄膜部３０の絶縁膜の膜厚を測定する工程と、厚膜部２０及び薄膜部３０の表面を窒化する工程と、厚膜部領域２０及び薄膜部領域３０の表面をウエット酸化する工程と、厚膜部領域２０及び薄膜部領域３０の絶縁膜１６、１７の膜厚を測定する工程と、測定された絶縁膜１６、１７の膜厚に基づいて、窒化する工程により導入された窒素量を定量する工程とを備える。 （もっと読む）

【課題】 トンネル絶縁膜を欠陥が生成されにくい高品質な絶縁膜にすることができ、且つリーク電流の低減をはかることができ、素子特性及び信頼性の向上に寄与する。
【解決手段】 第１導電型の半導体基板１１の主面上に選択的に形成されたトンネル絶縁膜１３と、トンネル絶縁膜１３上に形成されたフローティングゲート電極１４と、フローティングゲート電極１４上に形成されたインターポリ絶縁膜１５と、インターポリ絶縁膜１５上に形成されたコントロールゲート電極１６と、基板１１の主面に形成された第２導電型のソース・ドレイン領域１２とを備えた不揮発性半導体メモリ装置であって、トンネル絶縁膜１３は、シリコン窒化膜１３ａをシリコン酸化膜１３ｂ，１３ｃで挟んで形成された３層構造であり、シリコン窒化膜１３ａは面内方向に連続する膜であり、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素である。 （もっと読む）

【課題】耐熱性および誘電率を向上させて、かつリーク電流の発生を抑制した窒素添加ハフニウムシリケート膜を有する半導体装置の製造方法を提供する。
【解決手段】本実施形態に係る半導体装置の製造方法は、まず、基板１上に６ｎｍ以下の膜厚の第１ハフニウムシリケート膜２１を形成する。次に、第１ハフニウムシリケート膜２１の第１窒化処理を行って、第１窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）膜２１ａを形成する。次に、第１窒素添加ハフニウムシリケート膜２１ａの第１アニール処理を行う。次に、第１窒素添加ハフニウムシリケート膜２１ａ上に６ｎｍ以下の膜厚の第２ハフニウムシリケート膜２２を形成する。次に、第２ハフニウムシリケート膜２２の第２窒化処理を行って、第２窒素添加ハフニウムシリケート膜２２ａを形成する。 （もっと読む）

【課題】 素子特性の劣化を可及的に防止することを可能にする。
【解決手段】 半導体基板２１と、半導体基板上に設けられ金属および酸素を含むゲート絶縁膜２４と、ゲート絶縁膜上に設けられたゲート電極２６と、ゲート電極の両側の半導体基板に設けられたソース／ドレイン領域３０ａ、３０ｂと、を備え、ゲート絶縁膜は、添加元素として５族、６族、１５族、１６族元素のうちから選択された少なくとも１つの元素を０．００３ａｔ％以上３ａｔ％以下の濃度で含んでいる。 （もっと読む）

【課題】 キャパシタ直下の導電性プラグが埋め込まれるホールの加工精度を高めることが可能な半導体装置とその製造方法を提供すること。
【解決手段】 第１絶縁膜１１の第１、第２ホール１１ａ、１１ｂ内に第１、第２導電性プラグ３２ａ、３２ｂを形成する工程と、酸化防止絶縁膜１４に第１開口１４ａを形成する工程と、第１開口１４ａ内に補助導電性プラグ３６ａを形成する工程と、補助導電性プラグ３６ａ上にキャパシタQを形成する工程と、キャパシタQを覆う第２絶縁膜４１に第３、第４ホール４１ａ、４１ｂを形成する工程と、第４ホール４１ｂの下の酸化防止絶縁膜１４に第２開口１４ｂを形成する工程と、第３ホール４１ａ内に第３導電性プラグ４７ａを形成する工程と、第３ホール４１ａ内に第４導電性プラグ４７ｂを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】不揮発性メモリの電荷保持特性を向上させることのできる技術を提供する。
【解決手段】多結晶シリコン膜からなる浮遊ゲート５と多結晶シリコン膜からなる制御ゲートとの間に、下層酸化シリコン膜６、窒化シリコン膜７および上層酸化シリコン膜８を積層したＯＮＯ膜からなる層間絶縁膜が形成されたメモリセルにおいて、上層酸化シリコン膜８をＬＰＣＶＤ法により形成し、さらに、リモートプラズマ法により窒化することにより、上層酸化シリコン膜８の上面側に、例えば５〜６原子％の窒素を導入する。 （もっと読む）

本発明は，膜厚を増大させることなく，キャパシタ容量の低下を抑制することを目的としている。
キャパシタを有する半導体装置において，キャパシタは，下部電極とも上部電極と，下部電極と上部電極とに挟まれた絶縁膜とを備えている。下部電極の絶縁層側の表面は窒化されている。下部電極がポリシリコンの場合，表面が窒化されることにより，後工程での熱処理時の耐酸化性が向上する。特に，ＤＲＡＭにおいては，キャパシタの容量が大きくなるため，その効果が大きい。またキャパシタ内部のリーク電流も減る。
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【課題】 ゲート絶縁膜における良好な窒素濃度プロファイルにより、電気的特性（書込み・消去特性）に優れた半導体記憶装置及び、その製造方法を提供すること。
【解決手段】 本発明の第１の態様に係る半導体装置の製造方法は、半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造方法において、予めプラズマ励起用ガスを用いて希釈した酸窒化種をプラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する工程を含み、前記酸窒化種は、前記プラズマ処理装置内に導入される全ガス量に対して０．００００１〜０．０１％のＮＯガスを含有する構成を採用している。
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【課題】 高いＭＲ比を保持しつつ低抵抗であり、しかも素子間における特性のバラツキが小さいトンネル磁気抵抗効果素子を提供する。
【解決手段】ＴＭＲ素子１０は、基板１上に導電層２、下部磁性層３、酸化抑制層４、絶縁層５、上部磁性層６、電極パターン７ｂが順に積層された構造をしている。下部磁性層３／酸化抑制層４／絶縁層５／上部磁性層６の部分が、トンネル磁気抵抗効果素子におけるトンネル接合部となっている。酸化抑制層４は、下部磁性層３の表面を窒化することによって得られた下部磁性層３の窒化物からなる。 （もっと読む）

【課題】漏れ電流特性に優れ、コンケーブ構造を含む種々のキャパシタで採用可能であり、且つ、高い誘電率を得ることができるナノ複合体の誘電膜、その誘電体を有するキャパシタ及びその製造方法を提供すること。
【解決手段】キャパシタ用誘電膜は、ＨｆＯ_２と少なくともＨｆＯ_２の比誘電率と同じ比誘電率を有する誘電膜(ＺｒＯ_２、Ｌａ_２Ｏ_３またはＴａ_２Ｏ_５の中から選択される誘電率が２５〜３０であり、バンドギャップエネルギーが４.３〜７.８)がナノ複合体の形態で混合されたナノ複合体の誘電膜を含むことによって、相対的に薄い厚さでも誘電率の損失なしに漏れ電流特性を確保しながら高い誘電率を有するキャパシタを製造することができる効果がある。 （もっと読む）