【課題】メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制できる。
【解決手段】本発明の例の不揮発性半導体メモリは、半導体基板１と、半導体基板１内に形成されるＳＴＩ構造の素子分離絶縁層と、素子分離絶縁層間のチャネル領域と、チャネル領域上のゲート絶縁膜２と、ゲート絶縁膜２上の浮遊ゲート電極３と、浮遊ゲート電極３上の中間絶縁膜５と、中間絶縁膜５上の制御ゲート電極６とを具備し、素子分離絶縁層は、半導体基板の凹部の底面及び側面に形成される熱酸化膜７と、熱酸化膜７上に形成され、凹部を満たすＳＴＩ絶縁膜８とから構成され、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１は、チャネル幅の寸法Ｗ２よりも広いことを備える。 （もっと読む）

【課題】電流駆動能力を向上させ、リーク電流を防止する半導体記憶装置とその製造方法を提供する。
【解決手段】第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを構成する第１ゲート電極が延伸して第２Ｐ型ソースドレインに接続され、第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを構成する第２ゲート電極が延伸して第１Ｐ型ソースドレインに接続され、第２Ｐ型ソースドレインと接続される領域の第１ゲート電極の上面と第２Ｐ型ソースドレインの表面との段差は、第１Ｎチャネルトランジスタにおける第１ゲート電極の上面と第１Ｎ型ソースドレインの表面との段差よりも低く、第１Ｐ型ソースドレインと接続される領域の第２ゲート電極の上面と第１Ｐ型ソースドレインの表面との段差は、第２Ｎチャネルトランジスタにおける第２ゲート電極の上面と第２Ｎ型ソースドレインの表面との段差よりも低い。 （もっと読む）

【課題】強誘電体キャパシタの電気的特性を向上させることが可能な半導体装置及びその製造方法を提供すること。
【解決手段】第２導電膜をパターニングしてキャパシタQの上部電極２５ａにする工程と、強誘電体膜をパターニングしてキャパシタ誘電体膜２４ａにする工程と、第１導電膜をパターニングして下部電極２３ａにする工程とを有し、第１導電膜を形成する工程が、第１層間絶縁膜の上にイリジウム以外の貴金属で構成される下側導電層２３ｂを形成する工程と、下側導電層２３ｂとは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層２３ｃを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】ＭＯＮＯＳ方式を採用するスプリットゲート型メモリセルの書き換え耐性を向上させる。
【解決手段】選択ゲート８の下端部近傍におけるボトム酸化膜９ａと窒化シリコン膜９ｂとの界面は、シリコン基板１（ｐ型ウエル３）とゲート絶縁膜７との界面と同じ高さ、もしくはそれよりも上方に位置している（ｄ≧０）。また、ゲート絶縁膜７とボトム酸化膜９ａとは、選択ゲート８の下端部近傍において、連続的に、かつ滑らかに繋がっている。この構成により、書き込み時に窒化シリコン膜９ｂに注入される電子分布の局在化が緩和され、ホットホール消去による電子の消し残りが減少する。従って、書き換えによる電子の消し残り量の増加率が抑制されると共に、消去時には、閾値電圧が所定の電圧まで下がらなくなる問題が抑制される。 （もっと読む）

【課題】素子間分離領域の塗布型絶縁膜の残留物質並びに塗布型絶縁膜の高温度アニールに起因する電界効果トランジスタのゲート絶縁膜の膜厚の変化を防止する半導体装置の製造方法を提供する。また、情報の書き込み特性を向上するＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性記憶装置の製造方法を提供する。
【解決手段】不揮発性記憶装置の製造方法において、素子間分離用トレンチ１１の内部にポリシラザン塗布型絶縁膜１２１を埋設する工程と、塗布型絶縁膜１２１の表面部分を不活性ガスと酸素ガスまたは窒素ガスを含むプラズマ処理により改質し改質層１２２を形成する工程と、改質層１２２上に堆積型絶縁膜１２３を形成する工程とを有する素子間分離領域１３を形成する工程を備える。 （もっと読む）

【課題】トンネル絶縁膜の膜質の劣化を防止し、且つメモリセルアレイ及び周辺回路の動作速度の低下を防止する不揮発性半導体記憶装置を提供する。
【解決手段】複数個のメモリセルトランジスタ及びそのメモリセルトランジスタを選択する選択トランジスタを配置したメモリセルアレイと、メモリセルアレイを制御する周辺回路とを備える半導体記憶装置であって、メモリセルトランジスタは、ゲート絶縁膜１２と、ゲート絶縁膜１２上の浮遊ゲート電極１３と、浮遊ゲート電極１３上に配置され、半導体記憶装置のデータ書込み及びデータ消去動作における電界印加時の通過電荷量がゲート絶縁膜１２より多い電極間絶縁膜１４と、電極間絶縁膜１４上の制御ゲート電極１５とを備える。 （もっと読む）

【課題】工程を複雑にすることなくゲート間絶縁膜の誘電率の制御を選択的に行えるようにする。
【解決手段】フラッシュメモリのメモリセルトランジスタの形成で、シリコン基板１にＳＴＩ２を形成し、活性領域３にはゲート絶縁膜５、フローティングゲート電極４ｂを積層形成する。ＳＴＩ２はエッチバック処理され、その上面はフローティングゲート電極４ｂの上面よりも低い高さに形成されている。ゲート間絶縁膜６としてシリコン酸化膜を形成し、この後ＳＰＡ窒化処理によりフローティングゲート電極４ｂの上面部分と側面上部を誘電率の高いシリコン窒化膜６ａとなるように加工する。ＳＴＩ２の上面部分ではシリコン酸化膜６ｂのままであるから、誘電率は低い。これにより、隣接するセル間でのＹｕｐｉｎ効果を低減しつつカップリング比の向上を図る。 （もっと読む）

【課題】 フローティングゲート電極層およびコントロールゲート電極層間に形成されるゲート間絶縁膜としてＮＯＮＯＮ積層膜構造を採用したときに、隣接するフローティングゲート電極層間の電荷移動を防ぐ。
【解決手段】 第２のゲート絶縁膜層７がＮＯＮＯＮ積層膜構造で構成されると共に、その最下層に位置するシリコン窒化膜７ａがフローティングゲート電極層ＦＧに接触する領域では形成されているものの素子分離絶縁膜６上にはシリコン酸化膜７ｂが略全面に渡って形成されている。 （もっと読む）

【課題】絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することを目的とする。
【解決手段】絶縁表面上に複数の半導体素子を形成するために、半導体層を複数の島状の半導体層に分離せず、連続した半導体層中に半導体素子として機能する複数の素子領域を電気的に絶縁分離する素子分離領域として、高い抵抗を有する第１の素子分離領域及び素子領域と接し素子領域の有するソース領域及びドレイン領域と逆導電型を有する第２の素子分離領域を形成する。 （もっと読む）

【課題】電荷蓄積絶縁膜から蓄積電荷がデトラップすることを抑制した半導体記憶装置を提供することである。
【解決手段】本発明の１態様による半導体記憶装置は、半導体基板と、前記半導体基板上に設けられたブロッキング膜と、前記ブロッキング膜上に設けられ、ホールを蓄積する電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に設けられたホール伝導絶縁膜と、前記ホール伝導絶縁膜上に設けられたゲート電極とを具備する。 （もっと読む）

【課題】 制御電極と電荷蓄積層との間の絶縁膜を改善することにより、優れた半導体装置を提供する。
【解決手段】 半導体基板１１と、半導体基板上に形成された第１の絶縁膜１２と、第１の絶縁膜上に形成された電荷蓄積層１３と、電荷蓄積層上に形成された第２の絶縁膜２０と、第２の絶縁膜上に形成された制御電極２１とを備えた半導体装置であって、第２の絶縁膜は、下層シリコン窒化膜２０４と、下層シリコン窒化膜上に形成された下層シリコン酸化膜２０１と、下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜２０２と、中間絶縁膜上に形成された上層シリコン酸化膜２０３と、上層シリコン酸化膜上に形成された上層シリコン窒化膜２０５とを含む。 （もっと読む）

【課題】 プラグ上にキャパシタを形成する際、プラグの破壊を防止できる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、（ア）半導体素子を形成し、ポリシリコンプラグ１５表面が露出した下地構造半導体基板上に層間絶縁膜を形成する工程と、（イ）層間絶縁膜中にポリシリコンプラグ１５表面に達する接続孔を形成する工程と、（ウ）接続孔に埋め込まれて、ポリシリコンプラグ１５に積層するＷプラグ１７を形成する工程と、（エ）窒化性雰囲気中で半導体基板を加熱し、前記Ｗプラグの表面のみを窒化する工程と、を含む。 （もっと読む）

【課題】層間絶縁膜のエッチングの際に半導体層がエッチングされることによるコンタクト抵抗の増大を防ぎ、書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置及びその作製方法を提供する。
【解決手段】ソース領域又はドレイン領域とソース配線又はドレイン配線との間に導電層を設ける。また、該導電層は、制御ゲート電極を形成する導電層と同じ導電層からなる。また、該導電層を覆うように絶縁膜が設けられており、該絶縁膜は該導電層の一部が露出するコンタクトホールを有する。また、該ソース配線又はドレイン配線は、該コンタクトホールを埋めるように形成されている。 （もっと読む）

【課題】書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層と、その上層部に、第１の絶縁層、浮遊ゲート電極、第２の絶縁層、制御ゲート電極を設ける。浮遊ゲートは少なくとも二層構造とし、第１の絶縁層に接する第１層は、半導体層のバンドギャップより小さいことが好ましい。また浮遊ゲート電極の第２層は、金属若しくは合金又は金属化合物材料で形成することで、該第１層の安定性を向上させている。このような浮遊ゲート電極の構成により、書き込み時のキャリアの注入性を向上させ、電荷保持特性を向上させることができる。 （もっと読む）

【課題】ＳＯＩ構造であり、且つ一括消去可能な新規なＮＡＮＤ型セル構造を提供すること目的とする。また、ＳＯＩ技術の素子分離技術を適用し、ＮＡＮＤ型メモリセルの大容量化、高集積化を目的とする。
【解決手段】浮遊ゲートと制御ゲートを有するメモリ素子が複数直列接続されたＮＡＮＤセルと、複数のメモリ素子の制御ゲートがそれぞれ接続されているワード線と、消去線と、を有し、複数のメモリ素子の端子は、それぞれ、消去線とダイオード接続されている半導体装置である。ダイオード接続により、複数のメモリ素子の端子を消去線に電気的に接続することにより、消去動作を可能とする。 （もっと読む）

【課題】書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】一対の不純物領域の間にチャネル形成領域を形成する半導体基板と、その上層部に、第１の絶縁層、浮遊ゲート電極、第２の絶縁層、制御ゲート電極を設ける。浮遊ゲート電極は少なくとも二層構造とし、第１の絶縁層に接する第１の浮遊ゲート電極は、半導体基板のバンドギャップより小さいことが好ましい。また、第２の浮遊ゲート電極は、金属材料若しくは合金材料又は金属化合物材料で形成されていることが好ましい。半導体基板のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲート電極の伝導帯底のエネルギーレベルを低くすることにより、キャリアの注入性を向上させ、電荷保持特性を向上させるためである。 （もっと読む）

【課題】低電界ではトンネル電流が流れ難く、かつ、高電界ではトンネル電流が流れ易いトンネル絶縁膜を有してなり、電気的特性の向上が図られた記憶素子を備える半導体装置を提供する。
【解決手段】半導体装置１５を半導体基板１、トンネル絶縁膜５、および電荷蓄積層６などから構成する。トンネル絶縁膜５は半導体基板１の表面上に設けられている。トンネル絶縁膜５を介して半導体基板１から供給される電荷が蓄えられる電荷蓄積層６は、トンネル絶縁膜５上に少なくとも１つ設けられている。トンネル絶縁膜５のうち少なくとも半導体基板１との界面付近の一部４には、電子ポテンシャルが半導体基板１のフェルミレベルよりも高い電荷トラップ準位が設けられている。 （もっと読む）

【課題】書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】一対の不純物領域の間にチャネル形成領域を形成する半導体基板と、その上層部に、第１の絶縁層、浮遊ゲート、第２の絶縁層、制御ゲートを設ける。浮遊ゲートは少なくとも二層構造とし、第１の絶縁層に接する第１層は、半導体基板のバンドギャップより小さいことが好ましい。例えば、浮遊ゲートを形成する半導体材料のバンドギャップと、半導体基板のチャネル形成領域におけるバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。半導体基板のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲートの伝導帯底のエネルギーレベルを低くすることにより、キャリアの注入性を向上させ、電荷保持特性を向上させるためである。 （もっと読む）

【課題】制御電極と電荷蓄積層との間に優れた絶縁膜を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１１上に形成された第１の絶縁膜１２と、第１の絶縁膜上に形成された電荷蓄積層３１と、電荷蓄積層上に形成された第２の絶縁膜３０と、第２の絶縁膜上に形成された制御電極２５と、を備えた半導体装置の製造方法であって、第２の絶縁膜を形成する工程は、塩素を含まない成膜ガスを用いてシリコンを含有した絶縁膜２１を形成する工程と、シリコンを含有した絶縁膜上に、酸素及び金属元素を含有した絶縁膜２２を形成する工程とを備える。 （もっと読む）

【課題】書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】互いに離間して形成された一対の不純物領域の間にチャネル形成領域を形成する半導体基板と、その上層部に、第１の絶縁層、浮遊ゲート、第２の絶縁層、制御ゲートを設ける。浮遊ゲートを形成する半導体材料のバンドギャップは、半導体基板のバンドギャップより小さいことが好ましい。例えば、浮遊ゲートを形成する半導体材料のバンドギャップと、半導体基板のチャネル形成領域におけるバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。半導体基板のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲートの伝導帯底のエネルギーレベルを低くすることにより、キャリアの注入性を向上させ、電荷保持特性を向上させるためである。 （もっと読む）