【課題】電源電圧１Ｖ程度のような低い電圧で動作するスタテックメモリにおいて、サブスレショルド電流による待機時の漏れ電流の問題を避けながら、低電力化と動作速度の向上を図る。電源電圧の低下によって減少するスタテックメモリのメモリセルの電圧マージンの確保を図る。
【解決手段】交差結合した比較的高いしきい電圧をもつＭＯＳトランジスタからなるスタティックメモリセルにおいて、その給電線電圧を制御するＭＯＳトランジスタを設けておく。非選択状態にあるメモリセル内の２つの記憶ノードの電圧差が、データ対線ＤＬ，／ＤＬから選択メモリセル内の該２つのノードに書き込み情報に対応した電圧が印加された時の該２つのノードの電圧差よりも大きくなるように、ワード線電圧がオフになった後に該給電線電圧制御トランジスタをオンにして高電圧ＶCHを給電線に与える。 （もっと読む）

【課題】ＤＱゲートに確実にビット線選択信号ＣＳＬのパルス信号を供給し、さらにセンスアンプバンク内でのビット線選択信号ＣＳＬのスキューを抑え、高速な読み出し及び書き込み動作が可能な半導体記憶装置を提供する。
【解決手段】ビット線対ＢＬ、／ＢＬとデータ線対ＤＱ、／ＤＱとの間に配置されたＤＱゲートは、ビット線選択信号ＬＣＳＬによってビット線対とデータ線対との間を接続状態あるいは遮断状態のいずれかの状態に設定する。ＣＳＬ制御回路１３Ａは、ＤＱゲートに供給されるビット線選択信号ＬＣＳＬを制御する。ＣＳＬ制御回路１３ＡとＤＱゲートとの間に配置されたリドライバＲＤは、ＣＳＬ制御回路１３Ａから供給されたビット線選択信号ＧＣＳＬを駆動して、信号ＬＣＳＬをＤＱゲートへ出力する。センスアンプ、データ線対、ＤＱゲートによりセンスアンプバンク１２が構成され、リドライバＲＤはセンスアンプバンク１２内に配置されている。 （もっと読む）

【課題】水平方向のビットセルサイズを小さくしても比較的高いキャパシタンスを維持できる埋め込みＤＲＡＭとその製造方法を提供する。
【解決手段】深いトレンチアイソレーション領域で分離されたＤＲＡＭセルのアレイと、浅いトレンチアイソレーション領域で分離されたロジックトランジスタを有する埋め込みメモリシステムにおいて、イオン注入で形成された、部分的に深いトレンチアイソレーション領域のキャビティ３６０の側壁にも延在する電極を備えたキャパシタ構造を設けることで、水平方向の占有面積を大きくせずに、キャパシタの電極の重なりの面積を増加させてキャパシタンスを高くできる。この構造の製造プロセスは、従来のプロセスに、僅かなマスキング・エッチング工程の追加程度の改変を加えるだけで実現できる。。 （もっと読む）

【課題】高速動作が可能なＬＤＤ型ＭＩＳＦＥＴと、かつ高電圧駆動が可能なＬＤＤ型ＭＩＳＦＥＴとを内蔵する半導体集積回路装置を低コストで実現する。
【解決手段】高速動作が可能なＭＩＳＦＥＴは、ゲートサイドウオール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なＭＩＳＦＥＴは、上記ゲートサイドウオール層の幅よりも大きい幅を有するＬＤＤ部を有し、そのＬＤＤ部に接して高濃度領域を有し、そしてその高濃度領域に金属シリサイド層を有する。 （もっと読む）

【課題】 高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴとが共存する半導体製造プロセスにおいて、結晶欠陥起因によるリークを低減する。
【解決手段】 半導体基板１１に素子分離絶縁膜１２に囲まれた第１および第２の活性領域１，２を形成する。次に、第１および第２の活性領域上に第１の熱酸化膜および化学的気相成長法による第１の酸化膜を形成する。次に、第２の活性領域上に形成された第１の熱酸化膜と第１の酸化膜を除去する。次に、第２の活性領域上に第２の熱酸化膜を形成して単層絶縁膜１３ｂを形成するとともに、第１の活性領域上に第１の熱酸化膜および第１の酸化膜を含む積層絶縁膜１３ａを形成する。次に、積層絶縁膜および単層絶縁膜上にゲート電極１４ａ，１４ｂとなる導電膜を形成する。ここで、積層絶縁膜の膜厚を単層絶縁膜の膜厚よりも厚く形成し、第１の熱酸化膜は急速熱酸化法によって形成する。 （もっと読む）

集積回路装置は、フラッシュメモリ素子が形成されるメモリセルウェルと、それぞれ高電圧トランジスタが形成される、互いに逆導電型の第１のウェルと第２のウェルと、それぞれ低電圧トランジスタが形成される、互いに逆導電型の第３のウェルと第４のウェルとを含み、前記第１および第２のウェルの少なくとも一方、および前記第３および第４のウェルの少なくとも一方は、前記メモリセルウェルの不純物濃度分布プロファイルよりも急峻な不純物濃度分布プロファイルを有する。
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【課題】ＤＲＡＭのメモリセルを構成するトランジスタとして良好な特性を持ち、且つ微細化にも好適な構成の半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板１１と、この半導体基板１１上に形成された素子分離領域２８と、この素子分離領域２８の間の前記半導体基板上に形成され凸部を有する素子形成領域３０と、この素子形成領域３０の凸部に形成されたチャネル部を有するトランジスタＴｒａと、このトランジスタＴｒａに接続されて前記半導体基板内または半導体基板上に形成されたキャパシタＣｔ、Ｃｓとを具備し、前記素子形成領域３０の凸部は前記トランジスタＴｒａのチャネル幅方向に沿って互いに対面する第１、第２斜面とこの第１、第２斜面間に形成された上面とを有し、この上面のチャネル幅方向の幅が６０ｎｍ以下で、かつ前記第１、第２斜面の延長で作られる頂角が鋭角であることを特徴とする半導体記憶装置。 （もっと読む）

【課題】同一半導体基板上に形成された複数種類のゲート絶縁膜の膜厚及び電気的特性のバラツキを防止する。
【解決手段】同一半導体基板１上に、互いに膜厚が異なる複数種類のゲート絶縁膜５，１１をもって複数の素子形成領域３ａ，３ｂが形成されている。ゲート絶縁膜５，１１上にポリシリコンからなるゲート電極１３ａ，１３ｂが形成されている。ゲート絶縁膜５，１１は単層膜で形成されている。各々のゲート絶縁膜５，１１上に形成されたゲート電極１３ａ，１３ｂは同一のポリシリコン膜から同時に形成されたものである。 （もっと読む）

所望の特性を果たす複数種類のトランジスタを少ない工程数で製造する。 半導体装置は、第１の深さに達する素子分離領域と、第１導電型の第１および第２のウェルと、第１のウェルに形成され、第１の厚さのゲート絶縁膜と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第１のトランジスタと、第２のウェルに形成され、第１の厚さより薄い第２の厚さのゲート絶縁膜と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第２のトランジスタと、を有し、第１のウェルは、第１の深さと同等又はより深い深さにのみ極大値を有する第１の不純物濃度分布を有し、第２のウェルは、第１のウェルと同一の第１の不純物濃度分布に第１の深さより浅い第２の深さに極大値を有する不純物濃度分布を重ね合わせ、全体としても第２の深さにも極大値を示す第２の不純物濃度分布を有する。
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【課題】周辺回路ゲート酸化膜の損傷を防止しつつ、メモリトランジスタの良好な書込みを行なうことができる半導体装置を提供する。
【解決手段】半導体基板１上に形成されたメモリゲート酸化膜１５とメモリゲート酸化膜１５上に形成された電気的に浮遊状態のポリシリコンからなる浮遊ゲート１７をもつメモリトランジスタと、半導体基板１上に形成された選択ゲート酸化膜１１とメモリゲート酸化膜１１上に形成されたポリシリコンからなる選択ゲート１３をもちメモリトランジスタに直列に接続された選択トランジスタを備えた不揮発性メモリセルと、半導体基板１上に形成された周辺回路ゲート酸化膜２３と周辺回路ゲート酸化膜２３上に形成されたポリシリコンからなる周辺回路ゲート２５をもつ周辺回路トランジスタを備え、メモリゲート酸化膜１５の膜厚は周辺回路ゲート酸化膜２３の膜厚よりも薄く形成されている。 （もっと読む）

不揮発性メモリ素子と絶縁ゲートを有する電界効果トランジスタを含む周辺回路とを含む半導体装置とその製造方法に関する。保持能力の高いメモリ素子と、駆動電流の高い絶縁ゲートを有する電界効果トランジスタとを有する半導体装置とその製造方法を提供する。 半導体装置は、第１および第２の領域（ＡＲ１，ＡＲ２）を有する半導体基板（１）と、前記第１の領域上に形成された不揮発性メモリ素子用のフローティングゲート構造（４，５，６，７，８）と、前記フローティングゲート構造に結合して形成されたコントロールゲート構造（１４）と、前記第２の領域上に形成された論理回路用の絶縁ゲート電極（１２，１４）と、を有し、前記フローティングゲート構造は前記絶縁ゲート電極よりも大きなバーズビークを有する。
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一又は複数のピクセルが形成される画素領域と、各ピクセルからの出力信号を記憶する一又は複数のＤＲＡＭセルが形成されるＤＲＡＭセル領域とを含み、画素領域及びＤＲＡＭセル領域を構成する各層が同一の半導体プロセスによって形成されて成ることを特徴とする。
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【課題】 メモリセルの電荷蓄積層を窒化シリコン膜で構成する不揮発性半導体記憶装置において、窒化シリコン膜中の電荷トラップを増加させる。
【解決手段】 コントロールゲート８の一方の側壁にＯＮＯ膜１６を挟んでメモリゲート９を形成したメモリセル構造を有し、ＯＮＯ膜１６の電荷蓄積層を構成する窒化シリコン膜１６ｂに電子を注入して書き込みを行い、正孔を注入して消去を行うＭＯＮＯＳ型不揮発性メモリにおいて、窒化シリコン膜１６ｂの成膜にプラズマＡＬＤ法を用い、膜の密度を２．６５ｇ／ｃｍ^３以上、好ましくは２．７３ｇ／ｃｍ^３以上、より好ましくは２．８ｇ／ｃｍ^３以上とすることにより、正孔の捕獲効率が向上した窒化シリコン膜１６ｂを得る。 （もっと読む）

【課題】 歩留まりが向上して信頼性の高いフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】 第１窓７０ａを有する第１レジストパターン７０を第２絶縁膜６９上に形成する工程と、第１レジストパターン７０をエッチングマスクにしてコンタクト領域CRが露出する第１開口６９ｄを形成する工程と、第１レジスト部７６ａを有する第２レジストパターン７６を第２導電膜７４上に形成する工程と、第２レジストパターン７６をエッチングマスクにし、第１、第２導電体６７ａ、７４ａ、フローティングゲート６７ｄ、及びコントロールゲート７４ｄを形成する工程と、第３レジストパターン８０を各領域I、IIに形成する工程と、第３レジストパターン８０をエッチングマスクにして第２窓８０ａ下の第２導電体７４ａを除去する工程と、を有する半導体装置の製造方法による。 （もっと読む）

【課題】高性能な書き込み消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。積層膜１５に電子を注入することにより、書き込みが行われ、積層膜１５にホールを注入することで消去が行われる。積層膜１５にホールを注入する際には、積層膜１５へのホール注入のための電圧パルスをメモリゲート１７および不純物拡散層２０に複数回印加する。 （もっと読む）

【課題】 信頼性を確保しつつ、書込み速度を確保することができる不揮発性半導体記憶装置を提供する。
【解決手段】 半導体基板４０と、半導体基板上４０に形成された絶縁膜３９と、半導体基板４０上に形成された複数のメモリセルと、絶縁膜４０上に形成され、メモリセルに向けて延在する複数の第１アシストゲートと、第１アシストゲートの端部を接続し、絶縁膜上に形成された接続部７と、接続部よりメモリセル側に配置され、メモリセルに向けて延在する第２アシストゲート１１と、第１アシストゲート下の領域に電圧を印加するか否かを制御する第１選択トランジスタと、第２アシストゲート１１下の領域に電圧を印加するか否かを制御する第２選択トランジスタ１０ｄと、第２アシストゲート１１と第２選択トランジスタ１０ｄとの間に形成された不純物領域とを備え、接続部７と不純物領域との交差領域下に形成された絶縁膜３９を、第１アシストゲート下および第２アシストゲート１１下に形成された絶縁膜３９より厚くした。 （もっと読む）

【課題】 周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】 第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】 本発明は、障壁金属層に電気的特性およびストレス特性に優れた金属物質を使用すると同時に、セル領域に形成されるメモリセルと周辺回路領域に形成されるトランジスタの段差を最小化しメモリセルのゲート高さを最小化することにより、後続の工程を容易にし、ゲートが高く形成されて発生した問題点を解決し、素子の電気的特性を向上させることが可能な半導体素子及びその製造方法を提供することを目的としている。
【解決手段】 本発明の半導体素子は、全体構造上に形成され、ダマシンパターンが形成された層間絶縁膜、ダマシンパターンに形成された金属層、及び金属層と層間絶縁膜との間に形成され、ＷＮまたはＴｉＳｉＮからなる障壁金属層を含む構成としたことを特徴とする。 （もっと読む）

【課題】微細な領域におけるデバイスの信頼性を確保し、大容量で高速動作を可能とする。
【解決手段】半導体基板１の主表面の第１の領域にゲート絶縁膜２と、浮遊ゲート電極３，７と、層間絶縁膜１５と、制御ゲート電極８と、第２導電型のソース領域１１およびドレイン領域１０からなるメモリセルをマトリックス状に配置し、メモリセルの素子分離を浅溝素子分離構造としたものである。素子分離に絶縁膜の埋込みによる浅溝構造を用いることにより微細領域での素子分離耐圧の低下を防止し、さらに選択トランジスタのしきい値ばらつきを低減でき、また、メモリマット内のメモリセルを選択トランジスタによって分割することによりメモリセルのディスターブ耐性を改善できる。 （もっと読む）

【課題】微細な領域におけるデバイスの信頼性を確保し、大容量で高速動作を可能とする。
【解決手段】半導体基板１の主表面の第１の領域にゲート絶縁膜２と、浮遊ゲート電極３，７と、層間絶縁膜１５と、制御ゲート電極８と、第２導電型のソース領域１１およびドレイン領域１０からなるメモリセルをマトリックス状に配置し、メモリセルの素子分離を浅溝素子分離構造としたものである。素子分離に絶縁膜の埋込みによる浅溝構造を用いることにより微細領域での素子分離耐圧の低下を防止し、さらに選択トランジスタのしきい値ばらつきを低減でき、また、メモリマット内のメモリセルを選択トランジスタによって分割することによりメモリセルのディスターブ耐性を改善できる。 （もっと読む）