【課題】モノス（ＭＯＮＯＳ）ゲート構造を有する不揮発性メモリ素子を提供する。
【解決手段】半導体基板１全面に順次にスタックされたトンネル酸化膜９、シリコン窒化膜１１及び上部酸化膜１３からなったセルゲート絶縁膜１４を形成する。セルゲート絶縁膜１４をパターニングしてセルアレイ領域ａの第１領域上にセルゲート絶縁膜１４を残して、セルアレイ領域ａの第２領域及び周辺回路領域ｂを露出させる。セルアレイ領域ａの第２領域及び周辺回路領域ｂ上に選択的に高電圧ゲート絶縁膜、即ち、第１ゲート酸化膜１７を形成する。高電圧ゲート絶縁膜１７をパターニングして周辺回路領域ｂの一部分及びセルアレイ領域ａの第２領域を露出させる。セルアレイ領域ａの第２領域及び周辺回路領域ｂの一部分上に選択的に第１ゲート酸化膜１７より薄い低電圧ゲート絶縁膜、即ち第２ゲート酸化膜２１を形成する。 （もっと読む）

【課題】作製工程が簡略化され、容量素子の面積が縮小化されたメモリ素子を有する半導体装置を提供することを課題とする。
【解決手段】基板上に第１の半導体膜と、第２の半導体膜を形成し、第１の半導体膜及び第２の半導体膜を覆って第１の絶縁膜を形成し、第１の半導体膜及び第２の半導体膜上に、第１の絶縁膜を介してそれぞれ第１の導電膜及び第２の導電膜を形成し、第１の導電膜を覆って第２の絶縁膜を形成し、第１の半導体膜上に設けられた第１の導電膜上に第２の絶縁膜を介して第３の導電膜を選択的に形成し、第１の半導体膜に第３の導電膜をマスクとして不純物元素を導入し、第２の半導体膜に第２の導電膜を通して不純物元素を導入する。 （もっと読む）

【課題】一方は高速動作が可能で駆動電圧の低い薄膜トランジスタ、他方は電圧に対して高耐圧で信頼性の高い薄膜トランジスタの両方を有する半導体装置を提供することを目的とする。従って、低消費電力かつ高信頼性を付与された半導体装置を提供することを目的とする。
【解決手段】絶縁表面を有する同一基板上に半導体層の膜厚の異なる複数種の薄膜トランジスタを有する。高速動作を求められる薄膜トランジスタの半導体層のチャネル形成領域を、電圧に対して高い耐圧性を求められる薄膜トランジスタの半導体層のチャネル形成領域より薄膜化し、チャネル形成領域の膜厚を薄くする。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタは、電圧に対して高い耐圧性を求められる薄膜トランジスタより膜厚が薄くてもよい。 （もっと読む）

【課題】従来のＤＲＡＭにおいては、ビット線の配置密度が低い。
【解決手段】半導体記憶装置１は、ビット線１０、キャパシタ２０、ビットコンタクト３０、およびキャパシタコンタクト４０を備えている。ビット線１０は、半導体基板５０の上方に設けられている。ビット線１０は、ビットコンタクト３０によって半導体基板５０に接続されている。キャパシタ２０は、キャパシタコンタクト４０によって半導体基板５０に接続されている。隣り合う２本のビット線１０について、キャパシタコンタクト４０が設けられた部分のピッチｄ２（第１のピッチ）は、ビットコンタクト３０が設けられた部分のピッチｄ３（第２のピッチ）よりも大きい。また、ビットコンタクト３０が設けられた部分のビット線１０間の間隔ｄ４は、ビットコンタクト３０が設けられた部分のビット線１０の幅ｄ５よりも大きい。 （もっと読む）

【課題】ゲート電極から電荷蓄積層に正孔を注入する不揮発性メモリにおいて、電荷保持特性を低下させることなく、正孔注入の高効率化を実現する。
【解決手段】電荷蓄積層を構成する窒化シリコン膜９２０に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極５００からの正孔注入を高効率で行うために、メモリセルのゲート電極５００を、不純物濃度が異なる複数のポリシリコン膜の積層構造、例えば低不純物濃度のｐ型ポリシリコン膜とその上部に堆積した高不純物濃度のｐ^＋型ポリシリコン膜とからなる２層膜で構成する。 （もっと読む）

【課題】一方は高速動作が可能で駆動電圧の低い薄膜トランジスタ、他方は電圧に対して高耐圧で信頼性の高い薄膜トランジスタの両方を有する半導体装置を提供することを目的とする。従って、低消費電力かつ高信頼性を付与された半導体装置を提供することを目的とする。
【解決手段】絶縁表面を有する同一基板上に半導体層の膜厚の異なる複数種の薄膜トランジスタを有する。高速動作を求められる薄膜トランジスタの半導体層を、電圧に対して高い耐圧性を求められる薄膜トランジスタの半導体層より薄膜化し、半導体層の膜厚を薄くする。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタは、電圧に対して高い耐圧性を求められる薄膜トランジスタより膜厚が薄くてもよい。 （もっと読む）

【課題】熱酸化膜の増速酸化に伴って発生する不都合を回避することが可能な半導体装置とその製造方法を提供すること。
【解決手段】フローティングゲート８ａ、中間絶縁膜１２、及びコントロールゲート１６ａを備えたフラッシュメモリセルFLを形成する工程と、第１、第２不純物拡散領域２４ａ、２４ｂを形成する工程と、シリコン基板１とフローティングゲート８ａの表面を熱酸化する工程と、レジストパターン３９の窓３９ｂを通じて一部領域PRにおけるトンネル絶縁膜５をエッチングする工程と、一部領域PRにおける第１不純物拡散領域２４ａ上に金属シリサイド層４０を形成する工程と、フラッシュメモリセルFLを覆う層間絶縁膜４３を形成する工程と、層間絶縁膜４３の第１ホール４３ａ内に、金属シリサイド層４０に接続された導電性プラグ４４を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】複数のチップを実装した場合において、回路構成の増大を抑えて確実且つ十分にピーク電流を抑制可能な半導体記憶システムを提供する。
【解決手段】通信線ＭＬは、第１のチップ７１と第２のチップ７２に接続され、第１信号レベルに保持されている。モニタ回路ＭＮＴは、第１、第２のチップ７１、７２の一方が基準電流より大きな電流を使用している間、通信線ＭＬの信号レベルを第１信号レベルから第２信号レベルに変更し、通信線ＭＬの信号レベルが第２レベルの場合、第１、第２のチップ７１、７２の他方を、基準電流より大きな電流を使用する動作状態に遷移しない待ち状態に制御する。 （もっと読む）

【課題】端部がストレート形状のワードラインに形成されるコンタクトプラグが基板と導通することが防止され、高集積で高歩留まりなＮＡＮＤ型不揮発性半導体記憶装置を提供する。
【解決手段】基板３０１と、基板３０１表面部に所定間隔を空けて形成された素子分離絶縁膜と、基板３０１上の素子分離絶縁膜間に形成された第１の絶縁膜３０２と、第１の絶縁膜３０２上に形成された第１の電極層３０３と、第１の電極層３０３の一端領域上に形成された第２の絶縁膜３０４と、第２の絶縁膜３０４上に形成された第２の電極層３０５、３０６と、一端が第２の電極層３０５、３０６に掛かるように第１の電極層３０３上に形成されたコンタクトプラグ３１１と、を備える。 （もっと読む）

【課題】電荷蓄積用のゲート電極に付随するカップリング容量を低減する不揮発性メモリセル技術を提供する。
【解決手段】半導体基板１の主面上にはフラッシュメモリを構成する複数の不揮発性メモリセルが形成されている。各不揮発性メモリセルは、絶縁膜２と、その上に形成された浮遊ゲート電極ＦＧと、その上に形成された絶縁膜１０と、その上に形成されたワード線ＷＬとを有している。浮遊ゲート電極ＦＧは、例えばポリシリコンにより形成されており、その内部には空洞部８ｂが形成されている。これにより、隣接する浮遊ゲート電極ＦＧ同士の対向面積や浮遊ゲート電極ＦＧと他の配線（例えばプラグ２２）との対向面積を低減でき、浮遊ゲート電極ＦＧに付随するカップリング容量を低減することができるので、フラッシュメモリの性能および動作信頼性を向上させることができる。 （もっと読む）

【課題】ワード線の抵抗を低減した、メモリセルを三次元的に積層する不揮発性半導体記憶装置を提供する。
【解決手段】電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス１０を有する不揮発性半導体記憶装置であって、メモリストリングス１０は、柱状半導体と、柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された窒化シリコン膜による電荷蓄積層と、電荷蓄積層の周りに形成された第２の絶縁膜と、第２の絶縁膜の周りに形成された第１乃至第ｎの電極７（ｎは２以上の自然数）とを有しており、メモリストリングス１０の第１乃至第ｎの電極７と、別のメモリストリングス１０の第１乃至第ｎの電極７とは、それぞれ、複数の線状部分を有し櫛状に２次元的に広がる第１乃至第ｎのワード線を構成する導電体層であり、複数の線状部分の側面に金属シリサイド２２を有する。 （もっと読む）

【課題】電気光学装置を構成する基板上に直接不揮発性メモリを形成することができ、しかも良好に動作する高信頼性のものを得る、電気光学装置の製造方法、電気光学装置、及び電子機器を提供する。
【解決手段】不揮発性メモリ１１０ａ，１１０ｂを構成する半導体層を形成するとともに、画素部及び駆動回路の少なくとも一方のスイッチング素子を構成する半導体層を形成する。半導体層を覆って第１の絶縁膜３５とフローティングゲート電極３６とを順に形成し、フローティングゲート電極３６を覆って第２の絶縁膜３７を形成する。第２の絶縁膜３７上にゲート電極３８を形成する。ゲート電極３８及びフローティングゲート電極３６をマスクにして絶縁膜１８をエッチングした後、第３の絶縁膜４０を形成する。そして、第３の絶縁膜４０を介し、フローティングゲート電極３６上にコントロールゲート電極６０を形成し、電気光学装置を製造する。 （もっと読む）

【課題】スプリットゲート型ＭＯＮＯＳメモリセルの誤書込み（ディスターブ）耐性を向上し、かつ同メモリセルを高速動作させる。
【解決手段】素子分離領域、及びメモリトランジスタと選択トランジスタとの間の絶縁領域中の電荷蓄積層をなくして同部に電荷が注入または蓄積されないようにする。かつ素子分離領域上においてメモリトランジスタのゲート電極を選択トランジスタのゲート電極よりシリコン基板０００の表面から高い位置で結束してメモリトランジスタと選択トランジスタとの間の容量を低減する。 （もっと読む）

【課題】薄いチャネルを有する薄膜トランジスタを形成する。
【解決手段】絶縁層６上にソース・ドレイン材料膜１２を形成した後、絶縁層６に達する開口部１３をソース・ドレイン材料膜１２に形成する。次いで、開口部１３内の絶縁層６およびソース・ドレイン材料膜１２上に、所望の膜厚のチャネル４およびゲート絶縁膜５を順に形成した後、ゲート絶縁膜５上であって開口部１３内を埋め込むゲート材料膜１４を形成する。次いで、ゲート材料膜１４上にキャップ膜７を形成し、ゲート材料膜１４からなるゲート１を形成する。次いで、ソース・ドレイン材料膜１２上にマスク層を形成する。次いで、ゲート１をキャップ膜７で保護しながらマスク層で保護されていないソース・ドレイン材料膜１２を除去し、ゲート１の両側にソース・ドレイン材料膜１２を残す。一方のソース・ドレイン材料膜１２がソース２、他方の前記ソース・ドレイン材料膜１２がドレイン３となる。 （もっと読む）

【課題】素子分離膜に対するフローティングゲートの位置ずれを小さくすることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１を熱酸化することにより、不揮発メモリのトンネル酸化膜１１ａを形成する工程と、トンネル酸化膜１１ａ上に導電パターン１２ａを形成する工程と、導電パターン１２ａの表面上及び側面上に保護膜を形成する工程と、前記保護膜及び導電パターン１２ａをマスクとして半導体基板１を熱酸化することにより、半導体基板１に素子分離膜２を形成する工程と、前記保護膜を除去する工程と、導電パターン１２ａを選択的に除去することにより、不揮発メモリのフローティングゲートを形成する工程とを具備する。 （もっと読む）

【課題】異なる高さのゲート電極を有するＭＩＳＦＥＴを用いた半導体装置において、ゲート加工寸法制度を向上させる。
【解決手段】半導体基板１上に堆積された第１絶縁膜ＧＩ１と第１導電膜ＧＭ１の一部に、側壁ＳＷが順テーパ状になるように開口部を形成し、前記側壁ＳＷ表面にスペーサＳＰ１を形成することで、開口部の急峻な段差が緩和される。その後、前記第１ゲート絶縁膜ＧＩ１および第１ゲート導電膜ＧＭ１とは厚さの異なる第２ゲート絶縁膜ＧＩ２および第２ゲート導電膜ＧＭ２を堆積し、バーク３およびフォトレジスト４を塗布後、フォトリソグラフィ加工により、メモリアレイ形成領域Ｍの第１ゲート電極Ｇ１を形成する。 （もっと読む）

【課題】 埋め込みビット線構造の半導体記憶装置において、当該ビット線構造に起因する諸々の問題を解決し、確実なシリサイド形成を行なうことを可能とし、低抵抗で更なる微細化・高速動作化を実現する。
【解決手段】 ビット線１１と不純物拡散層１４は、各々の一端が重畳されて接続されており、周辺回路領域３における選択トランジスタのソース／ドレイン１７の表層及び重畳部位１４ａを含む不純物拡散層１４の表層に高融点金属、ここではＴｉとＳｉとのシリサイド化が施され、チタンシリサイド層１８が形成されている。 （もっと読む）

【課題】不揮発性メモリセルの積層ゲートと周辺回路の単層ゲートとを同時に精度よく加工する。
【解決手段】フローティングゲート電極膜、電極間絶縁膜、第１及び第２のコントロールゲート電極膜が順次積層された不揮発性メモリセルのゲート電極と、下層ゲート電極膜及び上層ゲート電極膜が順次積層された周辺回路部に形成されるトランジスタのゲート電極を有する半導体装置において、下層ゲート電極膜の膜厚をフローティングゲート電極膜の膜厚と電極間絶縁膜の膜厚と第１のコントロールゲート電極膜の膜厚とを合計した膜厚より厚く形成し、不揮発性メモリセルのゲート電極と周辺回路部のゲート電極とを同時に加工する。 （もっと読む）

【課題】 記憶装置のセルアレイ及び周辺部品を大量に、同時に、かつ安全に形成できる確実な製造プロセスを提供することにある。
【解決手段】 本発明は、集積半導体構造の製造方法、及びそれに対応する半導体構造を提供する。本方法は、周辺回路を周辺装置領域に形成するステップであって、周辺回路は、半導体基板に少なくとも部分的に形成され、かつ第１の高温処理ステップで形成される第１のゲート誘電体を有する周辺トランジスタを備えるステップと、複数のメモリセルを一つのメモリセル領域に形成するステップであって、各メモリセルは、半導体基板に少なくとも部分的に形成され、第２の高温処理ステップで形成される第２のゲート誘電体を有し、かつ金属ゲート導体を有するアクセストランジスタを備えるステップとを備え、第１及び第２の高温処理ステップが金属ゲート導体を形成するステップよりも前に実行される。 （もっと読む）

【課題】積層ゲートを覆っている絶縁膜が素子分離絶縁膜の両側側面にスペーサ状に残る残さを減少させることができ、コンタクトと半導体領域とのコンタクト面積を増加させることができる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板３１にはトレンチ溝に埋め込まれた素子分離領域と、素子分離領域によって電気的に分離された第１半導体領域とが形成されている。第１半導体領域上には、トンネル絶縁膜３２を介して電荷蓄積層３３、制御ゲート３５、及び制御ゲート３５上のゲートキャップ膜３６を含む積層ゲートが形成され、層間絶縁膜４４内にはビット線コンタクト３８が埋め込まれている。電荷蓄積層３３はトレンチ溝と側端面が揃うように配置されており、素子分離領域５１は半導体基板３１面より高い位置まで形成されており、かつ制御ゲート３５下の素子分離領域５２の位置は制御ゲート３５間の素子分離領域５１の位置より高く形成されている。 （もっと読む）