不揮発性半導体記憶装置
【課題】積層ゲートを覆っている絶縁膜が素子分離絶縁膜の両側側面にスペーサ状に残る残さを減少させることができ、コンタクトと半導体領域とのコンタクト面積を増加させることができる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板31にはトレンチ溝に埋め込まれた素子分離領域と、素子分離領域によって電気的に分離された第1半導体領域とが形成されている。第1半導体領域上には、トンネル絶縁膜32を介して電荷蓄積層33、制御ゲート35、及び制御ゲート35上のゲートキャップ膜36を含む積層ゲートが形成され、層間絶縁膜44内にはビット線コンタクト38が埋め込まれている。電荷蓄積層33はトレンチ溝と側端面が揃うように配置されており、素子分離領域51は半導体基板31面より高い位置まで形成されており、かつ制御ゲート35下の素子分離領域52の位置は制御ゲート35間の素子分離領域51の位置より高く形成されている。
【解決手段】半導体基板31にはトレンチ溝に埋め込まれた素子分離領域と、素子分離領域によって電気的に分離された第1半導体領域とが形成されている。第1半導体領域上には、トンネル絶縁膜32を介して電荷蓄積層33、制御ゲート35、及び制御ゲート35上のゲートキャップ膜36を含む積層ゲートが形成され、層間絶縁膜44内にはビット線コンタクト38が埋め込まれている。電荷蓄積層33はトレンチ溝と側端面が揃うように配置されており、素子分離領域51は半導体基板31面より高い位置まで形成されており、かつ制御ゲート35下の素子分離領域52の位置は制御ゲート35間の素子分離領域51の位置より高く形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、不揮発性半導体記憶装置に関するものであり、特に高密度化、高集積化に適したメモリセルアレイを有する不揮発性半導体記憶装置に関するものである。
【背景技術】
【0002】
電気的にデータの書き換えが可能で、高密度化、大容量化に適した不揮発性半導体記憶装置として、フラッシュメモリが良く知られている。一般に、フラッシュメモリでは、電荷蓄積層と制御ゲートが積層された積層ゲートを持つMOSトランジスタ構造のメモリセルが、複数個接続されてアレイ状に配置されている。これらメモリセルの制御ゲートにはワード線信号が入力され、メモリセルのソースまたはドレインにはビット線信号が入力される。
【0003】
図8(a)は、NOR型のフラッシュメモリにおけるメモリセルアレイの構成を示す平面図である。図8(b)は、図8(a)に示したメモリセルアレイの8B−8B線に沿った断面図である。
【0004】
図8(b)に示すように、p型シリコン半導体基板101上には、トンネルゲート絶縁膜102を介して電荷蓄積層103が形成されている。電荷蓄積層103上には、ゲート間絶縁膜104を介して制御ゲート105が形成されている。メモリセルは、電荷蓄積層103と制御ゲート105が積層された積層ゲートを有している。この積層ゲートは、側端部が揃うように、自己整合的に垂直に加工されている。
【0005】
また、1つのメモリセルは、n型拡散層によって形成されたソース106A及びドレイン106Bを有している。ソース106A及びドレイン106Bは、積層ゲートの両側に形成されている。ソース106A及びドレイン106Bの一方がビット線コンタクト107を介してビット線108に接続され、他方が共通ソース線コンタクト109を介して共通ソース線110に接続されている。
【0006】
なお、共通ソース線110とソース106Aとの接続は、ビット線と同様にコンタクトを介する構造、埋め込み金属線で直接接続する構造、各ビット線毎のメモリセルのソースを、拡散層を用いて連結する構造などが広く用いられている。ここでは、コンタクト109を介して共通ソース線110に接続する場合を示した。
【0007】
前記ビット線コンタクト107はその側端部が積層ゲートと隣接しており、ビット線108との接続部においてはコンタクト107の一部が積層ゲート上にまで張り出した、いわゆるセルフアラインコンタクト構造になっている。このような構造になっているのは、ビット線コンタクト107と積層ゲート間の寸法余裕をなくして、メモリセルアレイの微細化を行うためである。セルフアラインコンタクト形状とするために、積層ゲートはキャップ材111、例えば窒化シリコン膜によって周囲を覆われており、特に制御ゲート上105のキャップ材111は厚く形成されている。これにより、コンタクト孔内に埋め込まれた導電材、例えば低抵抗ポリシリコンや金属材と、制御ゲート105が短絡することを防止している。なお、112はBPSG膜等からなる層間絶縁膜である。
【0008】
前記共通ソース線コンタクト109はセルフアラインコンタクト構造ではなく、積層ゲートとコンタクト109間に余裕をとっている。これは、NOR型メモリでは、消去動作時に制御ゲートとソース間に10V程度の電位差が発生するためであり、このときの耐圧を保つためにセルフアラインコンタクト化が困難であるためである。
【0009】
図9(a)は、NAND型のフラッシュメモリにおけるメモリセルアレイの構成を示す平面図である。図9(b)は、図9(a)に示したメモリセルアレイの9B−9B線に沿った断面図である。
【0010】
複数個のメモリセルがソース及びドレインを共有して直列に接続されて、NAND列を構成している。NAND列の両端には、選択トランジスタが配置されている。両端に配置された選択トランジスタのうち、一方の選択トランジスタのドレインあるいはソースは、ビット線コンタクト207を介してビット線208に接続され、他方の選択トランジスタのドレインあるいはソースは、共通ソース線コンタクト209を介して共通ソース線210に接続されている。
【0011】
図9(b)は、図9(a)に示した前記メモリセルアレイの9B−9B線に沿った断面図である。
【0012】
メモリセル及び選択トランジスタは、NOR型メモリセルと同様に電荷蓄積層203と制御ゲート205が積層された積層ゲートを有している。選択トランジスタの電荷蓄積層203あるいは電荷蓄積層203と制御ゲート205は、図面で示した領域とは別の箇所においてゲート信号線に接続されている。
【0013】
前記ビット線コンタクト207は、その側端部が積層ゲートと隣接しており、ビット線208との接続部においてはコンタクト207の一部が積層ゲート上にまで張り出した、いわゆるセルフアラインコンタクト構造となっている。これは、ビット線コンタクト207と積層ゲート間の寸法余裕をなくして、メモリセルアレイの微細化を行うためである。セルフアラインコンタクト形状とするために、積層ゲートはキャップ材211、例えば窒化シリコン膜によって周囲を覆われており、特に制御ゲート205上のキャップ材211は厚く形成されている。これにより、コンタクト孔内に埋め込まれた導電材、例えば低抵抗ポリシリコンや金属材と、制御ゲート205が短絡することを防止している。
【0014】
なお、NAND型ではビット線コンタクト207と同様に、共通ソース線コンタクト209もセルフアラインコンタクト構造となっている。これは、NAND型メモリでは、共通ソース線210と、ソース線に隣接する選択トランジスタの制御ゲート205との間に電源電圧(3V程度)の電位差しか発生しないためであり、セルフアラインコンタクト化を行っても問題が生じないからである。
【0015】
セルフアラインコンタクト構造は、コンタクトとゲート間の余裕をなくして、ビット線208方向のセルアレイ長を縮小することが目的であり、NAND型、NOR型にかかわらず、非常に効果的である。また、デザインルールの縮小に伴い、ゲート長が縮小されるに連れて、セルフアラインコンタクト構造は有効性がさらに高まると考えられる。これは、リソグラフィ時の合わせばらつきなどは、ゲート長の縮小と同様の割合でスケーリングされ難いため、コンタクトとゲート間の距離はゲート長と同程度には縮小されないからである。
【0016】
ここで、ビット線コンタクト207及び共通ソース線コンタクト209の形成は、通常以下のように行われる。まず、積層ゲートを層間絶縁膜213、例えば二酸化シリコン膜にボロンやリン等の不純物を混入してメルト性を高めたBPSG膜などで埋め込み、CMP等により平坦化処理を行う。
【0017】
その後、ドライエッチングにて、コンタクト孔の開口を行う。このコンタクト孔の開口では、制御ゲート205を覆っているキャップ材211と層間絶縁膜213とのエッチング選択比が高くないと、制御ゲート205上のキャップ材211が薄くなり、あるいは完全に除去されて制御ゲート205が露出してしまう。この場合、コンタクト材の埋め込み時に、制御ゲート205とコンタクト材とが短絡する不良が発生する。このため、キャップ材211には、二酸化シリコン系の層間絶縁膜213に対して、比較的高選択比が得られる窒化シリコン系膜が広く用いられている。
【0018】
ところが、窒化シリコン系膜がトランジスタのゲートを覆って形成されると、ゲート脇の拡散層上に、主に二酸化シリコン膜からなるゲート絶縁膜と窒化シリコン膜とからなる積層絶縁膜構造が形成されるため、トランジスタの五極管動作時にチャネルで発生するホットエレクトロンが積層絶縁膜界面(ゲート絶縁膜と窒化シリコン膜との界面)に捕獲されて電子トラップとなる。この電子トラップが発生すると、トランジスタのオン電流の変調、しきい値電圧の変動、サーフェス接合耐圧劣化などを引き起こすことが一般に知られている。
【0019】
フラッシュメモリは、メモリセルアレイと周辺回路とを有している。周辺回路は、メモリセルアレイ領域の外側に形成され、制御ゲート信号やビット線信号を発生し駆動するための回路である。このフラッシュメモリでは、加工工程削減と加工プロセスの共通化を図るために、周辺回路を構成する周辺トランジスタもメモリセルと同様のゲート構造とする場合が多い。このため、周辺トランジスタも、ゲートがキャップ材で覆われた形状となり、メモリセルや選択トランジスタと同様に前述した特性劣化を起こす可能性が大きい。
【0020】
この問題を解決するために、窒化シリコン膜とゲートとの間に二酸化シリコン系膜を挟む構造が提案されている(例えば、特許文献1参照)。拡散層上の薄いゲート絶縁膜と窒化シリコン膜の間に二酸化シリコン系膜を挟むことで、拡散層と窒化シリコン膜の間の距離を広げてホットエレクトロンの捕獲を抑制することが目的である。
【0021】
ところが、この窒化シリコン膜とゲートとの間に二酸化シリコン系膜を挟む構造を、前述のセルフアラインコンタクト構造と合わせることは以下のような問題があり、非常に難しい。
【0022】
図10(a)、図10(b)、図11(a)、図11(b)は、窒化シリコン膜と積層ゲートとの間に二酸化シリコン系膜を挟む構造において、セルフアラインコンタクトを形成する場合の工程の断面図である。
【0023】
積層ゲート形成後に、二酸化シリコン膜214と窒化シリコン膜215を、それぞれ例えば200Åと400Å程度、順に堆積する。さらに、層間絶縁膜213を埋め込み、熱アニールによって層間絶縁膜213をメルトさせた後、図10(a)に示すように、例えばCMP等によって層間絶縁膜213を平坦化する。
【0024】
続いて、図10(a)に示す構造上に、レジスト膜216を塗布する。その後、図10(b)に示すように、リソグラフィ法により、コンタクト部に相当するレジスト膜216を開口する。
【0025】
次に、レジスト膜216をマスクとしたドライエッチングにより、図11(a)に示すように、層間絶縁膜213をエッチングする。このとき、層間絶縁膜213と窒化シリコン膜のエッチング選択比に対応して、窒化シリコン膜215及びキャップ材211の窒化シリコン膜がエッチングされる。一般に、ゲート端部はエッチングが集中し、膜減りが多くなりやすいため、一部分で二酸化シリコン膜214が露出し、最悪の場合には二酸化シリコン膜214がエッチバックされてしまう可能性がある。
【0026】
この後、図11(a)に示す構造上に、HF処理などの界面清浄処理を施してから、コンタクト材217、例えば低抵抗ポリシリコンやタングステン(W)などの金属を埋め込み、図11(b)に示すように、コンタクト材217を平坦化してコンタクトの形成を終了する。
【0027】
前述した製造方法では、コンタクト孔内の二酸化シリコン膜214がエッチバックされて後退した部分にコンタクト材217(埋め込み電極材)が入り込み、制御ゲート205と短絡する可能性が高くなる。したがって、従来の技術では、信頼性向上のための、窒化シリコン膜215と積層ゲートとの間に二酸化シリコン膜214を挟む構造は、セルフアラインコンタクト構造と共通に用いることが困難である。
【0028】
また、セルフアラインコンタクト構造を、ビット線コンタクト及び共通ソース線コンタクトに使用する場合の他の問題点として、素子分離絶縁膜の段差部分の側面への膜残りがある。
【0029】
図12は、図11(b)に示したメモリセルアレイを、図9(a)中の12−12線に沿って切断した場合の断面図である。
【0030】
図12に示すように、素子分離絶縁膜217で挟まれた半導体領域上では、ビット線コンタクト207と半導体領域とが電気的に接続されている。素子分離絶縁膜217の両側の側面には、積層ゲートを覆っている二酸化シリコン膜214及び窒化シリコン膜215がスペーサ状に残っている。これが、ビット線コンタクト207と半導体領域とのコンタクト面積を著しく減少させている。このコンタクト面積の減少は、セル電流の実効的な低下を招くため、コンタクト孔の開口時に、半導体領域上の窒化シリコン膜215を完全に除去しなければならない。
【0031】
しかし、一方では制御ゲート205上の窒化シリコン膜はセルフアラインコンタクトのために残す必要がある。このトレードオフのため、加工マージンが著しく低下してしまう。
【0032】
前記問題は、特に素子分離絶縁膜が半導体領域よりも高く形成される場合により顕著となる。自己整合STI法(例えば、特許文献2参照)を用いて素子分離を行った場合には、素子分離絶縁膜が半導体基板よりも高く形成されるため、LOCOS素子分離構造に比べてより影響は大きい。前記自己整合STI法とは、浅いトレンチ溝素子分離(STI)法の一種であり、電荷蓄積層を堆積した後に、トレンチ溝を形成する方法である。
【0033】
また、ビット線コンタクト内に埋め込むコンタクト材として低抵抗ポリシリコンを用いた場合は、TiやTiNなどのバリアメタル材をバッファ膜として用いることがなく、拡散層の不純物濃度が比較的低い場合でもコンタクト抵抗の異常や接合リーク増加などを引き起こすことなく、オーミック接触が得られるという特徴がある。
【0034】
このため、金属埋め込みコンタ クトよりもコンタクト抵抗が増加するものの、コンタクトと半導体領域の余裕を減らして、素子の縮小を図る目的で、ビット線コンタクトと同一の埋め込み材を用いたコンタクトを、周辺回路を構成する周辺トランジスタで使用する場合がある。例えば、高耐圧系トランジスタの拡散層へのコンタクトに用いる場合が報告されている(例えば、特許文献3参照)。
【0035】
この場合、高耐圧系トランジスタのコンタクト孔の開口を、ビット線コンタクトのコンタクト孔開口と同時に行う必要がある。ところが、高耐圧系トランジスタのゲート絶縁膜はメモリセルに比べて、はるかに厚い。例えば、メモリセルのゲート絶縁膜の膜厚が100Å程度であるのに対して、高耐圧系トランジスタのゲート絶縁膜の膜厚はNOR型フラッシュメモリで150Å〜200Å、NAND型フラッシュメモリで300Å〜400Åである。したがって、高耐圧系トランジスタの拡散層上にコンタクト孔を完全に開口するためには、拡散層上の窒化シリコン膜をエッチング除去後、さらに、ゲート絶縁膜を150Å〜400Å程度エッチングする必要がある。
【0036】
しかし、追加エッチングを行えば、ビット線コンタクトにおいて制御ゲート上のキャップ材の膜減りが生じたり、コンタクト部に一部かかっている素子分離絶縁膜がエッチングで後退するといった不良が発生する。つまり、ビット線コンタクトの形成にセルフアラインコンタクト構造を採用する場合には、周辺トランジスタのコンタクトをビット線コンタクトと同一工程にて形成することがきわめて困難になるといった問題がある。
【0037】
以上述べたように、ビット線コンタクトをセルフアラインコンタクト構造とする場合に、従来提案されている技術が使用できないという問題がある。
【特許文献1】特願平11−328149号公報
【特許文献2】特願平6−071567号公報
【特許文献3】特願平11−273466号公報
【発明の開示】
【発明が解決しようとする課題】
【0038】
この発明は、積層ゲートを覆っている絶縁膜が素子分離絶縁膜の両側側面にスペーサ状に残る残さを減少させることができ、コンタクトと半導体領域とのコンタクト面積を増加させることができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0039】
この発明の第1の不揮発性半導体記憶装置は、半導体基板に形成された複数のトレンチ溝に埋め込まれた素子分離用絶縁材からなる素子分離領域と、前記素子分離領域によって電気的に分離された複数の第1導電型の第1半導体領域と、前記第1半導体領域に、互いに離間して形成された第2導電型の第2、第3半導体領域と、前記第2半導体領域と前記第3半導体領域との間の前記第1半導体領域上に、ゲート絶縁膜を介して形成され、電荷蓄積層、制御ゲート、及びこの制御ゲート上のキャップ絶縁膜を含む積層ゲートと、前記第2、第3半導体領域上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、信号の入出力を行うビット線と、前記層間絶縁膜上に形成され、信号の入出力を行うソース線と、前記層間絶縁膜内に埋め込まれ、前記第2半導体領域と前記ビット線とを電気的に接続するビット線コンタクトと、前記層間絶縁膜内に埋め込まれ、前記第3半導体領域と前記ソース線とを電気的に接続するソース線コンタクトとを具備する不揮発性半導体記憶装置であって、前記電荷蓄積層は前記トレンチ溝と側端面が揃うように配置されており、前記素子分離領域は半導体基板面より高い位置まで形成されており、かつ前記制御ゲート下の素子分離領域の位置は制御ゲート間の素子分離領域の位置より高いことを特徴とする。
【発明の効果】
【0040】
この発明によれば、積層ゲートを覆っている絶縁膜が素子分離絶縁膜の両側側面にスペーサ状に残る残さを減少させることができ、コンタクトと半導体領域とのコンタクト面積を増加させることができる不揮発性半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【0041】
以下、図面を参照してこの発明の実施の形態について説明する。
【0042】
[第1の実施の形態]
まず、この発明の第1の実施の形態として、NOR型の不揮発性半導体記憶装置について説明する。
【0043】
図1(a)は、第1の実施の形態のNOR型不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す平面図である。図1(b)は、前記メモリセルアレイの1B−1B線に沿った断面図である。
【0044】
p型シリコン半導体基板11あるいはp型ウェルには、素子分離用のトレンチ溝が形成されている。このトレンチ溝内部には、素子分離用絶縁材料、例えば二酸化シリコン材が埋め込まれている。このように素子分離された基板上のチャネル領域全面には、トンネル電流が流れ得る薄いトンネル絶縁膜12が形成されている。
【0045】
このトンネル絶縁膜12上には、電荷蓄積層13が形成されている。この電荷蓄積層13は、その側端部が素子分離領域と揃うように形成されている。電荷蓄積層13は、素子分離領域上にまで一部分が張り出しており、素子分離領域上で切断されてメモリセルごとに分離されている。電荷蓄積層13上には、ゲート間絶縁膜14を介して制御ゲート15が形成されている。
【0046】
前記制御ゲート15上には、ゲートキャップ膜16として、例えば窒化シリコン膜が形成されている。ゲートキャップ膜16及び制御ゲート15は、電荷蓄積層13と側端部が揃うように自己整合的に垂直加工されており、電荷蓄積層13、制御ゲート15及びゲートキャップ膜16により、積層ゲート構造が形成されている。積層ゲートの両側の半導体基板11には、チャネル部のp型半導体基板(あるいはp型ウェル)11と反対の導電型の不純物がドーピングされたソース17A及びドレイン17Bが形成されている。これらソース17A及びドレイン17Bは、n型拡散層からなる。
【0047】
前記ドレイン17B上には、このドレイン17Bに接続されたビット線コンタクト18が形成されている。ソース17A上には、このソース17Aに接続された共通ソース線コンタクト19が形成されている。ビット線コンタクト18及び共通ソース線コンタクト19は、導電材である低抵抗ポリシリコン及び金属材などからなる。これらコンタクト18、19の上部はそれぞれ平坦化されており、ビット線コンタクト18は金属電極からなるビット線20に、共通ソース線コンタクト19は共通ソース線21にそれぞれ接続されている。
【0048】
また、メモリセルの積層ゲートは、二酸化シリコン膜からなるゲートバリア膜22で覆われている。さらに、ゲートバリア膜22上は、窒化シリコン膜からなるコンタクトバリア膜23で覆われている。ここで、ビット線コンタクト18に近接する積層ゲートの側面は、ゲートバリア膜22が部分的に除去されており、この側面が直接、コンタクトバリア膜23で覆われた構造となっている。言い換えると、共通ソース線コンタクト19に近接する積層ゲートの側面には、ゲートバリア膜22が形成され、さらにこのゲートバリア膜22上にはコンタクトバリア膜23が形成されている。一方、ビット線コンタクト18に近接する積層ゲートの側面には、ゲートバリア膜22が形成されておらず、この側面には直接、コンタクトバリア膜23が形成されている。また、半導体基板11の上には、図1(b)に示すように、層間絶縁膜24、例えばBPSG膜等が形成されている。
【0049】
前記共通ソース線コンタクト19は、積層ゲート側面上に形成されたコンタクトバリア膜23から所定の距離を空けて配置されている。ビット線コンタクト18は、積層ゲート側面上に形成されたコンタクトバリア膜23に接触するように距離を空けずに配置されている。さらに、ビット線コンタクト18は、両側の積層ゲート上面の上に形成されたコンタクトバリア膜23に、一部分張り出して形成されている。このビット線コンタクト18は、半導体基板11上で、隣接する積層ゲート上のコンタクトバリア膜(窒化シリコン膜)23間に埋め込まれて形成されている。ビット線コンタクト18部の構造は、コンタクトバリア膜23及びゲートキャップ膜16をマスクとして用い、自己整合的な加工により形成したコンタクト孔にコンタクト材を埋め込んだセルフアラインコンタクト構造となっている。実際には、ビット線コンタクト18は、ゲートキャップ膜16及びコンタクトバリア膜23の一部分がエッチングされた積層ゲート間のコンタクト孔に埋め込まれた形状となっている。
【0050】
この実施の形態で示したNOR型メモリセルおいて、ビット線コンタクト18側では、ビット線コンタクト18と積層ゲート間のスペースを極力なくすこと(セルフアラインコンタクト構造)によって、メモリセルアレイの縮小化を図っている。一方、共通ソース線コンタクト19側では、セルフアラインコンタクト構造を取らず、さらにメモリセルの電気特性の変動を抑制するために、共通ソース線コンタクト19に近接する積層ゲート側面及びゲート絶縁膜12表面に二酸化シリコン膜のゲートバリア膜22を形成している。
【0051】
共通ソース線コンタクト19側において、セルフアラインコンタクト構造を取らないのは、消去動作時にソース拡散層と制御ゲート間に、10V以上の高電圧が印加されるため、セルフアラインコンタクト構造にするのが困難であるという理由による。
【0052】
共通ソース線コンタクト19側において、ゲート絶縁膜12表面をゲートバリア膜22で覆うのは、消去動作時にソース拡散層と半導体基板間に高電圧が印可されて発生したホットキャリア(主に正孔)がゲート絶縁膜12に注入されて、ゲート絶縁膜12とコンタクトバリア膜23との間に捕獲されるのを抑制するという理由による。
【0053】
前記実施の形態において、ゲートバリア膜22の膜厚は、ホットキャリアがトンネル注入されることを防止するために、100Å〜200Å程度必要である。コンタクトバリア膜23の膜厚は、セルフアラインによるコンタクト孔の形成時のエッチング選択比を考慮して、例えば200Å〜400Å程度必要である。
【0054】
また、ゲートバリア膜22として、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜(Al2O3など)、タンタル酸化膜(Ta3O5など)のような金属酸化膜である。また、コンタクトバリア膜23として、窒化シリコン膜を用いているが、その他の窒化物系絶縁膜を用いてもよい。
【0055】
このような構造を持つ第1の実施の形態のNOR型不揮発性半導体記憶装置によれば、セルフアラインコンタクト構造をもつビット線コンタクトのコンタクト孔形成時において、ビット線コンタクト18に近接する積層ゲートの側面にはゲートバリア膜(二酸化シリコン膜)22が形成されていないため、ゲートバリア膜22がエッチングされて空いた領域に、コンタクト材が入り込み、コンタクト材と制御ゲートとが短絡するようなことはない。
【0056】
さらに、ソース拡散層17Aに近接するゲート絶縁膜12とコンタクトバリア膜23との間には、ゲートバリア膜(二酸化シリコン膜)22が形成されているため、ゲート絶縁膜12とコンタクトバリア膜23との間にホットキャリアが捕獲されるのを抑制することができる。
【0057】
[第2の実施の形態]
次に、この発明の第2の実施の形態として、NAND型の不揮発性半導体記憶装置について説明する。
【0058】
図2(a)は、第2の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す平面図である。図2(b)は、前記メモリセルアレイの2B−2B線に沿った断面図である。
【0059】
p型シリコン半導体基板31あるいはp型ウェルには、素子分離用のトレンチ溝が形成されている。このトレンチ溝内部には、素子分離用絶縁材料、例えば二酸化シリコン材が埋め込まれている。このように素子分離された基板上のチャネル領域全面には、トンネル電流が流れ得る薄いトンネル絶縁膜32が形成されている。
【0060】
このトンネル絶縁膜32上には、電荷蓄積層33が形成されている。この電荷蓄積層33は、その側端部が素子分離領域と揃うように形成されている。電荷蓄積層33は、素子分離領域上にまで一部分が張り出しており、素子分離領域上で切断されてメモリセルごとに分離されている。電荷蓄積層33上には、ゲート間絶縁膜34を介して制御ゲート35が形成されている。
【0061】
前記制御ゲート35上には、ゲートキャップ膜36として、例えば窒化シリコン膜が形成されている。ゲートキャップ膜36及び制御ゲート35は、電荷蓄積層33と側端部が揃うように自己整合的に垂直加工されており、電荷蓄積層33、制御ゲート35及びゲートキャップ膜36により、積層ゲート構造が形成されている。積層ゲートの両側の半導体基板31には、チャネル部のp型半導体基板(あるいはp型ウェル)31と反対の極性の不純物がドーピングされたn型拡散層37が形成されている。これらn型拡散層37は、ソースあるいはドレインとなる。
【0062】
複数の積層ゲートは、n型拡散層を共有するように、直列接続されて配置されている。直列接続されたこれら積層ゲートの最端のn型拡散層37上には、それぞれビット線コンタクト38及び共通ソース線コンタクト39が形成されている。これらコンタクト38、39と隣接する積層ゲートは選択トランジスタとして動作する。選択トランジスタは、電荷蓄積層33と制御ゲート35が短絡されて直接、電荷蓄積層33に信号が印加される。選択トランジスタで挟まれた複数の積層ゲートはメモリセルとして動作する。
【0063】
前記ビット線コンタクト38及び共通ソース線コンタクト39は、導電材である低抵抗ポリシリコン及び金属材などからなる。これらコンタクト38、39の上部はそれぞれ平坦化されており、ビット線コンタクト38は金属電極からなるビット線40に、共通ソース線コンタクト39は共通ソース線41にそれぞれ接続されている。
【0064】
また、メモリセルの積層ゲート、及び選択トランジスタの積層ゲートは、二酸化シリコン膜からなるゲートバリア膜42で覆われている。さらに、ゲートバリア膜42上は、窒化シリコン膜からなるコンタクトバリア膜43で覆われている。ここで、ビット線コンタクト38に隣接する選択トランジスタの積層ゲートにおいて、ビット線コンタクト38に近接する側面は、ゲートバリア膜42が部分的に除去されており、この側面が直接、コンタクトバリア膜43で覆われた構造となっている。また、共通ソース線コンタクト39に隣接する選択トランジスタの積層ゲートにおいて、共通ソース線コンタクト39に近接する側面は、ゲートバリア膜42が部分的に除去されており、この側面が直接、コンタクトバリア膜43で覆われた構造となっている。言い換えると、選択トランジスタの積層ゲートのメモリセルに近接する側の側面には、ゲートバリア膜42が形成され、さらにこのゲートバリア膜42上にはコンタクトバリア膜43が形成されている。しかし、選択トランジスタの積層ゲートのビット線コンタクト38あるいは共通ソース線コンタクト39に近接する側の側面には、ゲートバリア膜42が形成されておらず、この側面には直接、コンタクトバリア膜43が形成されている。また、半導体基板31の上には、図2(b)に示すように、層間絶縁膜44、例えばBPSG膜等が形成されている。
【0065】
前記ビット線コンタクト38は、選択トランジスタの積層ゲート側面上に形成されたコンタクトバリア膜43に接触するように、距離を空けずに配置されている。さらに、ビット線コンタクト38は、両側の積層ゲート上に一部分張り出して形成されている。このビット線コンタクト38は、半導体基板31上で、隣接する選択トランジスタの積層ゲート上のコンタクトバリア膜(窒化シリコン膜)43間に埋め込まれて形成されている。ビット線コンタクト38部の構造は、コンタクトバリア膜43及びゲートキャップ膜36をマスクとして用い、自己整合的な加工により形成したコンタクト孔にコンタクト材を埋め込んだセルフアラインコンタクト構造となっている。図2(b)に示すように、ビット線コンタクト38は、ゲートキャップ膜36及びコンタクトバリア膜43の一部分がエッチングされた積層ゲート間のコンタクト孔に埋め込まれた形状となっている。
【0066】
同様に、前記共通ソース線コンタクト39は、選択トランジスタの積層ゲート側面上に形成されたコンタクトバリア膜43に接触するように、距離を空けずに配置されている。さらに、共通ソース線コンタクト39は、両側の積層ゲート上に一部分張り出して形成されている。この共通ソース線コンタクト39は、半導体基板31上で、隣接する選択トランジスタの積層ゲート上のコンタクトバリア膜(窒化シリコン膜)43間に埋め込まれて形成されている。共通ソース線コンタクト39部の構造は、コンタクトバリア膜43及びゲートキャップ膜36をマスクとして用い、自己整合的な加工により形成したコンタクト孔にコンタクト材を埋め込んだセルフアラインコンタクト構造となっている。図2(b)に示すように、共通ソース線コンタクト39は、ゲートキャップ膜36及びコンタクトバリア膜43の一部分がエッチングされた積層ゲート間のコンタクト孔に埋め込まれた形状となっている。
【0067】
この実施の形態で示したNAND型メモリセルでは、メモリセルの積層ゲートが二酸化シリコン膜のゲートバリア膜42で覆われ、さらにゲートバリア膜42が窒化シリコン膜のコンタクトバリア膜43で覆われている。一方、選択トランジスタの積層ゲートは、コンタクト38あるいは39と近接する側面がゲートバリア膜42で覆われておらず、直接、コンタクトバリア膜43で覆われた構造となっている。
【0068】
メモリセルの積層ゲートを二酸化シリコン膜のゲートバリア膜42で覆い、積層ゲート間のゲート絶縁膜32表面にゲートバリア膜42を形成する理由は、第1の実施の形態のNOR型メモリセルの場合と同様に、ホットキャリア(主に正孔)がゲート絶縁膜32に注入されて、ゲート絶縁膜32とコンタクトバリア膜43との間に捕獲されるのを抑制するためである。
【0069】
前記実施の形態において、ゲートバリア膜42の膜厚は、ホットキャリアがトンネル注入されることを防止するために、100Å〜200Å程度必要である。コンタクトバリア膜43の膜厚は、セルフアラインによるコンタクト孔の形成時のエッチング選択比を考慮して、例えば200Å〜400Å程度必要である。
【0070】
また、ゲートバリア膜42として、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜(Al2O3など)、タンタル酸化膜(Ta3O5など)のような金属酸化膜である。また、コンタクトバリア膜43として、窒化シリコン膜を用いているが、その他の窒化物系絶縁膜を用いてもよい。
【0071】
このような構造を持つ第2の実施の形態のNAND型不揮発性半導体記憶装置によれば、セルフアラインコンタクト構造をもつビット線コンタクト38(あるいは共通ソース線コンタクト39)のコンタクト孔形成時において、ビット線コンタクト(あるいは共通ソース線コンタクト)に近接する積層ゲートの側面にはゲートバリア膜(二酸化シリコン膜)42が形成されていないため、ゲートバリア膜42がエッチングされて空いた領域に、コンタクト材が入り込み、コンタクト材と制御ゲートとが短絡するようなことはない。
【0072】
さらに、メモリセルの積層ゲート両側(ソースあるいはドレインをなすn型拡散層37上)のゲート絶縁膜32と、コンタクトバリア膜43との間には、ゲートバリア膜(二酸化シリコン膜)42が形成されているため、ゲート絶縁膜32とコンタクトバリア膜43との間にホットキャリアが捕獲されるのを抑制することができる。これにより、ホットキャリア捕獲の影響によるメモリセルの電気特性変動を防止することができる。
【0073】
次に、前記NAND型メモリセルの製造方法について説明する。
【0074】
図3(a)、図3(b)、図4(a)、図4(b)は前記NAND型メモリセルの製造方法を示す主な工程の断面図である。
【0075】
図3(a)に示すように、電荷蓄積層33及び制御ゲート35を有する積層構造上に、窒化シリコン膜からなるゲートキャップ膜36を形成する。これら電荷蓄積層33、制御ゲート35、及びゲートキャップ膜36の側端部が揃うように、自己整合的に垂直加工して積層ゲートを形成する。
【0076】
積層ゲートを形成した後、ゲートバリア膜42として二酸化シリコン膜を堆積する。その後、ビット線コンタクト38あるいは共通ソース線コンタクト39と近接する選択トランジスタの積層ゲート側面上のゲートバリア膜42を、リソグラフィ及びエッチング処理によって剥離する。
【0077】
続いて、図3(b)に示すように、コンタクト孔開口時のコンタクトバリア膜43となる窒化シリコン膜を堆積する。さらに、このコンタクトバリア膜43上に、層間絶縁膜(例えばBPSG膜)44のを形成し、熱アニールによって層間絶縁膜44をメルトさせた後、例えばCMP等によって層間絶縁膜44を平坦化する。
【0078】
次に、図4(a)に示すように、リソグラフィ及びドライエッチングによりコンタクト孔を開口する。このとき、層間絶縁膜(BPSG膜)44とコンタクトバリア膜(窒化シリコン膜)43のエッチング選択比に対応して、ゲートキャップ膜(窒化シリコン膜)36の一部もエッチングされる。
【0079】
続いて、図4(b)に示すように、HF処理などの界面清浄処理を行った後、コンタクト材、例えば低抵抗ポリシリコンやタングステン(W)などの金属を埋め込み、平坦化してビット線コンタクト38、及び共通ソース線コンタクト39を形成する。
【0080】
このようなNAND型メモリセルの製造方法では、ビット線コンタクト38あるいは共通ソース線コンタクト39と接する選択トランジスタの積層ゲート側面上のゲートバリア膜42を予め剥離することにより、コンタクト孔の開口時にゲートバリア膜42が露出してこのゲートバリア膜42が局所的にエッチバックされ、その後、コンタクト材を埋め込んだときにコンタクト材と制御ゲート35が短絡することを防止している。
【0081】
[第3の実施の形態]
次に、この発明の第3の実施の形態として、NAND型の不揮発性半導体記憶装置について説明する。前記第2の実施の形態では、コンタクト38あるいは39と近接する選択トランジスタの積層ゲート側面を覆うゲートバリア膜42を全て剥離しているが、この第3の実施の形態ではドライエッチング条件を最適化してゲートキャップ膜36の側面を覆うゲートバリア膜42のみを除去している。
【0082】
図5は、第3の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【0083】
図5に示すように、コンタクト38あるいは39に近接する積層ゲート側面を覆うゲートバリア膜42Aは、電荷蓄積層33側面及びゲート間絶縁膜34側面の全域と、制御ゲート35側面の一部のみを覆っている。その他の構造は、前記第2の実施の形態と同様である。
【0084】
図5に示すような構造を形成するには、コンタクト孔の開口時において、ドライエッチング条件を最適化し、積層ゲートの側面を覆うゲートバリア膜を制御ゲート35の側面まで後退させればよい。
【0085】
このような構造を持つ第3の実施の形態でも、ビット線コンタクト38(あるいは共通ソース線コンタクト39)に近接するゲートキャップ膜36の側面にはゲートバリア膜(二酸化シリコン膜)42Aが形成されていないため、コンタクト孔形成時において、ゲートバリア膜42Aが露出することはない。したがって、コンタクト孔形成時に、ゲートバリア膜42Aが露出し、ゲートバリア膜42Aがエッチングされて空いた領域に、コンタクト材が入り込み、コンタクト材と制御ゲートとが短絡するようなことはない。
【0086】
さらに、選択トランジスタ及びメモリセルの積層ゲート両側(ソースあるいはドレインをなすn型拡散層37上)のゲート絶縁膜32と、コンタクトバリア膜43との間には、ゲートバリア膜(二酸化シリコン膜)42Aが形成されているため、ゲート絶縁膜32とコンタクトバリア膜43との間にホットキャリアが捕獲されるのを抑制することができる。これにより、ホットキャリア捕獲の影響によるメモリセルの電気特性変動を防止することができる。
【0087】
なお、ゲートバリア膜42Aとして、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜(Al2O3など)、タンタル酸化膜(Ta3O5など)のような金属酸化膜である。
【0088】
[第4の実施の形態]
次に、この発明の第4の実施の形態として、NAND型の不揮発性半導体記憶装置について説明する。前記第3の実施の形態では、コンタクト38あるいは39と近接する選択トランジスタのゲートキャップ膜36の側面を覆うゲートバリア膜42のみを除去しているが、この第4の実施の形態では選択トランジスタ及びメモリセル双方のゲートキャップ膜36の側面を覆うゲートバリア膜42を除去している。
【0089】
図6は、第4の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【0090】
図6に示すように、コンタクト38あるいは39に近接する積層ゲート側面を覆うゲートバリア膜42Aは、電荷蓄積層33側面及びゲート間絶縁膜34側面の全域と、制御ゲート35側面の一部のみを覆っている。さらに、メモリセルの積層ゲート側面を覆うゲートバリア膜42Aも、電荷蓄積層33側面及びゲート間絶縁膜34側面の全域と、制御ゲート35側面の一部のみを覆っている。その他の構造は、前記第2の実施の形態と同様である。
【0091】
図6に示すような構造を形成するには、コンタクト孔の開口時において、リソグラフィを用いずにドライエッチング条件を最適化し、選択トランジスタのゲートキャップ膜36側面と同様に、メモリセルの積層ゲートのゲートキャップ膜36側面を覆うゲートバリア膜を同時にエッチングし、制御ゲート35の側面まで後退させればよい。
【0092】
このような構造を持つ第4の実施の形態でも、ビット線コンタクト38(あるいは共通ソース線コンタクト39)に近接するゲートキャップ膜36の側面にはゲートバリア膜(二酸化シリコン膜)42Aが形成されていないため、コンタクト孔形成時において、ゲートバリア膜42Aが露出することはない。したがって、コンタクト孔形成時に、ゲートバリア膜42Aが露出し、ゲートバリア膜42Aがエッチングされて空いた領域に、コンタクト材が入り込み、コンタクト材と制御ゲート35とが短絡するようなことはない。
【0093】
さらに、選択トランジスタ及びメモリセルの積層ゲート両側(ソースあるいはドレインをなすn型拡散層37上)のゲート絶縁膜32と、コンタクトバリア膜43との間には、ゲートバリア膜(二酸化シリコン膜)42Aが形成されているため、ゲート絶縁膜32とコンタクトバリア膜43との間にホットキャリアが捕獲されるのを抑制することができる。これにより、ホットキャリア捕獲の影響によるメモリセルの電気特性変動を防止することができる。
【0094】
なお、ゲートバリア膜42Aとして、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜(Al2O3など)、タンタル酸化膜(Ta3O5など)のような金属酸化膜である。
【0095】
[第5の実施の形態]
次に、この発明の第5の実施の形態として、NAND型の不揮発性半導体記憶装置について説明する。この第5の実施の形態では、前記第2の実施の形態と共通する部分には共通する参照符号を付す。
【0096】
図7(a)は、第5の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイのワード線に沿った断面図である。図7(b)は、前記メモリセルアレイのビット線コンタクト部のワード線方向の断面図である。図7(c)は、前記NAND型不揮発性半導体記憶装置の周辺回路を構成する周辺トランジスタの断面図である。この周辺トランジスタは、例えば、ゲート絶縁膜がメモリセルに比べて非常に厚い高耐圧系トランジスタであるとする。
【0097】
電荷蓄積層の側端部が素子分離領域を形成するトレンチ溝と揃った自己整合STI構造は、スラッシュメモリにおける素子分離構造として有効である。しかし、図12に示したように、素子分離領域が半導体基板よりも高く形成されるため、隣接する制御ゲートの間の領域においては、ゲートバリア膜214及びコンタクトバリア膜215がスペーサ状に素子分離領域217の側面に残るという問題があった。
【0098】
この実施の形態では、図7(b)に示すように、隣接する制御ゲート間の素子分離絶縁膜51の膜厚を制御ゲート35下の素子分離絶縁膜52の膜厚よりも薄くすることにより、ゲートバリア膜42及びコンタクトバリア膜43の残さをなくしている。この結果、ビット線コンタクト形成部において、半導体基板の露出面積を大きくして、コンタクト抵抗を低下させることができる。
【0099】
また、周辺回路を構成する周辺トランジスタのうち、特に高耐圧系トランジスタのゲート絶縁膜の膜厚はメモリセルのゲート絶縁膜よりも一般的に非常に厚い。このため、コンタクト孔の形成時に、コンタクトバリア膜43及びゲートバリア膜42をエッチングした後、周辺トランジスタの厚いゲート絶縁膜を除去する必要があり、セルフアラインコンタクト構造を持つビット線コンタクトと同時に、周辺トランジスタのコンタクトを形成することは困難であった。
【0100】
これに対して、この実施の形態では、図7(c)に示すように、予め高耐圧系トランジスタのコンタクト53が形成される拡散層上のゲート絶縁膜54を、薄膜化している。これにより、ビット線コンタクトのコンタクト孔形成と同時に、高耐圧系トランジスタのコンタクト孔形成が可能になっている。
【0101】
実際に、この構造を形成する方法を以下に説明する。
【0102】
まず、ゲートキャップ膜を含めた積層ゲートを垂直加工した後、ゲートキャップ膜をマスクにしてゲート間の素子分離絶縁膜とゲート絶縁膜をエッチングする。このとき、ゲートキャップ膜である窒化シリコン膜とシリコン基板に対して、高選択比を得られるエッチングを行うことが重要である。また、エッチング量は高耐圧系トランジスタのゲート絶縁膜が除去可能な量とする必要がある。さらに、素子分離絶縁膜の高さはトレンチ溝上部、すなわち半導体基板面より高く、電荷蓄積層上部より低い必要がある。このエッチングによって、ゲート間の素子分離絶縁膜の膜厚はゲート下の素子分離絶縁膜の膜厚よりも薄くなる。
【0103】
熱酸化などによりゲート側面の表面処理を行った後、ゲートバリア膜42及びコンタクトバリア膜43を形成した際、予め素子分離絶縁膜の膜厚を薄くしているため、素子分離絶縁膜51の側面露出高さが低くなり、コンタクト孔の開口時にスペーサ状の残さが発生するのを抑制できる。
【0104】
この発明は、前述した実施の形態に限定されるものではなく、ゲート絶縁膜の厚さや電極材料などを適当に選択することも可能である。
【0105】
この発明の望ましい実施態様を以下に記しておく。
【0106】
1.電荷蓄積層を構成する導電材は、例えば不純物ドーピングにより電気伝導率が高い多結晶シリコン材、あるいは非晶質シリコン材である。
【0107】
2.電荷蓄積層は、半導体基板上に形成された、例えば100Å程度の熱酸化膜上に形成されている。
【0108】
3.制御ゲートは、例えば不純物ドーピングにより電気伝導率が高い多結晶シリコン材あるいは非晶質シリコン材等のシリコン材単層、またはタングステン(W)等の高融点金属材、タングステンシリサイド(WSi)等のシリサイドとシリコンとの積層構造、または前記シリコン材上にチタン(Ti)等の金属を堆積し、熱アニールによりシリコンと化学的に反応させて形成したサリサイド、またはアルミニウム(Al)等の低抵抗金属材である。
【0109】
4.制御ゲートは、電荷蓄積層上に形成された、例えば100Å〜200Å程度の二酸化シリコン膜、あるいは二酸化シリコンと窒化シリコン膜の積層膜上に形成されている。
【0110】
5.素子分離絶縁膜は、例えば高アスペクトの埋め込み特性に優れた二酸化シリコン材、あるいはリン(P)やボロン(B)等の不純物を含むPSG、BPSG等、あるいは前記材料の積層構造である。
【0111】
この発明は、第1の絶縁膜(例えば二酸化シリコン膜)及び第2の絶縁膜(例えば窒化シリコン膜)で覆われたメモリセル及び選択トランジスタのうち、少なくともビット線コンタクトが隣接する積層ゲートの側面から第1の絶縁膜を除去することと、制御ゲート間の素子分離用絶縁膜を制御ゲート下の素子分離用絶縁膜よりも薄くしてビット線コンタクト部の素子分離用絶縁膜の側壁高さを下げることと、高耐圧系トランジスタのソース拡散層あるいはドレイン拡散層に接続されるコンタクト部のゲート絶縁膜の膜厚を、前記トランジスタのゲート電極下のゲート絶縁膜の膜厚よりも薄くすることにより、ビット線コンタクトをセルフアラインコンタクト構造とする際の加工マージンを高くでき、高密度化及び高信頼性化を図ることができる不揮発性半導体記憶装置が実現できる。
【0112】
なお、第1の絶縁膜として、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜(Al2O3など)、タンタル酸化膜(Ta3O5など)のような金属酸化膜である。また、第2の絶縁膜として、窒化シリコン膜を用いているが、その他の窒化物系絶縁膜を用いてもよい。
【図面の簡単な説明】
【0113】
【図1】(a)は第1の実施の形態のNOR型不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す平面図であり、(b)は前記メモリセルアレイの1B−1B線に沿った断面図である。
【図2】(a)は第2の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す平面図であり、(b)は前記メモリセルアレイの2B−2B線に沿った断面図である。
【図3】前記第2の実施の形態のNAND型メモリセルの製造方法を示す主な第1工程の断面図である。
【図4】前記第2の実施の形態のNAND型メモリセルの製造方法を示す主な第2工程の断面図である。
【図5】第3の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【図6】第4の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【図7】第5の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【図8】(a)は従来のNOR型のフラッシュメモリにおけるメモリセルアレイの構成を示す平面図であり、(b)は前記メモリセルアレイの8B−8B線に沿った断面図である。
【図9】(a)は従来のNAND型のフラッシュメモリにおけるメモリセルアレイの構成を示す平面図であり、(b)は前記メモリセルアレイの9B−9B線に沿った断面図である。
【図10】窒化シリコン膜と積層ゲートの間に二酸化シリコン膜を挟む構造において、セルフアラインコンタクトを形成する場合の第1工程の断面図である。
【図11】窒化シリコン膜と積層ゲートの間に二酸化シリコン膜を挟む構造において、セルフアラインコンタクトを形成する場合の第2工程の断面図である。
【図12】図11(b)に示したメモリセルアレイを図9(a)中の12−12線に沿って切断した場合の断面図である。
【符号の説明】
【0114】
11…p型シリコン半導体基板(あるいはp型ウェル)、12…トンネル絶縁膜、13…電荷蓄積層、14…ゲート間絶縁膜、15…制御ゲート、16…ゲートキャップ膜、17A…ソース、17B…ドレイン、18…ビット線コンタクト、19…共通ソース線コンタクト、20…ビット線、21…共通ソース線、22…ゲートバリア膜、23…コンタクトバリア膜、24…層間絶縁膜、31…p型シリコン半導体基板(あるいはp型ウェル)、32…トンネル絶縁膜、33…電荷蓄積層、34…ゲート間絶縁膜、35…制御ゲート、36…ゲートキャップ膜、37…n型拡散層、38…ビット線コンタクト、39…共通ソース線コンタクト、40…ビット線、41…共通ソース線、42…ゲートバリア膜、43…コンタクトバリア膜、44…層間絶縁膜
【技術分野】
【0001】
この発明は、不揮発性半導体記憶装置に関するものであり、特に高密度化、高集積化に適したメモリセルアレイを有する不揮発性半導体記憶装置に関するものである。
【背景技術】
【0002】
電気的にデータの書き換えが可能で、高密度化、大容量化に適した不揮発性半導体記憶装置として、フラッシュメモリが良く知られている。一般に、フラッシュメモリでは、電荷蓄積層と制御ゲートが積層された積層ゲートを持つMOSトランジスタ構造のメモリセルが、複数個接続されてアレイ状に配置されている。これらメモリセルの制御ゲートにはワード線信号が入力され、メモリセルのソースまたはドレインにはビット線信号が入力される。
【0003】
図8(a)は、NOR型のフラッシュメモリにおけるメモリセルアレイの構成を示す平面図である。図8(b)は、図8(a)に示したメモリセルアレイの8B−8B線に沿った断面図である。
【0004】
図8(b)に示すように、p型シリコン半導体基板101上には、トンネルゲート絶縁膜102を介して電荷蓄積層103が形成されている。電荷蓄積層103上には、ゲート間絶縁膜104を介して制御ゲート105が形成されている。メモリセルは、電荷蓄積層103と制御ゲート105が積層された積層ゲートを有している。この積層ゲートは、側端部が揃うように、自己整合的に垂直に加工されている。
【0005】
また、1つのメモリセルは、n型拡散層によって形成されたソース106A及びドレイン106Bを有している。ソース106A及びドレイン106Bは、積層ゲートの両側に形成されている。ソース106A及びドレイン106Bの一方がビット線コンタクト107を介してビット線108に接続され、他方が共通ソース線コンタクト109を介して共通ソース線110に接続されている。
【0006】
なお、共通ソース線110とソース106Aとの接続は、ビット線と同様にコンタクトを介する構造、埋め込み金属線で直接接続する構造、各ビット線毎のメモリセルのソースを、拡散層を用いて連結する構造などが広く用いられている。ここでは、コンタクト109を介して共通ソース線110に接続する場合を示した。
【0007】
前記ビット線コンタクト107はその側端部が積層ゲートと隣接しており、ビット線108との接続部においてはコンタクト107の一部が積層ゲート上にまで張り出した、いわゆるセルフアラインコンタクト構造になっている。このような構造になっているのは、ビット線コンタクト107と積層ゲート間の寸法余裕をなくして、メモリセルアレイの微細化を行うためである。セルフアラインコンタクト形状とするために、積層ゲートはキャップ材111、例えば窒化シリコン膜によって周囲を覆われており、特に制御ゲート上105のキャップ材111は厚く形成されている。これにより、コンタクト孔内に埋め込まれた導電材、例えば低抵抗ポリシリコンや金属材と、制御ゲート105が短絡することを防止している。なお、112はBPSG膜等からなる層間絶縁膜である。
【0008】
前記共通ソース線コンタクト109はセルフアラインコンタクト構造ではなく、積層ゲートとコンタクト109間に余裕をとっている。これは、NOR型メモリでは、消去動作時に制御ゲートとソース間に10V程度の電位差が発生するためであり、このときの耐圧を保つためにセルフアラインコンタクト化が困難であるためである。
【0009】
図9(a)は、NAND型のフラッシュメモリにおけるメモリセルアレイの構成を示す平面図である。図9(b)は、図9(a)に示したメモリセルアレイの9B−9B線に沿った断面図である。
【0010】
複数個のメモリセルがソース及びドレインを共有して直列に接続されて、NAND列を構成している。NAND列の両端には、選択トランジスタが配置されている。両端に配置された選択トランジスタのうち、一方の選択トランジスタのドレインあるいはソースは、ビット線コンタクト207を介してビット線208に接続され、他方の選択トランジスタのドレインあるいはソースは、共通ソース線コンタクト209を介して共通ソース線210に接続されている。
【0011】
図9(b)は、図9(a)に示した前記メモリセルアレイの9B−9B線に沿った断面図である。
【0012】
メモリセル及び選択トランジスタは、NOR型メモリセルと同様に電荷蓄積層203と制御ゲート205が積層された積層ゲートを有している。選択トランジスタの電荷蓄積層203あるいは電荷蓄積層203と制御ゲート205は、図面で示した領域とは別の箇所においてゲート信号線に接続されている。
【0013】
前記ビット線コンタクト207は、その側端部が積層ゲートと隣接しており、ビット線208との接続部においてはコンタクト207の一部が積層ゲート上にまで張り出した、いわゆるセルフアラインコンタクト構造となっている。これは、ビット線コンタクト207と積層ゲート間の寸法余裕をなくして、メモリセルアレイの微細化を行うためである。セルフアラインコンタクト形状とするために、積層ゲートはキャップ材211、例えば窒化シリコン膜によって周囲を覆われており、特に制御ゲート205上のキャップ材211は厚く形成されている。これにより、コンタクト孔内に埋め込まれた導電材、例えば低抵抗ポリシリコンや金属材と、制御ゲート205が短絡することを防止している。
【0014】
なお、NAND型ではビット線コンタクト207と同様に、共通ソース線コンタクト209もセルフアラインコンタクト構造となっている。これは、NAND型メモリでは、共通ソース線210と、ソース線に隣接する選択トランジスタの制御ゲート205との間に電源電圧(3V程度)の電位差しか発生しないためであり、セルフアラインコンタクト化を行っても問題が生じないからである。
【0015】
セルフアラインコンタクト構造は、コンタクトとゲート間の余裕をなくして、ビット線208方向のセルアレイ長を縮小することが目的であり、NAND型、NOR型にかかわらず、非常に効果的である。また、デザインルールの縮小に伴い、ゲート長が縮小されるに連れて、セルフアラインコンタクト構造は有効性がさらに高まると考えられる。これは、リソグラフィ時の合わせばらつきなどは、ゲート長の縮小と同様の割合でスケーリングされ難いため、コンタクトとゲート間の距離はゲート長と同程度には縮小されないからである。
【0016】
ここで、ビット線コンタクト207及び共通ソース線コンタクト209の形成は、通常以下のように行われる。まず、積層ゲートを層間絶縁膜213、例えば二酸化シリコン膜にボロンやリン等の不純物を混入してメルト性を高めたBPSG膜などで埋め込み、CMP等により平坦化処理を行う。
【0017】
その後、ドライエッチングにて、コンタクト孔の開口を行う。このコンタクト孔の開口では、制御ゲート205を覆っているキャップ材211と層間絶縁膜213とのエッチング選択比が高くないと、制御ゲート205上のキャップ材211が薄くなり、あるいは完全に除去されて制御ゲート205が露出してしまう。この場合、コンタクト材の埋め込み時に、制御ゲート205とコンタクト材とが短絡する不良が発生する。このため、キャップ材211には、二酸化シリコン系の層間絶縁膜213に対して、比較的高選択比が得られる窒化シリコン系膜が広く用いられている。
【0018】
ところが、窒化シリコン系膜がトランジスタのゲートを覆って形成されると、ゲート脇の拡散層上に、主に二酸化シリコン膜からなるゲート絶縁膜と窒化シリコン膜とからなる積層絶縁膜構造が形成されるため、トランジスタの五極管動作時にチャネルで発生するホットエレクトロンが積層絶縁膜界面(ゲート絶縁膜と窒化シリコン膜との界面)に捕獲されて電子トラップとなる。この電子トラップが発生すると、トランジスタのオン電流の変調、しきい値電圧の変動、サーフェス接合耐圧劣化などを引き起こすことが一般に知られている。
【0019】
フラッシュメモリは、メモリセルアレイと周辺回路とを有している。周辺回路は、メモリセルアレイ領域の外側に形成され、制御ゲート信号やビット線信号を発生し駆動するための回路である。このフラッシュメモリでは、加工工程削減と加工プロセスの共通化を図るために、周辺回路を構成する周辺トランジスタもメモリセルと同様のゲート構造とする場合が多い。このため、周辺トランジスタも、ゲートがキャップ材で覆われた形状となり、メモリセルや選択トランジスタと同様に前述した特性劣化を起こす可能性が大きい。
【0020】
この問題を解決するために、窒化シリコン膜とゲートとの間に二酸化シリコン系膜を挟む構造が提案されている(例えば、特許文献1参照)。拡散層上の薄いゲート絶縁膜と窒化シリコン膜の間に二酸化シリコン系膜を挟むことで、拡散層と窒化シリコン膜の間の距離を広げてホットエレクトロンの捕獲を抑制することが目的である。
【0021】
ところが、この窒化シリコン膜とゲートとの間に二酸化シリコン系膜を挟む構造を、前述のセルフアラインコンタクト構造と合わせることは以下のような問題があり、非常に難しい。
【0022】
図10(a)、図10(b)、図11(a)、図11(b)は、窒化シリコン膜と積層ゲートとの間に二酸化シリコン系膜を挟む構造において、セルフアラインコンタクトを形成する場合の工程の断面図である。
【0023】
積層ゲート形成後に、二酸化シリコン膜214と窒化シリコン膜215を、それぞれ例えば200Åと400Å程度、順に堆積する。さらに、層間絶縁膜213を埋め込み、熱アニールによって層間絶縁膜213をメルトさせた後、図10(a)に示すように、例えばCMP等によって層間絶縁膜213を平坦化する。
【0024】
続いて、図10(a)に示す構造上に、レジスト膜216を塗布する。その後、図10(b)に示すように、リソグラフィ法により、コンタクト部に相当するレジスト膜216を開口する。
【0025】
次に、レジスト膜216をマスクとしたドライエッチングにより、図11(a)に示すように、層間絶縁膜213をエッチングする。このとき、層間絶縁膜213と窒化シリコン膜のエッチング選択比に対応して、窒化シリコン膜215及びキャップ材211の窒化シリコン膜がエッチングされる。一般に、ゲート端部はエッチングが集中し、膜減りが多くなりやすいため、一部分で二酸化シリコン膜214が露出し、最悪の場合には二酸化シリコン膜214がエッチバックされてしまう可能性がある。
【0026】
この後、図11(a)に示す構造上に、HF処理などの界面清浄処理を施してから、コンタクト材217、例えば低抵抗ポリシリコンやタングステン(W)などの金属を埋め込み、図11(b)に示すように、コンタクト材217を平坦化してコンタクトの形成を終了する。
【0027】
前述した製造方法では、コンタクト孔内の二酸化シリコン膜214がエッチバックされて後退した部分にコンタクト材217(埋め込み電極材)が入り込み、制御ゲート205と短絡する可能性が高くなる。したがって、従来の技術では、信頼性向上のための、窒化シリコン膜215と積層ゲートとの間に二酸化シリコン膜214を挟む構造は、セルフアラインコンタクト構造と共通に用いることが困難である。
【0028】
また、セルフアラインコンタクト構造を、ビット線コンタクト及び共通ソース線コンタクトに使用する場合の他の問題点として、素子分離絶縁膜の段差部分の側面への膜残りがある。
【0029】
図12は、図11(b)に示したメモリセルアレイを、図9(a)中の12−12線に沿って切断した場合の断面図である。
【0030】
図12に示すように、素子分離絶縁膜217で挟まれた半導体領域上では、ビット線コンタクト207と半導体領域とが電気的に接続されている。素子分離絶縁膜217の両側の側面には、積層ゲートを覆っている二酸化シリコン膜214及び窒化シリコン膜215がスペーサ状に残っている。これが、ビット線コンタクト207と半導体領域とのコンタクト面積を著しく減少させている。このコンタクト面積の減少は、セル電流の実効的な低下を招くため、コンタクト孔の開口時に、半導体領域上の窒化シリコン膜215を完全に除去しなければならない。
【0031】
しかし、一方では制御ゲート205上の窒化シリコン膜はセルフアラインコンタクトのために残す必要がある。このトレードオフのため、加工マージンが著しく低下してしまう。
【0032】
前記問題は、特に素子分離絶縁膜が半導体領域よりも高く形成される場合により顕著となる。自己整合STI法(例えば、特許文献2参照)を用いて素子分離を行った場合には、素子分離絶縁膜が半導体基板よりも高く形成されるため、LOCOS素子分離構造に比べてより影響は大きい。前記自己整合STI法とは、浅いトレンチ溝素子分離(STI)法の一種であり、電荷蓄積層を堆積した後に、トレンチ溝を形成する方法である。
【0033】
また、ビット線コンタクト内に埋め込むコンタクト材として低抵抗ポリシリコンを用いた場合は、TiやTiNなどのバリアメタル材をバッファ膜として用いることがなく、拡散層の不純物濃度が比較的低い場合でもコンタクト抵抗の異常や接合リーク増加などを引き起こすことなく、オーミック接触が得られるという特徴がある。
【0034】
このため、金属埋め込みコンタ クトよりもコンタクト抵抗が増加するものの、コンタクトと半導体領域の余裕を減らして、素子の縮小を図る目的で、ビット線コンタクトと同一の埋め込み材を用いたコンタクトを、周辺回路を構成する周辺トランジスタで使用する場合がある。例えば、高耐圧系トランジスタの拡散層へのコンタクトに用いる場合が報告されている(例えば、特許文献3参照)。
【0035】
この場合、高耐圧系トランジスタのコンタクト孔の開口を、ビット線コンタクトのコンタクト孔開口と同時に行う必要がある。ところが、高耐圧系トランジスタのゲート絶縁膜はメモリセルに比べて、はるかに厚い。例えば、メモリセルのゲート絶縁膜の膜厚が100Å程度であるのに対して、高耐圧系トランジスタのゲート絶縁膜の膜厚はNOR型フラッシュメモリで150Å〜200Å、NAND型フラッシュメモリで300Å〜400Åである。したがって、高耐圧系トランジスタの拡散層上にコンタクト孔を完全に開口するためには、拡散層上の窒化シリコン膜をエッチング除去後、さらに、ゲート絶縁膜を150Å〜400Å程度エッチングする必要がある。
【0036】
しかし、追加エッチングを行えば、ビット線コンタクトにおいて制御ゲート上のキャップ材の膜減りが生じたり、コンタクト部に一部かかっている素子分離絶縁膜がエッチングで後退するといった不良が発生する。つまり、ビット線コンタクトの形成にセルフアラインコンタクト構造を採用する場合には、周辺トランジスタのコンタクトをビット線コンタクトと同一工程にて形成することがきわめて困難になるといった問題がある。
【0037】
以上述べたように、ビット線コンタクトをセルフアラインコンタクト構造とする場合に、従来提案されている技術が使用できないという問題がある。
【特許文献1】特願平11−328149号公報
【特許文献2】特願平6−071567号公報
【特許文献3】特願平11−273466号公報
【発明の開示】
【発明が解決しようとする課題】
【0038】
この発明は、積層ゲートを覆っている絶縁膜が素子分離絶縁膜の両側側面にスペーサ状に残る残さを減少させることができ、コンタクトと半導体領域とのコンタクト面積を増加させることができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0039】
この発明の第1の不揮発性半導体記憶装置は、半導体基板に形成された複数のトレンチ溝に埋め込まれた素子分離用絶縁材からなる素子分離領域と、前記素子分離領域によって電気的に分離された複数の第1導電型の第1半導体領域と、前記第1半導体領域に、互いに離間して形成された第2導電型の第2、第3半導体領域と、前記第2半導体領域と前記第3半導体領域との間の前記第1半導体領域上に、ゲート絶縁膜を介して形成され、電荷蓄積層、制御ゲート、及びこの制御ゲート上のキャップ絶縁膜を含む積層ゲートと、前記第2、第3半導体領域上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、信号の入出力を行うビット線と、前記層間絶縁膜上に形成され、信号の入出力を行うソース線と、前記層間絶縁膜内に埋め込まれ、前記第2半導体領域と前記ビット線とを電気的に接続するビット線コンタクトと、前記層間絶縁膜内に埋め込まれ、前記第3半導体領域と前記ソース線とを電気的に接続するソース線コンタクトとを具備する不揮発性半導体記憶装置であって、前記電荷蓄積層は前記トレンチ溝と側端面が揃うように配置されており、前記素子分離領域は半導体基板面より高い位置まで形成されており、かつ前記制御ゲート下の素子分離領域の位置は制御ゲート間の素子分離領域の位置より高いことを特徴とする。
【発明の効果】
【0040】
この発明によれば、積層ゲートを覆っている絶縁膜が素子分離絶縁膜の両側側面にスペーサ状に残る残さを減少させることができ、コンタクトと半導体領域とのコンタクト面積を増加させることができる不揮発性半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【0041】
以下、図面を参照してこの発明の実施の形態について説明する。
【0042】
[第1の実施の形態]
まず、この発明の第1の実施の形態として、NOR型の不揮発性半導体記憶装置について説明する。
【0043】
図1(a)は、第1の実施の形態のNOR型不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す平面図である。図1(b)は、前記メモリセルアレイの1B−1B線に沿った断面図である。
【0044】
p型シリコン半導体基板11あるいはp型ウェルには、素子分離用のトレンチ溝が形成されている。このトレンチ溝内部には、素子分離用絶縁材料、例えば二酸化シリコン材が埋め込まれている。このように素子分離された基板上のチャネル領域全面には、トンネル電流が流れ得る薄いトンネル絶縁膜12が形成されている。
【0045】
このトンネル絶縁膜12上には、電荷蓄積層13が形成されている。この電荷蓄積層13は、その側端部が素子分離領域と揃うように形成されている。電荷蓄積層13は、素子分離領域上にまで一部分が張り出しており、素子分離領域上で切断されてメモリセルごとに分離されている。電荷蓄積層13上には、ゲート間絶縁膜14を介して制御ゲート15が形成されている。
【0046】
前記制御ゲート15上には、ゲートキャップ膜16として、例えば窒化シリコン膜が形成されている。ゲートキャップ膜16及び制御ゲート15は、電荷蓄積層13と側端部が揃うように自己整合的に垂直加工されており、電荷蓄積層13、制御ゲート15及びゲートキャップ膜16により、積層ゲート構造が形成されている。積層ゲートの両側の半導体基板11には、チャネル部のp型半導体基板(あるいはp型ウェル)11と反対の導電型の不純物がドーピングされたソース17A及びドレイン17Bが形成されている。これらソース17A及びドレイン17Bは、n型拡散層からなる。
【0047】
前記ドレイン17B上には、このドレイン17Bに接続されたビット線コンタクト18が形成されている。ソース17A上には、このソース17Aに接続された共通ソース線コンタクト19が形成されている。ビット線コンタクト18及び共通ソース線コンタクト19は、導電材である低抵抗ポリシリコン及び金属材などからなる。これらコンタクト18、19の上部はそれぞれ平坦化されており、ビット線コンタクト18は金属電極からなるビット線20に、共通ソース線コンタクト19は共通ソース線21にそれぞれ接続されている。
【0048】
また、メモリセルの積層ゲートは、二酸化シリコン膜からなるゲートバリア膜22で覆われている。さらに、ゲートバリア膜22上は、窒化シリコン膜からなるコンタクトバリア膜23で覆われている。ここで、ビット線コンタクト18に近接する積層ゲートの側面は、ゲートバリア膜22が部分的に除去されており、この側面が直接、コンタクトバリア膜23で覆われた構造となっている。言い換えると、共通ソース線コンタクト19に近接する積層ゲートの側面には、ゲートバリア膜22が形成され、さらにこのゲートバリア膜22上にはコンタクトバリア膜23が形成されている。一方、ビット線コンタクト18に近接する積層ゲートの側面には、ゲートバリア膜22が形成されておらず、この側面には直接、コンタクトバリア膜23が形成されている。また、半導体基板11の上には、図1(b)に示すように、層間絶縁膜24、例えばBPSG膜等が形成されている。
【0049】
前記共通ソース線コンタクト19は、積層ゲート側面上に形成されたコンタクトバリア膜23から所定の距離を空けて配置されている。ビット線コンタクト18は、積層ゲート側面上に形成されたコンタクトバリア膜23に接触するように距離を空けずに配置されている。さらに、ビット線コンタクト18は、両側の積層ゲート上面の上に形成されたコンタクトバリア膜23に、一部分張り出して形成されている。このビット線コンタクト18は、半導体基板11上で、隣接する積層ゲート上のコンタクトバリア膜(窒化シリコン膜)23間に埋め込まれて形成されている。ビット線コンタクト18部の構造は、コンタクトバリア膜23及びゲートキャップ膜16をマスクとして用い、自己整合的な加工により形成したコンタクト孔にコンタクト材を埋め込んだセルフアラインコンタクト構造となっている。実際には、ビット線コンタクト18は、ゲートキャップ膜16及びコンタクトバリア膜23の一部分がエッチングされた積層ゲート間のコンタクト孔に埋め込まれた形状となっている。
【0050】
この実施の形態で示したNOR型メモリセルおいて、ビット線コンタクト18側では、ビット線コンタクト18と積層ゲート間のスペースを極力なくすこと(セルフアラインコンタクト構造)によって、メモリセルアレイの縮小化を図っている。一方、共通ソース線コンタクト19側では、セルフアラインコンタクト構造を取らず、さらにメモリセルの電気特性の変動を抑制するために、共通ソース線コンタクト19に近接する積層ゲート側面及びゲート絶縁膜12表面に二酸化シリコン膜のゲートバリア膜22を形成している。
【0051】
共通ソース線コンタクト19側において、セルフアラインコンタクト構造を取らないのは、消去動作時にソース拡散層と制御ゲート間に、10V以上の高電圧が印加されるため、セルフアラインコンタクト構造にするのが困難であるという理由による。
【0052】
共通ソース線コンタクト19側において、ゲート絶縁膜12表面をゲートバリア膜22で覆うのは、消去動作時にソース拡散層と半導体基板間に高電圧が印可されて発生したホットキャリア(主に正孔)がゲート絶縁膜12に注入されて、ゲート絶縁膜12とコンタクトバリア膜23との間に捕獲されるのを抑制するという理由による。
【0053】
前記実施の形態において、ゲートバリア膜22の膜厚は、ホットキャリアがトンネル注入されることを防止するために、100Å〜200Å程度必要である。コンタクトバリア膜23の膜厚は、セルフアラインによるコンタクト孔の形成時のエッチング選択比を考慮して、例えば200Å〜400Å程度必要である。
【0054】
また、ゲートバリア膜22として、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜(Al2O3など)、タンタル酸化膜(Ta3O5など)のような金属酸化膜である。また、コンタクトバリア膜23として、窒化シリコン膜を用いているが、その他の窒化物系絶縁膜を用いてもよい。
【0055】
このような構造を持つ第1の実施の形態のNOR型不揮発性半導体記憶装置によれば、セルフアラインコンタクト構造をもつビット線コンタクトのコンタクト孔形成時において、ビット線コンタクト18に近接する積層ゲートの側面にはゲートバリア膜(二酸化シリコン膜)22が形成されていないため、ゲートバリア膜22がエッチングされて空いた領域に、コンタクト材が入り込み、コンタクト材と制御ゲートとが短絡するようなことはない。
【0056】
さらに、ソース拡散層17Aに近接するゲート絶縁膜12とコンタクトバリア膜23との間には、ゲートバリア膜(二酸化シリコン膜)22が形成されているため、ゲート絶縁膜12とコンタクトバリア膜23との間にホットキャリアが捕獲されるのを抑制することができる。
【0057】
[第2の実施の形態]
次に、この発明の第2の実施の形態として、NAND型の不揮発性半導体記憶装置について説明する。
【0058】
図2(a)は、第2の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す平面図である。図2(b)は、前記メモリセルアレイの2B−2B線に沿った断面図である。
【0059】
p型シリコン半導体基板31あるいはp型ウェルには、素子分離用のトレンチ溝が形成されている。このトレンチ溝内部には、素子分離用絶縁材料、例えば二酸化シリコン材が埋め込まれている。このように素子分離された基板上のチャネル領域全面には、トンネル電流が流れ得る薄いトンネル絶縁膜32が形成されている。
【0060】
このトンネル絶縁膜32上には、電荷蓄積層33が形成されている。この電荷蓄積層33は、その側端部が素子分離領域と揃うように形成されている。電荷蓄積層33は、素子分離領域上にまで一部分が張り出しており、素子分離領域上で切断されてメモリセルごとに分離されている。電荷蓄積層33上には、ゲート間絶縁膜34を介して制御ゲート35が形成されている。
【0061】
前記制御ゲート35上には、ゲートキャップ膜36として、例えば窒化シリコン膜が形成されている。ゲートキャップ膜36及び制御ゲート35は、電荷蓄積層33と側端部が揃うように自己整合的に垂直加工されており、電荷蓄積層33、制御ゲート35及びゲートキャップ膜36により、積層ゲート構造が形成されている。積層ゲートの両側の半導体基板31には、チャネル部のp型半導体基板(あるいはp型ウェル)31と反対の極性の不純物がドーピングされたn型拡散層37が形成されている。これらn型拡散層37は、ソースあるいはドレインとなる。
【0062】
複数の積層ゲートは、n型拡散層を共有するように、直列接続されて配置されている。直列接続されたこれら積層ゲートの最端のn型拡散層37上には、それぞれビット線コンタクト38及び共通ソース線コンタクト39が形成されている。これらコンタクト38、39と隣接する積層ゲートは選択トランジスタとして動作する。選択トランジスタは、電荷蓄積層33と制御ゲート35が短絡されて直接、電荷蓄積層33に信号が印加される。選択トランジスタで挟まれた複数の積層ゲートはメモリセルとして動作する。
【0063】
前記ビット線コンタクト38及び共通ソース線コンタクト39は、導電材である低抵抗ポリシリコン及び金属材などからなる。これらコンタクト38、39の上部はそれぞれ平坦化されており、ビット線コンタクト38は金属電極からなるビット線40に、共通ソース線コンタクト39は共通ソース線41にそれぞれ接続されている。
【0064】
また、メモリセルの積層ゲート、及び選択トランジスタの積層ゲートは、二酸化シリコン膜からなるゲートバリア膜42で覆われている。さらに、ゲートバリア膜42上は、窒化シリコン膜からなるコンタクトバリア膜43で覆われている。ここで、ビット線コンタクト38に隣接する選択トランジスタの積層ゲートにおいて、ビット線コンタクト38に近接する側面は、ゲートバリア膜42が部分的に除去されており、この側面が直接、コンタクトバリア膜43で覆われた構造となっている。また、共通ソース線コンタクト39に隣接する選択トランジスタの積層ゲートにおいて、共通ソース線コンタクト39に近接する側面は、ゲートバリア膜42が部分的に除去されており、この側面が直接、コンタクトバリア膜43で覆われた構造となっている。言い換えると、選択トランジスタの積層ゲートのメモリセルに近接する側の側面には、ゲートバリア膜42が形成され、さらにこのゲートバリア膜42上にはコンタクトバリア膜43が形成されている。しかし、選択トランジスタの積層ゲートのビット線コンタクト38あるいは共通ソース線コンタクト39に近接する側の側面には、ゲートバリア膜42が形成されておらず、この側面には直接、コンタクトバリア膜43が形成されている。また、半導体基板31の上には、図2(b)に示すように、層間絶縁膜44、例えばBPSG膜等が形成されている。
【0065】
前記ビット線コンタクト38は、選択トランジスタの積層ゲート側面上に形成されたコンタクトバリア膜43に接触するように、距離を空けずに配置されている。さらに、ビット線コンタクト38は、両側の積層ゲート上に一部分張り出して形成されている。このビット線コンタクト38は、半導体基板31上で、隣接する選択トランジスタの積層ゲート上のコンタクトバリア膜(窒化シリコン膜)43間に埋め込まれて形成されている。ビット線コンタクト38部の構造は、コンタクトバリア膜43及びゲートキャップ膜36をマスクとして用い、自己整合的な加工により形成したコンタクト孔にコンタクト材を埋め込んだセルフアラインコンタクト構造となっている。図2(b)に示すように、ビット線コンタクト38は、ゲートキャップ膜36及びコンタクトバリア膜43の一部分がエッチングされた積層ゲート間のコンタクト孔に埋め込まれた形状となっている。
【0066】
同様に、前記共通ソース線コンタクト39は、選択トランジスタの積層ゲート側面上に形成されたコンタクトバリア膜43に接触するように、距離を空けずに配置されている。さらに、共通ソース線コンタクト39は、両側の積層ゲート上に一部分張り出して形成されている。この共通ソース線コンタクト39は、半導体基板31上で、隣接する選択トランジスタの積層ゲート上のコンタクトバリア膜(窒化シリコン膜)43間に埋め込まれて形成されている。共通ソース線コンタクト39部の構造は、コンタクトバリア膜43及びゲートキャップ膜36をマスクとして用い、自己整合的な加工により形成したコンタクト孔にコンタクト材を埋め込んだセルフアラインコンタクト構造となっている。図2(b)に示すように、共通ソース線コンタクト39は、ゲートキャップ膜36及びコンタクトバリア膜43の一部分がエッチングされた積層ゲート間のコンタクト孔に埋め込まれた形状となっている。
【0067】
この実施の形態で示したNAND型メモリセルでは、メモリセルの積層ゲートが二酸化シリコン膜のゲートバリア膜42で覆われ、さらにゲートバリア膜42が窒化シリコン膜のコンタクトバリア膜43で覆われている。一方、選択トランジスタの積層ゲートは、コンタクト38あるいは39と近接する側面がゲートバリア膜42で覆われておらず、直接、コンタクトバリア膜43で覆われた構造となっている。
【0068】
メモリセルの積層ゲートを二酸化シリコン膜のゲートバリア膜42で覆い、積層ゲート間のゲート絶縁膜32表面にゲートバリア膜42を形成する理由は、第1の実施の形態のNOR型メモリセルの場合と同様に、ホットキャリア(主に正孔)がゲート絶縁膜32に注入されて、ゲート絶縁膜32とコンタクトバリア膜43との間に捕獲されるのを抑制するためである。
【0069】
前記実施の形態において、ゲートバリア膜42の膜厚は、ホットキャリアがトンネル注入されることを防止するために、100Å〜200Å程度必要である。コンタクトバリア膜43の膜厚は、セルフアラインによるコンタクト孔の形成時のエッチング選択比を考慮して、例えば200Å〜400Å程度必要である。
【0070】
また、ゲートバリア膜42として、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜(Al2O3など)、タンタル酸化膜(Ta3O5など)のような金属酸化膜である。また、コンタクトバリア膜43として、窒化シリコン膜を用いているが、その他の窒化物系絶縁膜を用いてもよい。
【0071】
このような構造を持つ第2の実施の形態のNAND型不揮発性半導体記憶装置によれば、セルフアラインコンタクト構造をもつビット線コンタクト38(あるいは共通ソース線コンタクト39)のコンタクト孔形成時において、ビット線コンタクト(あるいは共通ソース線コンタクト)に近接する積層ゲートの側面にはゲートバリア膜(二酸化シリコン膜)42が形成されていないため、ゲートバリア膜42がエッチングされて空いた領域に、コンタクト材が入り込み、コンタクト材と制御ゲートとが短絡するようなことはない。
【0072】
さらに、メモリセルの積層ゲート両側(ソースあるいはドレインをなすn型拡散層37上)のゲート絶縁膜32と、コンタクトバリア膜43との間には、ゲートバリア膜(二酸化シリコン膜)42が形成されているため、ゲート絶縁膜32とコンタクトバリア膜43との間にホットキャリアが捕獲されるのを抑制することができる。これにより、ホットキャリア捕獲の影響によるメモリセルの電気特性変動を防止することができる。
【0073】
次に、前記NAND型メモリセルの製造方法について説明する。
【0074】
図3(a)、図3(b)、図4(a)、図4(b)は前記NAND型メモリセルの製造方法を示す主な工程の断面図である。
【0075】
図3(a)に示すように、電荷蓄積層33及び制御ゲート35を有する積層構造上に、窒化シリコン膜からなるゲートキャップ膜36を形成する。これら電荷蓄積層33、制御ゲート35、及びゲートキャップ膜36の側端部が揃うように、自己整合的に垂直加工して積層ゲートを形成する。
【0076】
積層ゲートを形成した後、ゲートバリア膜42として二酸化シリコン膜を堆積する。その後、ビット線コンタクト38あるいは共通ソース線コンタクト39と近接する選択トランジスタの積層ゲート側面上のゲートバリア膜42を、リソグラフィ及びエッチング処理によって剥離する。
【0077】
続いて、図3(b)に示すように、コンタクト孔開口時のコンタクトバリア膜43となる窒化シリコン膜を堆積する。さらに、このコンタクトバリア膜43上に、層間絶縁膜(例えばBPSG膜)44のを形成し、熱アニールによって層間絶縁膜44をメルトさせた後、例えばCMP等によって層間絶縁膜44を平坦化する。
【0078】
次に、図4(a)に示すように、リソグラフィ及びドライエッチングによりコンタクト孔を開口する。このとき、層間絶縁膜(BPSG膜)44とコンタクトバリア膜(窒化シリコン膜)43のエッチング選択比に対応して、ゲートキャップ膜(窒化シリコン膜)36の一部もエッチングされる。
【0079】
続いて、図4(b)に示すように、HF処理などの界面清浄処理を行った後、コンタクト材、例えば低抵抗ポリシリコンやタングステン(W)などの金属を埋め込み、平坦化してビット線コンタクト38、及び共通ソース線コンタクト39を形成する。
【0080】
このようなNAND型メモリセルの製造方法では、ビット線コンタクト38あるいは共通ソース線コンタクト39と接する選択トランジスタの積層ゲート側面上のゲートバリア膜42を予め剥離することにより、コンタクト孔の開口時にゲートバリア膜42が露出してこのゲートバリア膜42が局所的にエッチバックされ、その後、コンタクト材を埋め込んだときにコンタクト材と制御ゲート35が短絡することを防止している。
【0081】
[第3の実施の形態]
次に、この発明の第3の実施の形態として、NAND型の不揮発性半導体記憶装置について説明する。前記第2の実施の形態では、コンタクト38あるいは39と近接する選択トランジスタの積層ゲート側面を覆うゲートバリア膜42を全て剥離しているが、この第3の実施の形態ではドライエッチング条件を最適化してゲートキャップ膜36の側面を覆うゲートバリア膜42のみを除去している。
【0082】
図5は、第3の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【0083】
図5に示すように、コンタクト38あるいは39に近接する積層ゲート側面を覆うゲートバリア膜42Aは、電荷蓄積層33側面及びゲート間絶縁膜34側面の全域と、制御ゲート35側面の一部のみを覆っている。その他の構造は、前記第2の実施の形態と同様である。
【0084】
図5に示すような構造を形成するには、コンタクト孔の開口時において、ドライエッチング条件を最適化し、積層ゲートの側面を覆うゲートバリア膜を制御ゲート35の側面まで後退させればよい。
【0085】
このような構造を持つ第3の実施の形態でも、ビット線コンタクト38(あるいは共通ソース線コンタクト39)に近接するゲートキャップ膜36の側面にはゲートバリア膜(二酸化シリコン膜)42Aが形成されていないため、コンタクト孔形成時において、ゲートバリア膜42Aが露出することはない。したがって、コンタクト孔形成時に、ゲートバリア膜42Aが露出し、ゲートバリア膜42Aがエッチングされて空いた領域に、コンタクト材が入り込み、コンタクト材と制御ゲートとが短絡するようなことはない。
【0086】
さらに、選択トランジスタ及びメモリセルの積層ゲート両側(ソースあるいはドレインをなすn型拡散層37上)のゲート絶縁膜32と、コンタクトバリア膜43との間には、ゲートバリア膜(二酸化シリコン膜)42Aが形成されているため、ゲート絶縁膜32とコンタクトバリア膜43との間にホットキャリアが捕獲されるのを抑制することができる。これにより、ホットキャリア捕獲の影響によるメモリセルの電気特性変動を防止することができる。
【0087】
なお、ゲートバリア膜42Aとして、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜(Al2O3など)、タンタル酸化膜(Ta3O5など)のような金属酸化膜である。
【0088】
[第4の実施の形態]
次に、この発明の第4の実施の形態として、NAND型の不揮発性半導体記憶装置について説明する。前記第3の実施の形態では、コンタクト38あるいは39と近接する選択トランジスタのゲートキャップ膜36の側面を覆うゲートバリア膜42のみを除去しているが、この第4の実施の形態では選択トランジスタ及びメモリセル双方のゲートキャップ膜36の側面を覆うゲートバリア膜42を除去している。
【0089】
図6は、第4の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【0090】
図6に示すように、コンタクト38あるいは39に近接する積層ゲート側面を覆うゲートバリア膜42Aは、電荷蓄積層33側面及びゲート間絶縁膜34側面の全域と、制御ゲート35側面の一部のみを覆っている。さらに、メモリセルの積層ゲート側面を覆うゲートバリア膜42Aも、電荷蓄積層33側面及びゲート間絶縁膜34側面の全域と、制御ゲート35側面の一部のみを覆っている。その他の構造は、前記第2の実施の形態と同様である。
【0091】
図6に示すような構造を形成するには、コンタクト孔の開口時において、リソグラフィを用いずにドライエッチング条件を最適化し、選択トランジスタのゲートキャップ膜36側面と同様に、メモリセルの積層ゲートのゲートキャップ膜36側面を覆うゲートバリア膜を同時にエッチングし、制御ゲート35の側面まで後退させればよい。
【0092】
このような構造を持つ第4の実施の形態でも、ビット線コンタクト38(あるいは共通ソース線コンタクト39)に近接するゲートキャップ膜36の側面にはゲートバリア膜(二酸化シリコン膜)42Aが形成されていないため、コンタクト孔形成時において、ゲートバリア膜42Aが露出することはない。したがって、コンタクト孔形成時に、ゲートバリア膜42Aが露出し、ゲートバリア膜42Aがエッチングされて空いた領域に、コンタクト材が入り込み、コンタクト材と制御ゲート35とが短絡するようなことはない。
【0093】
さらに、選択トランジスタ及びメモリセルの積層ゲート両側(ソースあるいはドレインをなすn型拡散層37上)のゲート絶縁膜32と、コンタクトバリア膜43との間には、ゲートバリア膜(二酸化シリコン膜)42Aが形成されているため、ゲート絶縁膜32とコンタクトバリア膜43との間にホットキャリアが捕獲されるのを抑制することができる。これにより、ホットキャリア捕獲の影響によるメモリセルの電気特性変動を防止することができる。
【0094】
なお、ゲートバリア膜42Aとして、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜(Al2O3など)、タンタル酸化膜(Ta3O5など)のような金属酸化膜である。
【0095】
[第5の実施の形態]
次に、この発明の第5の実施の形態として、NAND型の不揮発性半導体記憶装置について説明する。この第5の実施の形態では、前記第2の実施の形態と共通する部分には共通する参照符号を付す。
【0096】
図7(a)は、第5の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイのワード線に沿った断面図である。図7(b)は、前記メモリセルアレイのビット線コンタクト部のワード線方向の断面図である。図7(c)は、前記NAND型不揮発性半導体記憶装置の周辺回路を構成する周辺トランジスタの断面図である。この周辺トランジスタは、例えば、ゲート絶縁膜がメモリセルに比べて非常に厚い高耐圧系トランジスタであるとする。
【0097】
電荷蓄積層の側端部が素子分離領域を形成するトレンチ溝と揃った自己整合STI構造は、スラッシュメモリにおける素子分離構造として有効である。しかし、図12に示したように、素子分離領域が半導体基板よりも高く形成されるため、隣接する制御ゲートの間の領域においては、ゲートバリア膜214及びコンタクトバリア膜215がスペーサ状に素子分離領域217の側面に残るという問題があった。
【0098】
この実施の形態では、図7(b)に示すように、隣接する制御ゲート間の素子分離絶縁膜51の膜厚を制御ゲート35下の素子分離絶縁膜52の膜厚よりも薄くすることにより、ゲートバリア膜42及びコンタクトバリア膜43の残さをなくしている。この結果、ビット線コンタクト形成部において、半導体基板の露出面積を大きくして、コンタクト抵抗を低下させることができる。
【0099】
また、周辺回路を構成する周辺トランジスタのうち、特に高耐圧系トランジスタのゲート絶縁膜の膜厚はメモリセルのゲート絶縁膜よりも一般的に非常に厚い。このため、コンタクト孔の形成時に、コンタクトバリア膜43及びゲートバリア膜42をエッチングした後、周辺トランジスタの厚いゲート絶縁膜を除去する必要があり、セルフアラインコンタクト構造を持つビット線コンタクトと同時に、周辺トランジスタのコンタクトを形成することは困難であった。
【0100】
これに対して、この実施の形態では、図7(c)に示すように、予め高耐圧系トランジスタのコンタクト53が形成される拡散層上のゲート絶縁膜54を、薄膜化している。これにより、ビット線コンタクトのコンタクト孔形成と同時に、高耐圧系トランジスタのコンタクト孔形成が可能になっている。
【0101】
実際に、この構造を形成する方法を以下に説明する。
【0102】
まず、ゲートキャップ膜を含めた積層ゲートを垂直加工した後、ゲートキャップ膜をマスクにしてゲート間の素子分離絶縁膜とゲート絶縁膜をエッチングする。このとき、ゲートキャップ膜である窒化シリコン膜とシリコン基板に対して、高選択比を得られるエッチングを行うことが重要である。また、エッチング量は高耐圧系トランジスタのゲート絶縁膜が除去可能な量とする必要がある。さらに、素子分離絶縁膜の高さはトレンチ溝上部、すなわち半導体基板面より高く、電荷蓄積層上部より低い必要がある。このエッチングによって、ゲート間の素子分離絶縁膜の膜厚はゲート下の素子分離絶縁膜の膜厚よりも薄くなる。
【0103】
熱酸化などによりゲート側面の表面処理を行った後、ゲートバリア膜42及びコンタクトバリア膜43を形成した際、予め素子分離絶縁膜の膜厚を薄くしているため、素子分離絶縁膜51の側面露出高さが低くなり、コンタクト孔の開口時にスペーサ状の残さが発生するのを抑制できる。
【0104】
この発明は、前述した実施の形態に限定されるものではなく、ゲート絶縁膜の厚さや電極材料などを適当に選択することも可能である。
【0105】
この発明の望ましい実施態様を以下に記しておく。
【0106】
1.電荷蓄積層を構成する導電材は、例えば不純物ドーピングにより電気伝導率が高い多結晶シリコン材、あるいは非晶質シリコン材である。
【0107】
2.電荷蓄積層は、半導体基板上に形成された、例えば100Å程度の熱酸化膜上に形成されている。
【0108】
3.制御ゲートは、例えば不純物ドーピングにより電気伝導率が高い多結晶シリコン材あるいは非晶質シリコン材等のシリコン材単層、またはタングステン(W)等の高融点金属材、タングステンシリサイド(WSi)等のシリサイドとシリコンとの積層構造、または前記シリコン材上にチタン(Ti)等の金属を堆積し、熱アニールによりシリコンと化学的に反応させて形成したサリサイド、またはアルミニウム(Al)等の低抵抗金属材である。
【0109】
4.制御ゲートは、電荷蓄積層上に形成された、例えば100Å〜200Å程度の二酸化シリコン膜、あるいは二酸化シリコンと窒化シリコン膜の積層膜上に形成されている。
【0110】
5.素子分離絶縁膜は、例えば高アスペクトの埋め込み特性に優れた二酸化シリコン材、あるいはリン(P)やボロン(B)等の不純物を含むPSG、BPSG等、あるいは前記材料の積層構造である。
【0111】
この発明は、第1の絶縁膜(例えば二酸化シリコン膜)及び第2の絶縁膜(例えば窒化シリコン膜)で覆われたメモリセル及び選択トランジスタのうち、少なくともビット線コンタクトが隣接する積層ゲートの側面から第1の絶縁膜を除去することと、制御ゲート間の素子分離用絶縁膜を制御ゲート下の素子分離用絶縁膜よりも薄くしてビット線コンタクト部の素子分離用絶縁膜の側壁高さを下げることと、高耐圧系トランジスタのソース拡散層あるいはドレイン拡散層に接続されるコンタクト部のゲート絶縁膜の膜厚を、前記トランジスタのゲート電極下のゲート絶縁膜の膜厚よりも薄くすることにより、ビット線コンタクトをセルフアラインコンタクト構造とする際の加工マージンを高くでき、高密度化及び高信頼性化を図ることができる不揮発性半導体記憶装置が実現できる。
【0112】
なお、第1の絶縁膜として、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜(Al2O3など)、タンタル酸化膜(Ta3O5など)のような金属酸化膜である。また、第2の絶縁膜として、窒化シリコン膜を用いているが、その他の窒化物系絶縁膜を用いてもよい。
【図面の簡単な説明】
【0113】
【図1】(a)は第1の実施の形態のNOR型不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す平面図であり、(b)は前記メモリセルアレイの1B−1B線に沿った断面図である。
【図2】(a)は第2の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す平面図であり、(b)は前記メモリセルアレイの2B−2B線に沿った断面図である。
【図3】前記第2の実施の形態のNAND型メモリセルの製造方法を示す主な第1工程の断面図である。
【図4】前記第2の実施の形態のNAND型メモリセルの製造方法を示す主な第2工程の断面図である。
【図5】第3の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【図6】第4の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【図7】第5の実施の形態のNAND型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【図8】(a)は従来のNOR型のフラッシュメモリにおけるメモリセルアレイの構成を示す平面図であり、(b)は前記メモリセルアレイの8B−8B線に沿った断面図である。
【図9】(a)は従来のNAND型のフラッシュメモリにおけるメモリセルアレイの構成を示す平面図であり、(b)は前記メモリセルアレイの9B−9B線に沿った断面図である。
【図10】窒化シリコン膜と積層ゲートの間に二酸化シリコン膜を挟む構造において、セルフアラインコンタクトを形成する場合の第1工程の断面図である。
【図11】窒化シリコン膜と積層ゲートの間に二酸化シリコン膜を挟む構造において、セルフアラインコンタクトを形成する場合の第2工程の断面図である。
【図12】図11(b)に示したメモリセルアレイを図9(a)中の12−12線に沿って切断した場合の断面図である。
【符号の説明】
【0114】
11…p型シリコン半導体基板(あるいはp型ウェル)、12…トンネル絶縁膜、13…電荷蓄積層、14…ゲート間絶縁膜、15…制御ゲート、16…ゲートキャップ膜、17A…ソース、17B…ドレイン、18…ビット線コンタクト、19…共通ソース線コンタクト、20…ビット線、21…共通ソース線、22…ゲートバリア膜、23…コンタクトバリア膜、24…層間絶縁膜、31…p型シリコン半導体基板(あるいはp型ウェル)、32…トンネル絶縁膜、33…電荷蓄積層、34…ゲート間絶縁膜、35…制御ゲート、36…ゲートキャップ膜、37…n型拡散層、38…ビット線コンタクト、39…共通ソース線コンタクト、40…ビット線、41…共通ソース線、42…ゲートバリア膜、43…コンタクトバリア膜、44…層間絶縁膜
【特許請求の範囲】
【請求項1】
半導体基板に形成された複数のトレンチ溝に埋め込まれた素子分離用絶縁材からなる素子分離領域と、
前記素子分離領域によって電気的に分離された複数の第1導電型の第1半導体領域と、
前記第1半導体領域に、互いに離間して形成された第2導電型の第2、第3半導体領域と、
前記第2半導体領域と前記第3半導体領域との間の前記第1半導体領域上に、ゲート絶縁膜を介して形成され、電荷蓄積層、制御ゲート、及びこの制御ゲート上のキャップ絶縁膜を含む積層ゲートと、
前記第2、第3半導体領域上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、信号の入出力を行うビット線と、
前記層間絶縁膜上に形成され、信号の入出力を行うソース線と、
前記層間絶縁膜内に埋め込まれ、前記第2半導体領域と前記ビット線とを電気的に接続するビット線コンタクトと、
前記層間絶縁膜内に埋め込まれ、前記第3半導体領域と前記ソース線とを電気的に接続するソース線コンタクトとを具備する不揮発性半導体記憶装置であって、
前記電荷蓄積層は前記トレンチ溝と側端面が揃うように配置されており、前記素子分離領域は半導体基板面より高い位置まで形成されており、かつ前記制御ゲート下の素子分離領域の位置は制御ゲート間の素子分離領域の位置より高いことを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記制御ゲート間の素子分離領域の位置は、半導体基板面よりも高く、前記電荷蓄積層の上面より低いことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
前記ビット線、ソース線及び制御ゲートの信号を制御するための周辺トランジスタを含む周辺回路をさらに具備し、前記周辺トランジスタはゲート電極、ソース拡散層、ドレイン拡散層を有し、ソース拡散層及びドレイン拡散層のいずれかに接続されるコンタクト材が前記ビット線コンタクトあるいはソース線コンタクトをなすコンタクト材と同じトランジスタであって、
前記ソース拡散層及びドレイン拡散層のいずれかに接続されるコンタクト材に隣接するゲート絶縁膜の膜厚が前記ゲート電極下のゲート絶縁膜の膜厚よりも薄いことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項4】
前記周辺トランジスタは、前記積層ゲートを有するメモリセルの電荷授受動作時にメモリセルに印加される書き込み及び消去用高電圧を駆動する高耐圧系トランジスタであり、前記ゲート電極下のゲート絶縁膜の膜厚は前記メモリセルの電荷蓄積層下のゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項3に記載の不揮発性半導体記憶装置。
【請求項1】
半導体基板に形成された複数のトレンチ溝に埋め込まれた素子分離用絶縁材からなる素子分離領域と、
前記素子分離領域によって電気的に分離された複数の第1導電型の第1半導体領域と、
前記第1半導体領域に、互いに離間して形成された第2導電型の第2、第3半導体領域と、
前記第2半導体領域と前記第3半導体領域との間の前記第1半導体領域上に、ゲート絶縁膜を介して形成され、電荷蓄積層、制御ゲート、及びこの制御ゲート上のキャップ絶縁膜を含む積層ゲートと、
前記第2、第3半導体領域上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、信号の入出力を行うビット線と、
前記層間絶縁膜上に形成され、信号の入出力を行うソース線と、
前記層間絶縁膜内に埋め込まれ、前記第2半導体領域と前記ビット線とを電気的に接続するビット線コンタクトと、
前記層間絶縁膜内に埋め込まれ、前記第3半導体領域と前記ソース線とを電気的に接続するソース線コンタクトとを具備する不揮発性半導体記憶装置であって、
前記電荷蓄積層は前記トレンチ溝と側端面が揃うように配置されており、前記素子分離領域は半導体基板面より高い位置まで形成されており、かつ前記制御ゲート下の素子分離領域の位置は制御ゲート間の素子分離領域の位置より高いことを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記制御ゲート間の素子分離領域の位置は、半導体基板面よりも高く、前記電荷蓄積層の上面より低いことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
前記ビット線、ソース線及び制御ゲートの信号を制御するための周辺トランジスタを含む周辺回路をさらに具備し、前記周辺トランジスタはゲート電極、ソース拡散層、ドレイン拡散層を有し、ソース拡散層及びドレイン拡散層のいずれかに接続されるコンタクト材が前記ビット線コンタクトあるいはソース線コンタクトをなすコンタクト材と同じトランジスタであって、
前記ソース拡散層及びドレイン拡散層のいずれかに接続されるコンタクト材に隣接するゲート絶縁膜の膜厚が前記ゲート電極下のゲート絶縁膜の膜厚よりも薄いことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項4】
前記周辺トランジスタは、前記積層ゲートを有するメモリセルの電荷授受動作時にメモリセルに印加される書き込み及び消去用高電圧を駆動する高耐圧系トランジスタであり、前記ゲート電極下のゲート絶縁膜の膜厚は前記メモリセルの電荷蓄積層下のゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項3に記載の不揮発性半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2008−103735(P2008−103735A)
【公開日】平成20年5月1日(2008.5.1)
【国際特許分類】
【出願番号】特願2007−274305(P2007−274305)
【出願日】平成19年10月22日(2007.10.22)
【分割の表示】特願2000−245029(P2000−245029)の分割
【原出願日】平成12年8月11日(2000.8.11)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年5月1日(2008.5.1)
【国際特許分類】
【出願日】平成19年10月22日(2007.10.22)
【分割の表示】特願2000−245029(P2000−245029)の分割
【原出願日】平成12年8月11日(2000.8.11)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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