【課題】半導体集積回路装置の製造方法に関し、半導体集積回路装置が厚いゲート絶縁膜をもつ周辺回路用トランジスタと薄いゲート絶縁膜をもつ高速処理用ロジックトランジスタとで構成されている場合、厚いゲート絶縁膜をもつ周辺回路用トランジスタがプロセスの関係でダメージや汚染を受けることがないうようにして耐性を向上させようとする。
【解決手段】基板１上に周辺回路用トランジスタのゲート絶縁膜２を形成し、ゲート絶縁膜２上に例えばＳｉＮからなるダメージ阻止膜６を形成し、周辺回路用トランジスタのゲート絶縁膜２及びダメージ阻止膜６を残して高速処理用ロジックトランジスタ形成予定領域上のダメージ阻止膜６及びゲート絶縁膜２を除去して基板１を選択的に表出させ、表出された基板面に周辺回路用トランジスタのゲート絶縁膜２に比較して薄い高速処理用ロジックトランジスタのゲート絶縁膜４を形成する工程が含まれる。 （もっと読む）

【課題】基準電流の変動を防止することができるスプリットゲート型の不揮発性メモリを提供すること。
【解決手段】本発明に係る不揮発性メモリは、基板１と、基板１上に形成されたスプリットゲート型のメモリセルトランジスタＭＣと、基板１上に形成されたリファレンストランジスタＲＴとを備える。リファレンストランジスタＲＴは、メモリセルトランジスタＭＣに記憶されたデータのセンスに用いられる基準電流Ｉｒｅｆを生成する。メモリセルトランジスタＭＣは、浮遊ゲート２０と制御ゲート５０を有する。一方、リファレンストランジスタＲＴは、単一のゲート電極１５０を有するＭＩＳトランジスタである。 （もっと読む）

本発明は、電界効果トランジスタを形成する方法、電界効果トランジスタゲートを形成する方法、トランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法、第一のゲートと第二の接地絶縁ゲートを含むトランジスタゲートアレイを含む集積回路を形成する方法を含む。一実施例では、電界効果トランジスタを形成する方法は、基板（11）の半導電性材料の上にマスキング材料（22, 24, 26）を形成するステップを含む。トレンチ（30）がマスキング材料（22, 24, 26）を通って半導電性材料（11）の中に形成される。ゲート誘電体材料（32）が半導電性材料（11）中のトレンチ（30）内に形成される。ゲート材料（34）が、マスキング材料（22, 24, 26）中のトレンチ（30）内、および半導電性材料（11）中のトレンチ（30）内で、ゲート誘電体材料（32）の上に堆積される。ソース／ドレイン領域が形成される。他の態様と実施例が検討される。 （もっと読む）

【課題】微細化をはかりつつ、メモリセルのしきい値電圧の変動が抑制された不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る不揮発性半導体記憶装置の製造方法は、分離領域５０を形成する工程と、第１領域１Ａ上に第１絶縁膜を形成する工程と、第１導電膜を形成する工程と、第２絶縁膜を形成する工程と、第２領域１Ｄ上に第３絶縁膜を形成する工程と、第１導電膜の厚さと異なる厚さの第２導電膜を形成する工程と、第２導電膜をパターニングして、第１導電膜パターンＳＧを形成する工程と、第２導電膜パターンＴＧを形成する工程と、第４絶縁膜を形成する工程と、第３導電膜パターンＭＧを形成する工程と、第３導電膜パターンと、第１導電膜パターンまたは第２導電膜パターンとをマスクとして、半導体基板の主表面に不純物を注入して、第１および第２不純物領域ＳＲ１、ＤＲ１を形成する工程とを備える。 （もっと読む）

【課題】ＳＲＡＭやシステムLSIに搭載されるオンチップメモリ、マイクロプロセッサ、あるいは、システムＬＳＩで用いられるＭＯＳトランジスタのゲートトンネルリーク電流やＧＩＤＬ電流を低減する半導体装置の製造方法を提供する。
【解決手段】Ｎチャネル型の第１と第２ＭＩＳトランジスタとを有する製造方法において、第１ＭＩＳトランジスタを形成する第１Ｐ型ウエル２１０と、第２ＭＩＳトランジスタを形成する第２Ｐ型ウエル２１２を形成する工程と、第１と第２Ｐ型ウエル上にゲート絶縁膜２２１と、ゲート電極２３０、２３３、２３４を形成する工程と、第１Ｐ型ウエル２１０に燐を注入する工程と、第２Ｐ型ウエル２１２に砒素を注入する工程と、第１と第２Ｐ型ウエルにそれぞれ燐と砒素を注入する工程後、ゲート電極の側壁膜を形成する工程と、ゲート電極の側壁膜を形成する工程後、第１と第２Ｐ型ウエル２１２に砒素を注入する工程とを有する。 （もっと読む）

【課題】同一半導体基板の主面上に３種類のゲート絶縁膜厚を有するＭＩＳトランジスタの製造コストを低減する。
【解決手段】低耐圧ＭＩＳ領域のＮチャネル型の低耐圧ＭＩＳと中耐圧ＭＩＳ領域のＮチャネル型の低耐圧ＭＩＳのウエルを共用化し、Ｐ型ウエルＰＷとする。同様に、Ｐチャネル型の低耐圧ＭＩＳとＰチャネル型の低耐圧ＭＩＳのウエルを共用化し、Ｎ型ウエルＮＷとする。また、中耐圧ＭＩＳ領域のＮチャネル型の中耐圧ＭＩＳと高耐圧ＭＩＳ領域のＮチャネル型の高耐圧ＭＩＳのエクステンション領域を共有化し、Ｎ型エクステンション領域９とする。同様に、Ｐチャネル型の中耐圧ＭＩＳと高耐圧ＭＩＳ領域のＰチャネル型の高耐圧ＭＩＳのエクステンション領域を共有化し、Ｐ型エクステンション領域１０とする。 （もっと読む）

【課題】２種類以上のトランジスタのうち高電圧系回路の素子分離耐圧の向上とリーク電流の解消を図る半導体装置及びその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、ゲート絶縁膜上にゲート電極膜が形成された２種類以上のトランジスタを有し、素子分離により前記各トランジスタのゲート絶縁膜の厚さが異なる半導体装置において、前記２種類以上のトランジスタの中の所定のトランジスタのゲート絶縁膜（２０４）よりも厚いゲート絶縁膜（２０３）を有するトランジスタのゲート電極膜（２０５）は、前記所定のトランジスタのゲート電極膜（２０５）よりも薄い。 （もっと読む）

【課題】第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを別工程で形成する半導体装置の製造技術において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板２０上にゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２からなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されている積層膜を除去する。その後、半導体基板２０上にゲート絶縁膜３４、３６、ポリシリコン膜３７およびキャップ絶縁膜３８を形成する。そして、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。 （もっと読む）

【課題】メモリセルと周辺回路を備えた半導体装置において、周辺回路領域にキャパシタを、マスク工程を増加させることなく形成する。
【解決手段】
メモリセルと周辺回路を備えた半導体装置において、前記周辺回路領域に形成されるキャパシタは、前記メモリセル領域のゲート電極と同時に形成される下部電極と、前記メモリセル領域において前記コンタクトホール内壁面を覆う絶縁膜と同時に形成される容量絶縁膜と、前記コンタクトホールに形成されるコンタクトプラグと同時に形成される上部電極とを備える。 （もっと読む）

【課題】メモリセルおよび周辺回路に使用されるＭＩＳＦＥＴの特性を向上させつつ、メモリセルと周辺回路とを同一の半導体基板に形成した半導体装置の小型化を推進できる技術を提供する。
【解決手段】メモリセル形成領域のチャネル形成領域２５の下部にポケット領域としてｐ型半導体領域４５を形成する。このｐ型半導体領域４５において、不純物濃度のピーク位置は、低濃度ｎ型不純物拡散領域４４の形成位置から離れている。つまり、メモリセル形成領域に形成されているｐ型半導体領域４５を低耐圧ＭＩＳＦＥＴ形成領域に形成されているｐ型半導体領域４８よりも深い位置に形成する。さらに、メモリセル形成領域に形成されている低濃度ｎ型不純物拡散領域４４の不純物濃度を、高耐圧ＭＩＳＦＥＴ形成領域に形成されている低濃度ｎ型不純物拡散領域５０の不純物濃度よりも薄くする。 （もっと読む）

【課題】閾値電圧のばらつきの防止と短チャネル効果の改善を図る。
【解決手段】本発明の例に関わる半導体装置は、第１導電型の第１半導体領域１１と、第１半導体領域１１内に形成される第２導電型の第１ＭＩＳトランジスタＨＶ−ＮＭＯＳと、第２導電型の第２半導体領域１４と、第２半導体領域１４内に形成される第１導電型の第２ＭＩＳトランジスタＬＶ−ＰＭＯＳとを備え、第１ＭＩＳトランジスタＨＶ−ＮＭＯＳの第１ゲート絶縁層１６は、第２ＭＩＳトランジスタＬＶ−ＰＭＯＳの第２ゲート絶縁層２３よりも厚く、第２ＭＩＳトランジスタＬＶ−ＰＭＯＳのチャネル領域２５における第１導電型の不純物のプロファイルは、複数のピークを有する。 （もっと読む）

半導体デバイスの一部を形成する方法が、ゲートスタック(18)内で基板の上に横たわるゲートスタック層(20-28)をパターニングすることと；ゲートスタックに隣接して基板に浅いソース／ドレイン拡張インプラント領域(32)を形成するためにドーパントイオン(30)をインプラントすることと；ゲートスタック(18)の側壁に酸化物層(34)を形成するために第１の酸化条件でゲートスタック(18)を酸化することと；ゲートスタックの側壁に酸化物層(34)の更なる酸化物を形成するために第２の酸化条件でゲートスタックを酸化すること；を含む。第２の酸化条件は、第１の酸化条件とは異なる。
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【課題】周辺回路トランジスタの高密度化を可能とする半導体記憶装置の提供。
【解決手段】メモリセル領域に形成された、電荷蓄積層を有するゲート部を備えたメモリセルの直列回路を備えたＮＡＮＤセルアレイと、半導体基板上の周辺回路領域に形成されゲート電極を備えた周辺トランジスタとを備える。メモリセルのゲート部の側面上には、第１のシリコン酸化膜２１ａが形成される。第２のシリコン酸化膜２１ｂは、第１のシリコン酸化膜が形成されたメモリセルのゲート部間を埋めると共に周辺トランジスタのゲート電極側面上に形成される。第１のシリコン窒化膜は、ＮＡＮＤセルユニットのゲート部上並びにＮＡＮＤセルユニットのゲート部間に埋め込まれた第１及び第２のシリコン酸化膜上に形成されると共に、配線コンタクト部の側面上に形成され、且つ、周辺トランジスタのゲート電極側面の第２のシリコン酸化膜上にコンタクトのための所定のギャップを確保する。 （もっと読む）

【課題】低電圧回路領域のトランジスタの高機能化，高電圧回路領域のトランジスタの高耐圧化・高集積化を同時に実現する。
【解決手段】金属サリサイド膜によって形成されたワード線を備えるセルアレイ領域１２０と、周辺部に配置され，金属サリサイド膜と一部分において電気的に接触するか若しくは絶縁された主電極及び制御電極を備えるトランジスタを含む高電圧回路領域９０と、セルアレイ領域及び高電圧回路領域の周辺部に配置され，金属サリサイド膜によって形成された主電極及び制御電極を備えるトランジスタを含む低電圧回路領域８０とを備える不揮発性半導体記憶装置であり、メモリセルトランジスタは、スタックゲート型構造を備え、高電圧回路領域及び低電圧回路領域内のトランジスタは単一層からなるゲート構造若しくはスタックゲート型構造を備え、金属サリサイド膜と電気的に接触した配線領域と、電気的に絶縁された抵抗素子領域とを備える。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一シリコン基板上に、少なくとも、ソース・ゲート間あるいはドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のＭＯＳトランジスタを設けるとともに、トンネル電流の大きさが異なる複数種類のＭＯＳトランジスタのうち、トンネル電流が大きい少なくとも１つのＭＯＳトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのＭＯＳトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入された制御回路とを有し、制御回路に供給される制御信号により、主回路を構成するトンネル電流が大きいＭＯＳトランジスタのソース・ゲート間あるいはドレイン・ゲート間に流れることの許容／不許容を制御するようにした。 （もっと読む）

【課題】電荷保持寿命の低下を抑制する。また、書き換え回数の向上と回路動作の速度の向上との両立を図る。
【解決手段】Ｐ⁻型Ｓｉ基板１のうち、センストランジスタ領域上に、浮遊ゲート４を形成する。このとき、トンネル膜７に接する部分のリン濃度をリンが析出しない濃度とする。その後、浮遊ゲート４の表面上から、Ｐ⁻型Ｓｉ基板１のうち、選択トランジスタ領域上に至って、絶縁膜８を形成する。このとき、絶縁膜８は、窒化膜、オキシナイトライド膜等の酸化膜より耐湿性及び誘電率が高い膜を用いる。その後、選択トランジスタのゲート電極９を形成する。このとき、ゲート電極９のリン濃度を浮遊ゲート４のトンネル膜７に接する部分の濃度よりも高くする。また、センストランジスタの絶縁膜８ａの表面上に、浮遊ゲート４を覆い、且つ固定電位とされる、浮遊ゲート４の電位を遮蔽するための導電性膜を形成する。 （もっと読む）

【課題】フラッシュメモリと他の半導体素子が混載される場合に、フラッシュメモリの不良率が上がることを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、フラッシュメモリが形成される第１領域１ａ、及びトランジスタが形成される第２領域１ｂを具備する半導体基板１を準備する工程と、第２領域１ｂに位置する半導体基板１に不純物を導入する工程と、第１領域１ａに位置する半導体基板１上に保護膜３を形成する工程と、窒素雰囲気下で半導体基板１を熱処理することにより、不純物を熱拡散してトランジスタの低濃度不純物領域２６ａ，２６ｂを形成する工程と、保護膜３を除去する工程と、第１領域１ａに位置する半導体基板１を熱酸化することによりトンネル絶縁膜１１を形成する工程とを具備する。 （もっと読む）

【課題】不揮発性半導体記憶装置の高集積化，高耐圧化，高速化，加工容易性を同時に実現する。
【解決手段】トンネル絶縁膜上のフローティングゲート電極層，ゲート間絶縁膜，第１，及び第２コントロールゲート電極層及び金属シリサイド膜を備えるメモリセルトランジスタと、高電圧用ゲート絶縁膜２１上の高電圧用ゲート電極層５１，一部分を開口したゲート間絶縁膜２５，第１，及び第２コントロールゲート電極層４８，４６及び金属シリサイド膜５３を備える高電圧トランジスタと、トンネル絶縁膜２０上のフローティングゲート電極層５０，一部分を開口したゲート間絶縁膜２５，第１，及び第２コントロールゲート電極層４８，４６及び金属シリサイド膜５３を備える低電圧トランジスタと、メモリセルトランジスタ，高電圧トランジスタ及び低電圧トランジスタのソース・ドレイン領域上に直接、配置されるライナー絶縁膜２７とを備える不揮発性半導体記憶装置。 （もっと読む）

【課題】フラッシュメモリと他の半導体素子が混載される場合に、フラッシュメモリの不良率が上がることを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、フラッシュメモリが形成される第１領域１ａ、及びトランジスタが形成される第２領域１ｂを具備する半導体基板１を準備する工程と、第２領域１ｂに位置する半導体基板１に不純物を導入する工程と、酸素雰囲気下で半導体基板１を熱処理することにより、不純物を熱拡散してトランジスタの低濃度不純物領域２６ａ，２６ｂを形成する工程と、第１領域１ａに位置する半導体基板１を熱酸化することによりトンネル絶縁膜１１を形成する工程とを具備する。 （もっと読む）

【課題】高品質の極薄酸化膜を均一な膜厚で再現性良く形成する。
【解決手段】半導体ウエハ１Ａを酸化膜形成室１０７の熱処理チャンバ１２０へ導入する工程と、熱処理チャンバ１２０内のガス雰囲気を窒素によって置換する工程と、第１の温度で、触媒を用いて酸素と水素から水分を合成する工程と、合成した水分を前記酸化炉１０７の熱処理チャンバ１２０へ導入して、気化状態を維持したまま、熱処理チャンバ１２０内の半導体ウエハ１Ａの第１主面上に水分を含んだ酸化性雰囲気を形成する工程と、熱処理チャンバ１２０内の水分を含んだ酸化性雰囲気において、前記第１の温度より高い第２の温度まで半導体ウエハ１Ａの主面をランプ加熱して、半導体ウエハ１Ａの第１主面上のシリコン表面を熱酸化処理して絶縁膜を形成する工程と、前記工程の後、熱処理チャンバ１２０内の前記水分を含んだ酸化性雰囲気を窒素によって置換する工程とを有する。 （もっと読む）