【課題】スプリットゲート型ＭＯＮＯＳメモリセルにおいて、ＳＳＩ方式による書込み時のディスターブ耐性を向上させることのできる技術を提供する。
【解決手段】選択用ｎＭＩＳＱｎｃと、選択用ｎＭＩＳＱｎｃの側面に絶縁膜６ｂ、６ｔおよび電荷蓄積層ＣＳＬを介して形成されたメモリ用ｎＭＩＳＱｎｍとを含むメモリセルＭＣ１において、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４の厚さが、ゲート長方向中央部下のゲート絶縁膜４の厚さよりも厚く形成され、選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間に位置し、かつ半導体基板１に最も近い下層の絶縁膜６ｂの厚さが、半導体基板１と電荷蓄積層ＣＳＬとの間に位置する下層の絶縁膜６ｂの厚さの１．５倍以下に形成される。 （もっと読む）

【課題】標準ＣＭＯＳプロセスを用いて効率的なキャリア注入が可能な不揮発性記憶トランジスタを提供する。
【解決手段】サイドスペーサに電荷を注入してしきい値電圧を変化させることにより、データを記憶するＮ型の不揮発性記憶トランジスタを、ゲート絶縁膜の膜厚がＩ／Ｏトランジスタのゲート絶縁膜の膜厚と同じであり、チャンネル領域の不純物濃度がコアトランジスタと同じまたはそれよりも濃く、ドレイン側のＬＤＤ領域にチャンネル領域よりも濃度の濃いＰ型領域が形成され、且つ、ゲート電極用ポリシリコンがＰ型ポリシリコンであるトランジスタで構成した。 （もっと読む）

【課題】動作特性を向上させる半導体記憶装置の製造方法を提供すること。
【解決手段】半導体基板１０の第１領域上に、第１ゲート絶縁膜１４を介在して第１ゲート電極を形成する工程と、前記半導体基板１０の第２領域上に、第２ゲート絶縁膜３３を介在して第２ゲート電極を形成する工程と、絶縁膜１８を形成する工程と、前記半導体基板上１０にフォトレジストを塗布して前記第２領域を被覆しつつ、前記第１領域を露出させる工程と、前記フォトレジスト、前記第１ゲート電極、及び前記絶縁膜１８をマスクに用いて、前記第１領域中に不純物を注入する工程と、ウェットエッチングにより、前記フォトレジストを除去する工程とを具備し、前記絶縁膜１８は、前記フォトレジストに対して１：１００以上のエッチング選択比を有する材料を用いて形成される。 （もっと読む）

【課題】高耐圧トランジスタと低耐圧トランジスタが混在する構成の半導体装置の加工工程で、高耐圧用の厚い膜厚のゲート絶縁膜を除去するための工程をなくす。
【解決手段】シリコン基板１に高耐圧トランジスタ２のゲート電極ＧＨを形成する領域にあらかじめリセス７を形成し、ここに高耐圧用の厚いゲート絶縁膜となるシリコン酸化膜８を形成する。ソース／ドレイン領域および低耐圧トランジスタ３に対応する部分には薄いゲート絶縁膜となるシリコン酸化膜９を形成する。これにより、厚いシリコン酸化膜を除去する工程を不要とし、さらにコンタクトホールの形成時においても低耐圧トランジスタと同時にコンタクトホールを形成する加工も行うことができ、工程を簡略化することができると共に、加工性の向上を図ることができる。 （もっと読む）

【課題】ゲート絶縁膜の膜厚が異なる複数種のトランジスタを形成する場合であっても、良好な電気的特性を実現し得るフラッシュメモリ等の半導体装置及びその製造方法を提供する。
【解決手段】第１の領域６内に形成された第１の素子分離領域１４ｃと、第２の領域８内に形成された第２の素子分離領域１４ｄと、第１の素子領域１６ｃ上に第１のゲート絶縁膜５８を介して形成された第１のゲート電極２４ｃを有する第１のトランジスタ６６と、第２の素子領域１６ｄ上に、第１のゲート絶縁膜５８より膜厚の薄い第２のゲート絶縁膜６８を介して形成され、第１のゲート電極２４ｃよりゲート長が短い第２のゲート電極２４ｄを有する第２のトランジスタ７６とを有し、第２の素子分離領域１４ｄの上面の高さは、第１の素子分離領域１４ｃの上面の高さより高い。 （もっと読む）

基板（４）上に半導体デバイスを製造する方法は、基板（４）のメモリ領域（１）に不揮発性メモリ（１０）を形成することを含む。基板（４）への不揮発性メモリ形成は、メモリ領域（１）に、浮遊ゲート構造と、制御ゲート構造とを形成することを含む。制御ゲート構造は、浮遊ゲート構造とともに積層型構造に位置する。１以上のゲート材料層は、基板（４）の論理領域（３）に形成される。制御ゲート構造とゲート材料層の形成後、充填材料層（１３０、１３０’）は論理領域（３）とメモリ領域（１）に堆積される。論理領域（３）とメモリ領域（１）に位置する充填材料の厚さを、１以上のゲート材料層の表面が少なくとも露出するまで薄くすることによって、充填材料層（１３０、１３０’）は除去される。論理デバイスは論理領域（３）に形成され、論理デバイスの形成は、ゲート材料層から論理ゲート構造を形成することを含む。
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【課題】電極間絶縁膜に生じるシームなどの埋込み欠陥の露出を抑制できるようにしてゲート電極間ショートを防止できるようにする。
【解決手段】多結晶シリコン層６ｂを種として選択成長された選択成長部６ｃがシリコン酸化膜８、９上に突出して張り出して形成される。その後、多結晶シリコン層６ｂ、６ｃをシリサイド化することで、金属反応領域を拡大することができ、制御ゲート電極ＣＧ（ワード線ＷＬ）を低抵抗化することができる。 （もっと読む）

【課題】不揮発性メモリ回路のデータ保持特性を向上させる。
【解決手段】半導体基板１Ｓの主面のメモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置されている。浮遊ゲート電極ＦＧは、キャップ絶縁膜３ａと、その上に形成された絶縁膜４ａのパターンにより覆われている。さらに、半導体基板１Ｓの主面上全面には、絶縁膜４ａのパターンおよびゲート電極Ｇを覆うように絶縁膜２ａが堆積されている。絶縁膜２ａは、プラズマＣＶＤ法により成膜された窒化シリコン膜により形成されている。上記絶縁膜４ａは、低圧ＣＶＤ法により成膜された窒化シリコン膜により形成されている。このような絶縁膜４ａを設けたことにより、水や水素イオン等が浮遊ゲート電極ＦＧに拡散するのを抑制または防止できるので、フラッシュメモリのデータ保持特性を向上させることができる。 （もっと読む）

【課題】不揮発性メモリの性能を向上させつつ製造工程を減少させること。
【解決手段】不揮発性メモリは、メモリセルＭＣにおいて、Ｎ型ウェル３ａにＰ型拡散領域７ａ、Ｐ型拡散領域７ｂ、及びＰ型拡散領域７ｃが形成され、Ｐ型拡散領域７ａとＰ型拡散領域７ｂの間のチャネル上にセレクトゲート絶縁膜４ａを介してセレクトゲート６ａが形成され、Ｐ型拡散領域７ｂとＰ型拡散領域７ｃの間のチャネル上にフローティングゲート絶縁膜５を介してフローティングゲート６ｂが形成されている。周辺回路ＰＴにおいて、Ｎ型ウェル３ｂにＰ型拡散領域７ｄ及びＰ型拡散領域７ｅが形成され、Ｐ型拡散領域７ｄとＰ型拡散領域７ｅの間のチャネル上に周辺回路ゲート絶縁膜４ｂを介し周辺回路ゲート６ｃが形成されている。フローティングゲート絶縁膜５の膜厚は、セレクトゲート絶縁膜４ａ及び周辺回路ゲート絶縁膜４ｂの膜厚よりも厚く構成されている。 （もっと読む）

【課題】 プログラム特性の良好なプログラマブル素子及びそのプログラマブル素子を有する半導体装置の製造方法を提供することを目的とする。
【解決手段】 半導体基板１００と、半導体基板１００表面に離間して形成されたソース／ドレイン層１０３と、ソース／ドレイン層１０３間の半導体基板１００上に形成されたＨｆを含有する電荷トラップ膜を有するゲート絶縁膜１０５と、ゲート絶縁膜１０５上に形成されたプログラム電位が印加されるゲート電極１０６を備えることによって、ＦＰＧＡ等のプログラマブルロジックデバイスに使用されるプログラマブル素子のプログラム特性を向上する。 （もっと読む）

【課題】補助パターンでダミーコンタクトが形成されてもゲート電極ＳＧとの間で短絡不良が発生するのを防止できるＮＡＮＤ型フラッシュメモリ装置等の半導体記憶装置を提供する。
【解決手段】ビット線コンタクト４ａ（ＣＢ）の形成時にマスクパターンに補助パターン４ｂ、４ｃを形成する場合に、メモリセル領域ＭＡから延長して形成される補助パターン４ｂの端部に位置する補助パターン４ｃの対応領域について、ビット線コンタクト４ａ（ＣＢ）を形成する領域のスペーサを除去するのと同時にその部分のスペーサを除去する。ゲート電極ＳＬＧ−ＳＬＧの間のパターンニングに余裕を持たせることができ（オフセットを確保することができ）、解像した補助パターン４ｃの部分でダミーコンタクトホールが形成された場合でも、両脇のゲート電極ＳＬＧとの間で短絡不良が発生するのを防止することが出来る。 （もっと読む）

【課題】浮遊ゲートをもち制御ゲートを備えていない不揮発性メモリセルを備えた半導体装置において、その不揮発性メモリセルの読出し特性を飛躍的に改善する。
【解決手段】不揮発性メモリセルは、Ｐ型半導体基板１上に形成された書込みメモリゲート酸化膜９及び書込みメモリゲート酸化膜９上に形成された電気的に浮遊状態のポリシリコンからなる書込み浮遊ゲート１１をもつＰＭＯＳ書込みトランジスタと、Ｐ型半導体基板１上に形成された読出しメモリゲート酸化膜１５及び読出しメモリゲート酸化膜１５上に形成された電気的に浮遊状態のポリシリコンからなる読出し浮遊ゲート１７をもつＮＭＯＳ読出しトランジスタを備えている。書込み浮遊ゲート１１と読出し浮遊ゲート１７は電気的に接続されている。不揮発性メモリセルへの書込みはＰＭＯＳ書込みトランジスタによって行なわれ、読出しはＮＭＯＳ読出しトランジスタによって行なわれる。 （もっと読む）

【課題】
大型ウエハにおいても均一な丸め込み酸化が行なえ、かつ増加する工程が過度の負担にならない半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、シリコン基板の表裏両面上方に窒化シリコン膜、その上にＴＥＯＳ酸化シリコン膜をＣＶＤで堆積する工程と、表面側ＴＥＯＳ酸化シリコン膜を除去する工程と、ＴＥＯＳ酸化シリコン膜を脱ガスアニールする工程と、表面側窒化シリコン膜をエッチングマスクとしてシリコン基板に素子分離溝をエッチングする工程と、１０００℃以上の温度の丸め込み酸化をバッチ処理で行なう工程と、ＨＤＰ酸化シリコン膜で素子分離溝を埋め込む工程と、を含む。 （もっと読む）

【課題】特性ばらつきが低減され、且つマスク枚数を増やす事なく製造可能なトランジスタを有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板１上に形成された第１導電型のウエル３と、ウエル３上に形成された第１のトランジスタ、および第２のトランジスタを備えている。第１のトランジスタは、第１導電型の不純物を含む第１のポケット領域９ａ、第２導電型の不純物を含む第１のソースおよびドレイン領域１１ａを有し、第２のトランジスタは、第１導電型の不純物を含む第２のポケット領域９ｂ、第２導電型の不純物を含む第２のソース領域および第２のドレイン領域を有し、アナログ機能を実行する。ソース側及びドレイン側の第２のポケット領域９ｂに含まれる第１導電型の不純物の濃度は、第１のポケット領域９ａに含まれる第１導電型の不純物の濃度よりも低い。 （もっと読む）

【課題】ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置において、不揮発性メモリ領域の面積を縮小する。
【解決手段】メモリゲート電極１１Ａに、局所的に電界が集中するコーナー部１１ｃｎを設け、メモリゲート電極１１Ａ中の電荷をＦＮトンネル動作によりゲート絶縁膜２ａ中の電荷蓄積部に注入する消去方式を用いる。ＦＮトンネルにより消去時の消費電流を低減できるため、メモリモジュールの電源回路面積を低減できる。また、書込みディスターブ耐性を向上できるために、より簡易なメモリアレイ構成を採用してメモリアレイ面積を低減できる。両者の効果を併せてメモリモジュールの面積を大幅に低減し製造コストを低減できる。また、書込み消去の注入電荷中心が一致するため書換え耐性が向上する。 （もっと読む）

【課題】
キャパシタ素子の容量を低下させることなくキャパシタ素子の面積を縮小させると共に、２層ゲート構造と１層ゲート構造を有する半導体記憶装置における１層ゲート構造を有する回路素子のゲート電極と基板間の電気的短絡を防止する。
【解決手段】半導体記憶装置において、キャパシタ素子ＣＰの第３下層電極層３３ｃの上面を凹凸構造してキャパシタ絶縁膜３４ｃを立体的構造にする。同時に、選択ゲートトランジスタＳＴの第２下層電極層３３ｂの膜厚をメモリセルトランジスタＭＴの第１下層電極層３１ａの膜厚より厚くする。その結果、キャパシタ素子ＣＰの素子面積小さくすると共に、選択ゲートトランジスタＳＴの第２電極間絶縁膜３４ｂの開口部３８ｂから露出される第２素子分離絶縁膜１３ｂの上面は半導体基板２１の上面よりも高くなり第２上層電極層３７ｂと半導体基板２１との電気的ショートを防止することができる。 （もっと読む）

【課題】良好な特性を持つ強誘電体メモリ装置の製造方法を提供する。
【解決手段】ＭＯＳ型トランジスタ３が、半導体基板１のＭＯＳ型トランジスタ領域１ｂに形成され、層間層４が、ＭＯＳ型トランジスタ領域１ｂおよび半導体基板１の強誘電体ゲートＦＥＴ領域１ａに形成され、層間層４の強誘電体ゲートＦＥＴ領域１ａが開口され、強誘電体ゲートＦＥＴ６が、強誘電体ゲートＦＥＴ領域１ａの開口部５に形成されるようになり、信頼性が向上された強誘電体メモリ装置を製造することができる。 （もっと読む）

【課題】不揮発性メモリトランジスタの電荷保持特性を向上させる。
【解決手段】半導体基板と導電膜の間には、トンネル絶縁膜として機能する第１絶縁膜、電荷蓄積層、第２絶縁膜が形成されている。電荷蓄積層は２層の窒化シリコン膜でなる。下層の窒化シリコン膜は、窒素ソースガスにＮＨ_３を用いてＣＶＤ法で形成され、Ｎ−Ｈ結合を上層よりも多く含む。上層の第２窒化シリコン膜は、窒素ソースガスにＮ_２を用いてＣＶＤ法で形成され、Ｓｉ−Ｈ結合を下層よりも多く含む。 （もっと読む）

【課題】２層ゲート構造と１層ゲート構造を有する半導体記憶装置において１層ゲート構造を有する回路素子のゲート電極と基板間の電気的短絡を防止する。
【解決手段】本発明は、１層ゲート構造を有する選択ゲートトランジスタ及びＭＯＳトランジスタの下層ゲート電極層２３ｂ、２３ｃの膜厚をメモリセルトランジスタの浮遊ゲート電極層２３ａの膜厚より厚くすることにより、第２電極間絶縁層２４ｂ、２４ｃに開口部２８ｂ、２８ｃを形成する際のエッチングにより下層ゲート電極層２３ｂ、２３ｃを貫通しゲート絶縁層２２ｂ、２２ｃの上面が露出されることを防止する。従って、後の下層ゲート電極層２３ｂ、２３ｃの露出表面に形成された自然酸化膜を除去する際にゲート絶縁層２２ｂ、２２ｃが同時に除去されることがなく、選択ゲートトランジスタ及びＭＯＳトランジスタのゲート電極ＳＧ、ＴＧと半導体基板２１との電気的ショートを防止することができる。 （もっと読む）

【課題】微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板１内に形成された第１導電型の第１ウェル１０と、第１ウェル１０に形成された複数のメモリセルトランジスタＱ５−１、Ｑ５−２と、第１ウェル１０の側面領域を囲む第１部分７、及び第１ウェル１０の下部領域を囲む第２部分９を有し、第１ウェル１０を半導体基板１から電気的に分離する第２導電型の第２ウェルと、半導体基板１内に形成された第２導電型の第３ウェル領域５と、を備える。 （もっと読む）