【課題】ＤＲＡＭと論理集積回路とを混載したシステムオンチップ構造の半導体集積回路装置において、ＤＲＡＭと論理集積回路のそれぞれの性能を共に維持しながらワンチップ化を実現する。
【解決手段】ＤＲＡＭと論理集積回路とを混載したシステムオンチップ構造の半導体集積回路装置において、ＤＲＡＭの直接周辺回路を構成するＭＩＳＦＥＴ（Ｑｎ_１、Ｑｐ_１）のソース、ドレイン１３，１４の表面と、間接周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの表面と、論理集積回路を構成するＭＩＳＦＥＴ（Ｑｎ_２、Ｑｐ_２）のソース、ドレイン１７，１９の表面にシリサイド層２０を形成し、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴ（Ｑｓ）のソース、ドレイン９の表面にはシリサイド層を形成しない。 （もっと読む）

【課題】メモリセル領域にシリコン窒化膜を形成する構成で、周辺回路領域の高耐圧トランジスタのソース／ドレイン領域の表面に直接シリコン窒化膜が接することで信頼性が劣化するのを改善する。
【解決手段】シリコン基板１にゲート絶縁膜４ｂ、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７を積層し、エッチングによりゲート電極ＧＨＶを形成する。ソース／ドレイン領域１ｄ上のゲート絶縁膜４ｂを除去後、イオン注入を行う。ゲート電極ＧＨＶの側壁にスペーサ１０ａを形成後、スペーサ１０ａの表面およびシリコン基板１の表面にシリコン酸化膜１１、シリコン窒化膜１２を形成し、この上にシリコン酸化膜１３を形成して平坦化する。高耐圧トランジスタのソース／ドレイン領域１ｄの表面にシリコン窒化膜１２を直接接触させないので、ホットキャリアなどの進入を防止し、信頼性が向上する。 （もっと読む）

【課題】ランダム成分によるトランジスタ特性のばらつきを抑制した、レトログレードチャネル構造を有するＭＩＳトランジスタを備えた半導体装置及びその製造方法を提供することにある。
【解決手段】レトログレードチャネル構造を有する第１のＭＩＳトランジスタのチャネル領域４ａを、通常の表面チャネル構造を有する第２のＭＩＳトランジスタの厚い第２のゲート絶縁膜３ｃ、３ｄの形成後に形成する。第２のＭＩＳトランジスタのチャネル領域４ｃ、４ｄは、第２のゲート絶縁膜３ｃ、３ｄが形成される前に形成される。 （もっと読む）

【課題】トランジスタのしきい値電圧が高くなる問題を解消できるフラッシュメモリ素子の製造方法。
【解決手段】セル領域のドレインセレクトライン／ソースセレクトライン（DSL/SSL）において、単一種のゲート酸化膜を形成する。すなわち、セル領域のメモリセル領域を除く全体構造上に第１の酸化膜とバッファポリ膜１０３を形成する。また、全体構造の上部に第２の酸化膜１０５、窒化膜１０６、第３の酸化膜１０７を順に形成する。セル領域のDSL/SSと周辺回路領域で第３の酸化膜１０７、窒化膜１０６、第２の酸化膜１０５の所定領域をエッチングしてバッファポリ膜１０３を露出し、このバッファポリ膜１０３に導電層１０９を形成する。さらに、第３の酸化膜１０７などを選択的にエッチングし、メモリセル領域のゲートを形成し、バッファポリ膜１０３を選択的にエッチングし、DSL/SSLのゲートと周辺回路領域の高電圧領域、低電圧領域のゲートをそれぞれ形成する。 （もっと読む）

【課題】膜厚の異なるゲート絶縁膜のトランジスタを備えると共に素子形成領域の周囲にガードリングを設ける構成で、フォトリソグラフィ工程を追加することなく、高濃度の不純物拡散領域の形成とＣＭＰ処理のディッシング対策を行えるようにする。
【解決手段】シリコン基板３のメモリセル領域１のメモリセルトランジスタ形成部分に薄いゲート酸化膜８が形成され、周辺回路領域２の高耐圧を必要とする領域に厚いゲート酸化膜１２、高濃度不純物領域に対応する部分に薄いゲート酸化膜８が形成されている。ガードリング１５部分に厚いゲート酸化膜１２が形成され、ガードリング１６、１７部分に薄いゲート酸化膜８が形成されている。この構成とすることで、ＳＴＩ１４の形成時のディッシング発生を抑制でき、高濃度不純物導入工程では、酸化膜のエッチング処理を省略でき、しかもガードリング１６、１７にも導入できる。 （もっと読む）

【課題】 製品の製造に適用が容易な簡単な方法で，アクティブ領域をラウンド形状にし，特にメモリセル領域に用いられるトランジスタのオン電流（Ｉｏｎ）減少を防止することができる半導体装置とその製造方法とを提供することにある。
【解決手段】 シリコン基板上に、素子分離によって区画された複数の拡散層からなる第１の拡散層領域２ａと、前記第1の拡散層領域とは別の場所に設けられた複数の拡散層からなる第２の拡散層領域２ｂとを備えた半導体装置において、前記第１の拡散層領域２ａは前記シリコン基板表面が上方へ湾曲する形状の拡散層で形成され、前記第２の拡散層領域２ｂは前記シリコン基板表面が第１の拡散層領域に比較して平坦な形状の拡散層で形成されている。 （もっと読む）

第１のプロセスから第２のプロセスに組み込みＤＲＡＭアレイをスケーリングするための方法及び装置であって、スケーリングは一定のスケールファクタでフィーチャの直線寸法を縮小することを含む。第１のプロセスから第２のプロセスへと、ＤＲＡＭセルキャパシタの配置面積はスケールファクタの２乗で減少し、セル容量はスケールファクタで減少する。ロジックトランジスタに供給するために利用される電圧は、第１のプロセスから第２のプロセスにスケールダウンされる。しかしながら、センスアンプに供給するために利用される電圧はどちらのプロセスも変わらない。従って、第２のプロセスの組み込みＤＲＡＭアレイにおいては、センスアンプはロジックトランジスタより大きな電圧を供給される。これにより、一つのプロセス世代から次の世代にわたってＤＲＡＭセルの検出電圧を維持しながら、メモリサイズをプロセスのスケールファクタの２乗でスケーリングすることが可能になる。
（もっと読む）

【課題】安定した素子特性を有する不揮発性半導体メモリとそのＳＴＩ絶縁膜の形成方法を提供する。
【解決手段】Ｓｉ基板１の素子分離領域に浅いトレンチ（凹部）を形成し、このトレンチの内部表面に厚さ３００Å程度で帯電されていないトレンチ酸化膜４ａを堆積し、引き続いてこのトレンチ酸化膜４ａの内側に厚さ４７００Å程度のＨＤＰ酸化膜４ｂを充填することにより、素子分離用のＳＴＩ膜４を形成する。これにより、ＳＴＩ膜４（トレンチ酸化膜４ａ）の下側が帯電しないので基板にダメージが与えられず、信頼性の高い絶縁膜が得られる。この信頼性の高い絶縁膜は、浮遊ゲートＦＧを有する不揮発性半導体メモリの絶縁膜として最適である。 （もっと読む）

【課題】スタック構造のゲート電極を有する不揮発メモリトランジスタと、単層構造のゲート電極を有する周辺トランジスタとを混載した半導体装置に好適な構造及びその製造方法を提供する。
【解決手段】スタック構造のゲート電極を有するトランジスタが形成された第１の領域と、単層構造のゲート電極を有するトランジスタが形成された第２の領域と、第１の領域と第２の領域との境界部分に配置された第３の領域とを有する半導体装置の製造方法において、第１の導電膜を堆積し、外縁が第３の領域内に位置するように第１の領域上及び第３の領域上の第１の導電膜をパターニングし、第２の導電膜を堆積し、第２の導電膜をパターニングすることにより、第１の領域内にコントロールゲートを形成するとともに、第２の領域を覆い内縁が第１の導電膜の外縁よりも内側に位置するように第２の導電膜を残存した後、第２の領域の第２の導電膜をパターニングしてゲート電極を形成する。 （もっと読む）

【課題】浮遊ゲート間の電荷移動によるデータ破壊を防止して信頼性向上を図った不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１にストライブ状の素子形成領域２を区画する素子分離絶縁膜４が埋め込まれる。この基板１に第１のゲート絶縁膜５を介して浮遊ゲート６が形成され、更に第２のゲート絶縁膜７を介して制御ゲート８が形成される。制御ゲート８に自己整合的にソース、ドレイン拡散層１２が形成される。浮遊ゲート６上の第２のゲート絶縁膜７は、浮遊ゲート６と共に、素子分離絶縁膜４上でスリット１３により隣接するメモリセル間で分離される。 （もっと読む）

【課題】ＭＯＮＯＳ方式を採用するスプリットゲート型メモリセルの書き換え耐性を向上させる。
【解決手段】選択ゲート８の下端部近傍におけるボトム酸化膜９ａと窒化シリコン膜９ｂとの界面は、シリコン基板１（ｐ型ウエル３）とゲート絶縁膜７との界面と同じ高さ、もしくはそれよりも上方に位置している（ｄ≧０）。また、ゲート絶縁膜７とボトム酸化膜９ａとは、選択ゲート８の下端部近傍において、連続的に、かつ滑らかに繋がっている。この構成により、書き込み時に窒化シリコン膜９ｂに注入される電子分布の局在化が緩和され、ホットホール消去による電子の消し残りが減少する。従って、書き換えによる電子の消し残り量の増加率が抑制されると共に、消去時には、閾値電圧が所定の電圧まで下がらなくなる問題が抑制される。 （もっと読む）

【課題】選択ゲートトランジスタのゲート電極と半導体基板との短絡を防ぐ。
【解決手段】不揮発性半導体記憶装置は、複数のメモリセルトランジスタＣＴが直列に接続されたメモリセル列と、メモリセル列の一端に接続され、かつ半導体基板１１上にゲート絶縁膜１３を介して設けられたゲート電極を有する選択ゲートトランジスタＳＴＤと、半導体基板１１に設けられ、かつ隣接する選択ゲートトランジスタを電気的に分離する素子分離絶縁層１６とを具備する。ゲート電極は、第１のゲート電極１４上に部分的に設けられた第１の絶縁膜１７と、第１の絶縁膜１７上に設けられた第２の絶縁膜１８と、第２の絶縁膜１８および素子分離絶縁層１６上に設けられかつ第１のゲート電極１４に電気的に接続された第２のゲート電極ＳＧＤとを含み、第２のゲート電極ＳＧＤ直下の素子分離絶縁層１６上面は、第１のゲート電極１４上面と同じ高さである。 （もっと読む）

【課題】絶縁耐圧の良好な絶縁層を製造する技術を提供することを目的とする。また、絶縁耐圧の良好な絶縁層を有する半導体装置を製造する技術を提供することを目的とする。
【解決手段】シリコンを主成分とする半導体層若しくは半導体基板に対して高密度プラズマ処理を行うことにより、半導体層の表面若しくは半導体基板の上面に絶縁層を形成する。このとき、供給ガスを希ガス、酸素及び水素を含むガスから希ガス及び酸素を含むガスに途中で切り替えて高密度プラズマ処理を行う。 （もっと読む）

【課題】少なくともレトログレードチャネル構造を有するＭＩＳトランジスタを備えた半導体装置において、ランダム成分によるトランジスタ特性のばらつきを抑制した、信頼性の高い半導体装置及びその製造方法を提供することにある。
【解決手段】基板１０の領域Ｔｒ１に、基板１０内部に不純物濃度のピークを有するチャネル領域１８を形成し、領域Ｔｒ２及び領域Ｔｒ３に、半導体基板１０の表面近傍に不純物濃度のピークを有するチャネル領域１６、１４を形成する。その後、領域Ｔｒ１、領域Ｔｒ２及び領域Ｔｒ３に、それぞれエクステンション領域２２を形成した後、基板１０を熱処理して、エクステンション領域２２に発生した欠陥を消滅させる。その後、ゲート電極２１、側壁スペーサ２３をマスクに、領域Ｔｒ１、領域Ｔｒ２及び領域Ｔｒ３に、それぞれソース・ドレイン領域２４を形成する。 （もっと読む）

【課題】従来の設計環境を活用することができ、製造コストの低い半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板１０に複数のトレンチ２２を形成し、半導体基板を水素雰囲気中において熱処理することによって、複数のトレンチの上部の開口を塞ぎつつ該複数のトレンチの下部の空間を互いに結合し、空洞２５上に設けられた半導体層２６を形成し、素子分離形成領域にある半導体層をエッチングし、半導体層の側面および底面に絶縁膜３０を形成し、半導体層の下の空洞に電極材料３１を充填し、素子分離形成領域における電極材料上に絶縁膜を形成することによって素子分離３２を形成し、半導体層上にメモリ素子ＭＣを形成することを具備する。 （もっと読む）

【課題】高電圧が印加される不揮発性メモリセルのゲート絶縁膜の信頼性を確保しつつ、低電圧で駆動するトランジスタの電流駆動能力の低下を回避し、更に半導体装置の高集積化を達成できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０のメモリセル形成部にパッド酸化膜２２ａを厚く形成し、周辺回路形成部にパッド酸化膜２２ｂを薄く形成する。その後、パッド酸化膜２２ａ，２２ｂの上に窒化シリコン膜２３をする。そして、パッド酸化膜２２ａ，２２ｂをパターニングし、更に半導体基板１０をエッチングして溝２４ａ，２４ｂを形成する。その後、熱処理を施し、溝２４ａ，２４ｂの壁面を酸化させて、溝２４ａの上部の曲率を溝２４ｂの曲率よりも大きくする。次いで、溝２４ａ，２４ｂ内に絶縁物を埋め込んで素子分離膜とし、メモリセル及びＭＯＳトランジスタを形成する。 （もっと読む）

【課題】半導体基板に形成した溝部の側壁部分を用いる半導体記憶装置において、ワード線（ゲート電極）の加工を容易にし、高集積化を図れるようにする。
【解決手段】半導体記憶装置は、溝部１ａを有する半導体基板１と、該半導体基板１に互いに間隔をおき且つ溝部１ａと交差して形成された一対の不純物拡散層からなるソース・ドレイン領域１１と、溝部１ａの一壁面上に形成され、絶縁性を有するトラップ膜７と、半導体基板１におけるトラップ膜７と対向する領域に形成されたチャネル領域８と、溝部１ａにトラップ膜７と接するように形成されたゲート電極９と、半導体基板１における溝部１ａの底部又は溝部１ａの下側に形成された素子分離領域６とを有している。 （もっと読む）

【課題】書き込み特性及び電荷保持特性に優れ、また、書込み電圧を低減することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、互いに離間して形成された一対の不純物領域１８ａ，１８ｂの間にチャネル形成領域１４を有する半導体層または半導体基板と、半導体層または半導体基板の上方であってチャネル形成領域１４と重なる位置に、第１の絶縁層１６、少なくとも一つ以上の層は、絶縁性であり、電荷を保持するトラップを有する層である異なる窒化化合物で形成される複数の層２０、第２の絶縁層２２、制御ゲート２４を有する。 （もっと読む）

【課題】基板上にフラッシュメモリセル構造とＣＭＯＳ装置を同時に製作して製造コストを下げ、製造工程を簡素化する嵌入式フラッシュメモリセル構造を提供する。
【解決手段】ｎ形基板１０とその上に形成されたディープｐ形ウェル層１２と、その上に形成され、且つ適宜位置に浅いｐ形レイアウト領域１５がレイアウトされたｎ形ウェル層１４と、その上に設けられたサイドウォールスペーサ１２０ａと、を備えたフラッシュメモリセル領域と；上記ｎ形基板１０の上に形成された第１ディープｐ形ウェル層１２ａと、その上に形成され、且つ適宜位置に複数のｐ形レイアウト領域がレイアウトされた、第１ｎ形ウェル層１４ａと、上記ｎ形基板１０の上に形成された第２ディープｐ形ウェル層１２ｂと、その上に形成され、且つ適宜位置に複数のｐ形レイアウト領域がレイアウトされた、第２ｎ形ウェル層１４ｂと、を備えた、ＣＭＯＳ装置領域とを備える。 （もっと読む）

【課題】半導体装置に設けられた不揮発性メモリ回路部の面積を小さくする。
【解決手段】フラッシュメモリの形成領域の半導体基板１Ｓのｎ型の埋込ウエルＤＮＷ内にｐ型のウエルＨＰＷ１〜ＨＰＷ３を互いに分離した状態で設け、そのウエルＨＰＷ１〜ＨＰＷ３にそれぞれ容量部Ｃ、データ書き込み・消去用の電荷注入放出部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを配置した。容量部Ｃは、データ書き込み・消去用の電荷注入放出部ＣＷＥとデータ読み出し用のＭＩＳ・ＦＥＴＱＲとの間に配置した。データ書き込み・消去用の電荷注入放出部ＣＷＥでは、チャネル全面のＦＮトンネル電流によりデータの書き込みおよび消去を行う。 （もっと読む）