接地線抵抗とビット線容量が低いフラッシュメモリ半導体装置を提供する。 半導体装置は、複数の半導体素子を形成した半導体基板構造体上方に形成され、平坦な表面を有する第１絶縁層と、第１絶縁層の全厚さを貫通して形成された複数の柱状導電性プラグと、第１絶縁層の全厚さを貫通して形成され、延在する複数の壁状導電性プラグと、柱状導電性プラグと壁状導電性プラグとを覆って、第１絶縁層上に形成され、平坦な表面を有する第２絶縁層と、第２絶縁層の全厚さを貫通して形成され、柱状導電性プラグの少なくとも１つと接続される第１部分と、第２絶縁層の中間までの深さに形成され、壁状導電性プラグの少なくとも１つと離間しつつ交差する第２部分とをそれぞれ有するデュアルダマシン構造の複数の第１配線と、を有する。
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【課題】不揮発性半導体メモリを有する半導体装置において、工程の複雑化を招くことなく深さの異なるトレンチを形成しうるとともに、微細なメモリセルを高精度に形成しうる半導体装置及びその製造方法を提供する。
【解決手段】フラッシュメモリセル領域１０における表面が周辺回路領域１２における表面よりも低くなるように表面に段差が形成されたシリコン基板１４と、フラッシュメモリセル領域１０において溝１８に形成された素子分離領域２０ａと、周辺回路領域１２において溝１８よりも深い溝２４に形成された素子分離領域２０ｃと、素子分離領域２０ａにより画定された素子領域上に形成されたフローティングゲート３２とコントロールゲート４０とを有するフラッシュメモリセル４６と、素子分離領域２０ｃにより画定された素子領域上に形成されたトランジスタ６２、６６とを有している。 （もっと読む）

【課題】 不揮発性半導体記憶装置の信頼性を向上することのできる技術を提供する。
【解決手段】 基板１の主面上に形成されたアシストゲートＡＧと、アシストゲートＡＧ上に絶縁膜１１を介して形成されたフローティングゲートＦＧと、フローティングゲートＦＧの一方の側壁側で絶縁膜１４を介すると共に、アシストゲートＡＧ上に絶縁膜１１を介して形成されたコントロールゲートＣＧとの３つのゲートを有してなる複数のメモリセルを備える。 （もっと読む）

【課題】 周辺回路領域におけるリセスを緩和してリーク電流を低減することのできる半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１上で、周辺回路領域における素子分離領域９は、メモリセル領域の素子分離領域９に比較して、素子分離領域９の外側に向かって素子分離エッジ部が延びている。このような半導体装置は、シリコン基板１の上に、シリコン酸化膜およびポリシリコン膜を形成し、周辺回路領域にあるポリシリコン膜に、シリコンの酸化速度を速くする不純物を注入した後、シリコン基板１に溝部を形成し、露出しているシリコン基板１およびポリシリコン膜を酸化してから、溝部にシリコン酸化膜を埋め込んで素子分離領域９とすることによって製造することができる。 （もっと読む）

【課題】 半導体装置の性能を向上させる。
【解決手段】 不揮発性メモリセルのメモリトランジスタのゲート絶縁膜２５ａ用のＯＮＯ膜を形成し、その上にメモリトランジスタのゲート電極２０ａを形成し、ゲート電極２０ａの側面を急速熱酸化により酸化して絶縁膜２３を形成する。制御用トランジスタおよび高耐圧用のＭＩＳＦＥＴのゲート絶縁膜２５ｂ，２５ｄ用の酸化シリコン膜を熱酸化と該熱酸化後のＣＶＤにより形成してから、この酸化シリコン膜をＭＩＳＦＥＴ形成領域１Ｂで除去し、その後、熱酸化処理によりＭＩＳＦＥＴ形成領域１Ｂにゲート絶縁膜２５ｃ用の酸化シリコン膜を形成する。ゲート絶縁膜２５ｂ，２５ｄの膜厚は、ゲート絶縁膜２５ｃよりも厚い。 （もっと読む）

【課題】層間絶縁膜を還元性雰囲気中で形成する際に供給される還元剤としての水素が、酸化物誘電体中に拡散されるのを防止或いは抑制する水素バリア構造を提供することを目的とする。
【解決手段】電気的導電性及び水素透過性を有する上部電極２６−１、２６−２が金属酸化物強誘電体２５−１、２５−２に隣接し、更に、該上部電極２６−１、２６−２に接触する接触部分を含むと共に電気的導電性及び水素非透過性を有するローカル配線層１６２が設けられる。この構造によれば、該配線層１６２を形成した後に、コンタクトプラグ３２を含む層間絶縁膜２８を還元性雰囲気中で形成するので、水素が該配線層１６２及び該上部電極２６−１、２６−２を介して該金属酸化物強誘電体２５−１、２５−２中に拡散するのを防止或いは抑制することができる。 （もっと読む）

【課題】層間絶縁膜を還元性雰囲気中で形成する際に供給される還元剤としての水素が、酸化物誘電体中に拡散されるのを防止或いは抑制する水素バリア構造を提供する。
【解決手段】電気的導電性及び水素透過性を有する上部電極２６−１、２６−２が金属酸化物強誘電体２５−１、２５−２に隣接し、更に、該上部電極２６−１、２６−２に接触する接触部分を含むと共に電気的導電性及び水素透過性を有するローカル配線層１６０が設けられる。更に、該ローカル配線層１６０を覆う絶縁性水素バリア層１７０が設けられる。この構造によれば、水素が該配線層１６０及び該上部電極２６−１、２６−２を介して該金属酸化物強誘電体２５−１、２５−２中に拡散するのを防止或いは抑制することができる。 （もっと読む）

パスゲートトランジスタのための向上されたオン−オフ変化を有する集積回路が、提供される。該集積回路は、コアトランジスタとパスゲートトランジスタとを含むコア領域を含む。コアトランジスタは、第１の厚さと関連付けられたゲート酸化膜を有し、パストランジスタは、第１の厚さよりも小さな厚さと関連付けられたゲート酸化膜を有する。一実施形態において、パスゲートトランジスタのゲート酸化膜のために用いられる材料は、４より大きな誘電率を有し、一方で、コアトランジスタのゲート酸化膜のために用いられる材料は、４以下の誘電率を有する。集積回路を製造するための方法も、提供される。
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マルチビットＳＯＮＯＳフラッシュメモリデバイスにシャロー分離トレンチおよび構造を製造するための方法（３００，３５０）を開示する。一方法局面（３００）は、ウェハ（４０２）の基板（４０８）上に多層絶縁−電荷トラッピング−絶縁スタック（４２０）たとえばＯＮＯスタック（４２０）を形成するステップ（３１０）と、ウェハ（４０２）の周辺領域（４０６）から多層絶縁−電荷トラッピング−絶縁スタック（４２０）を除去するステップ（３１２）とを備え、それによって多層絶縁−電荷トラッピング−絶縁スタック（４２０）をウェハ（４０２）のコア領域（４０４）に規定する。方法（３００）はさらに、基板（４０８）の周辺領域（４０６）上にゲート絶縁層（４２６）を形成するステップ（３１４）と、コア領域（４０２）の多層絶縁−電荷トラッピング−絶縁スタック（４２０）と、周辺領域（４０６）のゲート絶縁物（４２６）との上に第１のポリシリコン層（４２８）を形成するステップ（３１６）と、その後分離トレンチ（４３８）をコア領域（４０２）および周辺領域（４０６）の基板（４０８）に同時形成するステップ（３１８）とを備える。その後、分離トレンチを絶縁物（４４６）で充填し（３２６）、第１のポリシリコン層（４２８）と充填したトレンチ（４３８）との上に第２のポリシリコン層（４５２）を形成し（３３２）、自己整合型ＳＴＩ構造（４４６）を形成する。方法（３００）は、周辺領域のＳＴＩ端部におけるＯＮＯ残留ストリンガーを防止し、活性領域の損失を減少させ、ＳＴＩ端部における周辺ゲート酸化膜およびＯＮＯの薄膜化を抑え、熱処理工程の減少により分離注入中のドーパント拡散を減少させる。
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【課題】垂直方向のゲート電極を有する電界効果トランジスタ及びその製造方法を提供する。
【解決手段】半導体素子及びその半導体素子の製造方法において、平面型メモリ素子及び垂直に配向した薄いボディ素子が共通半導体層上に形成される。例えば、メモリ素子で、素子の周辺領域に平面型トランジスタを有し、素子のセル領域に垂直に配向した薄いボディトランジスタを有することが望ましい。これにより、素子の各形態の長所がメモリ素子のそれぞれの適当な機能に適用され得る。 （もっと読む）

【課題】
複数の電圧で動作するトランジスタを集積化し、且つ複数種類のトランジスタがそれぞれ所望の特性を発揮する。
【解決手段】
半導体装置は、半導体基板と、前記半導体基板に形成され、高電圧トランジスタ領域、低電圧トランジスタ領域を画定するＳＴＩであって、熱酸化膜を含み、窒化膜は含まない第1ライナを有するとともに、前記高電圧トランジスタ領域の少なくとも一部を囲む第１ＳＴＩと、熱酸化膜と窒化膜を積層した第２ライナを有するとともに、前記低電圧トランジスタ領域を囲む第２ＳＴＩとを有するＳＴＩと、を有する。 （もっと読む）

【課題】浮遊ゲートをもち制御ゲートを備えていないメモリトランジスタ及び選択トランジスタからなる不揮発性メモリセルと周辺回路トランジスタを備えた半導体装置において、メモリトランジスタの電荷保持特性を向上させる。
【解決手段】半導体基板２上メモリゲート酸化膜１５とメモリゲート酸化膜１５上に形成された浮遊ゲート１７をもつメモリトランジスタと、半導体基板２上に形成された選択ゲート酸化膜１１と選択ゲート酸化膜１１上に形成された選択ゲート１３をもち、メモリトランジスタに直列に接続されている選択トランジスタを備えた不揮発性メモリセルと、半導体基板２上に形成された周辺回路ゲート酸化膜２３と周辺回路ゲート酸化膜２３上に形成された周辺回路ゲート２５をもつ周辺回路トランジスタを備え、浮遊ゲート１５のポリシリコン内の不純物濃度は周辺回路ゲート２５のポリシリコン内の不純物濃度よりも薄くなっている。 （もっと読む）

【課題】セル領域のトランジスタ、Ｖ_ＰＰの発生及び経路に用いるトランジスタ、及びＶ_ＤＤトランジスタのゲート酸化膜の厚さをそれぞれ異なるよう形成することにより、周辺回路領域トランジスタの動作速度を向上させ、ショートチャンネル効果を低減させることができる半導体素子の製造方法を提供する。
【解決手段】フィンゲート構造を有する半導体素子においてセル領域のトランジスタ、Ｖ_ＰＰの発生及び経路に用いるトランジスタ、及びＶ_ＤＤが印加されるトランジスタのゲート酸化膜の厚さをそれぞれ異なるよう形成することにより、セルトランジスタのしきい値電圧を望む値まで上昇させると共に、周辺回路領域トランジスタの動作速度を向上させ、ショートチャンネル効果を低減させる。 （もっと読む）

【課題】 半導体記憶装置のセル領域の素子分離領域を浅く、周辺領域の素子分離領域をセル領域の素子分離領域より深く、容易に、且つ短時間で形成する。
【解決手段】 セル領域のゲート電極として用いる多結晶シリコン３に比べて周辺領域の多結晶シリコン６よりもの膜厚を薄く形成し、周辺領域のゲート絶縁膜７が露出するまでセル領域及び周辺領域の多結晶シリコン３、６をエッチングした後、周辺領域のゲート絶縁膜７を除去し、セル領域のゲート絶縁膜４が露出するまでセル領域の多結晶シリコン３及び周辺領域のシリコン基板１をエッチングして、周辺領域に素子分離溝１０を形成し、続けて、素子分離溝１０のみを更に深くエッチングする。次に、セル領域のゲート絶縁膜４を除去した後、セル領域に素子分離溝９を形成すると共に、素子分離溝１０を更に深くエッチングを行うことにより、セル領域に浅い素子分離溝９、周辺領域に深い素子分離溝１０を形成する。 （もっと読む）

トランジスタと抵抗等複数種類の半導体素子を簡略化した工程で作成する。 半導体装置の製造方法は、半導体基板にアスペクト比１以上の素子分離領域を形成し、ゲート絶縁膜を形成し、シリコン層を堆積し、パターニングしてゲート電極と抵抗素子を形成し、ゲート電極の側壁サイドウォールを形成し、第１の活性領域に高濃度の燐を、第２の活性領域及び抵抗素子に高濃度のｐ型不純物を、イオン注入し、５００℃以下の温度でサリサイドブロック層を形成し、サリサイドブロック層を覆うように金属層を堆積し、選択的に金属シリサイド層を形成する。厚いゲート絶縁膜と著しく薄いゲート絶縁膜を形成し、サイドウォール形成前、厚いゲート絶縁膜は貫通しない第１導電型のイオン注入と、厚いゲート絶縁膜も貫通する逆導電型の斜めイオン注入を行う。
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【課題】 拡散層上にシリサイド膜を形成する時に、素子形成領域の面積増加なしに、素子分離膜と拡散層の境界部における接合リーク電流を低減する。
【解決手段】 シリコン基板１０１上に、多数の素子形成領域に区画する素子分離領域として、溝型の素子分離１０５が形成されている。この素子分離１０５の表面は素子形成領域のシリコン基板１０１の表面よりも低く、両者間には所定の高低差を有する段差部が形成されている。上記素子分離１０５により画成された素子形成領域には、拡散層領域１１１、その上部にシリサイドで構成された拡散層電極１１３ｂが形成されている。拡散層電極は、拡散層領域における境界端部上面を含み、溝型素子分離領域における境界端部上面を含まないように形成されることにより、素子分離と分離されている。素子分離１０５と素子形成領域との段差部側面には、段差部サイドウォール１０６が形成されている。 （もっと読む）

【課題】トンネル酸化膜のクォリティーを向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】低電圧素子領域および高電圧素子領域を有するウェーハ基板１０の高電圧素子領域に酸化膜１４を形成する工程と、ウェーハ基板１０のエッジ部分の異物を除去する工程と、前洗浄工程を行う工程と、酸化工程を行って、前記低電圧素子領域には第１厚さを有するトンネル酸化膜１５を形成し、前記高電圧素子領域には第１厚さより酸化膜１４の厚さだけ厚い第２厚さを有する高電圧用ゲート酸化膜１６を形成する工程とを含む。 （もっと読む）

【課題】 特に相変化材料を含む半導体装置において、テスト機能に関する回路素子増加を最小に抑え、テストの容易化を実現する。
【解決手段】 相変化素子Ｐ１のリテンション試験などを行う際に、例えば、相変化素子Ｐ１に印加する電圧を、本来相変化素子Ｐ１のセット動作を行うために設けられたセット用ビット線電圧電源ＶＧ＿ｓｅｔの発生電圧ＶＳ１とし、相変化素子Ｐ１に電圧ＶＳ１を印加するタイミングを、本来相変化素子Ｐ１の読出し動作を行うために設けられた読出し／テスト時タイミング発生回路ＴＧ＿ｒｄ＿ｔｅｓｔによって生成する。これによって、回路素子の増加を抑えて、電圧ベースで加速したリテンション試験を容易に行うことが可能となる。 （もっと読む）

【課題】ＭＩＳＦＥＴの微細化を推進する。
【解決手段】窒化シリコン膜１４とサイドウォールスペーサ１６とをマスクにしたドライエッチングによって、素子分離領域の基板１に溝２ａを形成した後、窒化シリコン膜１４の側壁のサイドウォールスペーサ１６を除去し、次いで、基板１を熱酸化することによって、活性領域の周辺部の基板１の表面をラウンド加工し、凸状の丸みが付いた断面形状とする。これにより、活性領域の寸法を減少させることなく、その周辺部をラウンド加工することができる。 （もっと読む）

【課題】不揮発性メモリ搭載の微細化半導体装置の製造方法を信頼性高くかつ歩留り良く提供する。
【解決手段】ＳＴＩ２で分離された不揮発性メモリ部と、ロジック部を有する半導体装置の製造方法において、ＳＴＩ２形成後,耐酸化性膜５を形成する工程と、不揮発性メモリ部の耐酸化性膜５を剥離後,厚い第１のゲート絶縁膜８を形成する工程と、ＳＴＩ２に接することなく第１のゲート絶縁膜８に隣接してトンネル絶縁膜９を形成する工程と、第１のポリシリコン膜１０およびゲート間絶縁膜１１を堆積後,ロジック部のゲート間絶縁膜１１、耐酸化性膜５を剥離し、ロジック部に薄い第２のゲート絶縁膜１４を形成する工程と、第２のポリシリコン膜１５を堆積後,第１のポリシリコン膜１０および第２のポリシリコン膜１５を加工して不揮発性メモリ部のコントロールゲート１５₁、フローティングゲート１０、ロジック部のゲート電極１５₃を形成する。 （もっと読む）