【課題】微細な領域におけるデバイスの信頼性を確保し、大容量で高速動作を可能とする。
【解決手段】半導体基板１の主表面の第１の領域にゲート絶縁膜２と、浮遊ゲート電極３，７と、層間絶縁膜１５と、制御ゲート電極８と、第２導電型のソース領域１１およびドレイン領域１０からなるメモリセルをマトリックス状に配置し、メモリセルの素子分離を浅溝素子分離構造としたものである。素子分離に絶縁膜の埋込みによる浅溝構造を用いることにより微細領域での素子分離耐圧の低下を防止し、さらに選択トランジスタのしきい値ばらつきを低減でき、また、メモリマット内のメモリセルを選択トランジスタによって分割することによりメモリセルのディスターブ耐性を改善できる。 （もっと読む）

【課題】メモリセルトランジスタと低電圧トランジスタと高電圧トランジスタのゲート電極の間に絶縁膜を埋め込むことが容易な不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルトランジスタのトンネル絶縁膜１５と低電圧トランジスタの低電圧ゲート絶縁膜１４と高電圧トランジスタの高電圧ゲート絶縁膜１６を半導体基板７の上に形成する。第１のｎ型半導体膜１７をトンネル絶縁膜１５と低電圧ゲート絶縁膜１４と高電圧ゲート絶縁膜１６の上に成膜する。第１絶縁膜１９を第１のｎ型半導体膜１７の上に成膜する。第２のｎ型半導体膜２１を露出した第１の半導体膜１７と第１絶縁膜１９の上に形成する。メモリセルトランジスタの制御ゲート電極２３と低電圧トランジスタと高電圧トランジスタのゲート電極２１、２３をマスクに第２のｎ型半導体膜２１においてｎ型不純物の濃度よりｐ型不純物の濃度が低くなるようにｐ型不純物のイオン注入を行い半導体基板７内に導電型がｐ型であるソース・ドレイン領域３８を形成する。 （もっと読む）

【課題】メモリセルトランジスタにおけるトランジスタ特性の劣化と、周辺回路用トランジスタにおけるゲートエッジの電界集中とをともに回避し得る半導体装置及びその製造方法を得る。
【解決手段】フローティングゲート３の底面端部及び上面端部には、熱酸化膜４のバーズビーク形状５がそれぞれ形成されている。また、コントロールゲートの底面端部には、熱酸化膜１０のバーズビーク形状１１が形成されている。ゲート長方向に関する熱酸化膜４の寸法は、ゲート長方向に関する熱酸化膜１０の寸法よりも小さい。バーズビーク形状５は、バーズビーク形状１１よりも小さい。また、バーズビーク形状５は、周辺回路用トランジスタのゲート電極（ポリシリコン膜３６）の底面端部に形成される熱酸化膜３７のバーズビーク形状３８（図１２）よりも小さい。 （もっと読む）

半導体基板（５７）においてマルチレベル不揮発性メモリトランジスタ（３３）が形成される。対向するサイドウォールを有する導電ポリシリコンコントロールゲート（５１，６２）が、基板のすぐ上で絶縁的に間隔をあけられる（５６）。導電ポリシリコンスペーサ（５３，５５；９１，９３）が、薄いトンネル酸化物（５９；７４）によって対向するサイドウォールから分離される。ソースおよびドレイン注入物（６１，６１；１０１，１０３）はスペーサの下方またはやや外側にある。絶縁材料（１０４，１０９）は、導電ワード線またはその一部に接続するゲート電極（１２７）による接触のために、コントロールゲートの上方に切開された穴（１２５）を備えた構造の上に配置される。メモリトランジスタの形成と同時に作られ得る補助的低電圧トランジスタ（２３−２６）は、最初にメモリトランジスタの一方側が次いで他方側が書込まれるかまたは読出されるように、反対の位相のクロックパルス（〜１、ｐ２）をソースおよびドレイン電極に与える。
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【課題】フローティングゲート電極として利用できる導電膜を素子分離絶縁膜を利用して自己整合的に形成すると同時に、ダイオード素子等の半導体素子として利用できる導電膜を形成することが可能な技術を提供する。
【解決手段】半導体基板１に素子分離絶縁膜を形成する。素子分離絶縁膜は、周辺回路領域に素子分離部分６を、メモリセル領域に複数の素子分離部分を備えている。メモリセル領域の素子分離部分は半導体基板１から突出する突出部分を有し、突出部分間には凹部が形成されている。次に、素子分離部分６に凹部７を形成し、凹部７とメモリセル領域の凹部を充填する導電膜９を全面に形成する。そして、凹部７及びメモリセル領域の凹部よりも上方の導電膜９を除去し、メモリセル領域の複数の凹部を充填する導電膜９を分離するとともに凹部７内に導電膜９を残存させる。 （もっと読む）

【課題】 フォトリソグラフィ工程を増やすことなく、メモリセルの信頼性向上のためのＳＴＩの肩落としのエッチングでシリコン基板が削れるのを防止する。
【解決手段】 シリコン基板３上にゲート絶縁膜となるシリコン酸化膜１３、２５、２６、メモリセルトランジスタ１などのゲート電極６、７、１２ａ、１２ｂを形成する（（ａ）、（ｂ）参照）。セルの信頼性確保のためにシリコン酸化膜１９を全面に形成し、コンタクトホールおよび高耐圧トランジスタ９のゲート電極１２ｂ表面のシリコン酸化膜１９を剥離する。このとき、ゲート絶縁膜としてのシリコン酸化膜２６およびＳＴＩ１０のエッチングも同時に行う。 （もっと読む）

【課題】メモリ容量の増大に伴い、高電圧トランジスタの数が増大していた。
【解決手段】メモリセルアレイ１にはワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。制御回路７は、入力データに応じてワード線、ビット線の電位を制御し、メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する。データ記憶回路１０はビット線に接続され、制御回路の制御に応じてデータを記憶する。データ記憶回路１０とメモリセルアレイ１は同一のウェル領域５６上に形成される。 （もっと読む）

【課題】 半導体記憶装置、特にロジック領域と拡散配線層構造を有するメモリ領域とが混載された半導体記憶装置におけるゲート電極等の寸法の微細化に対して、ゲート抵抗値をさらに低減できるようにする。
【解決手段】 半導体記憶装置は、半導体基板１０１上に形成され、それぞれがメモリトランジスタを含む複数のメモリセルが互いに交差する複数の不純物拡散層（ビット線）１０７と複数のゲート電極（ワード線）１０５とによってマトリックス状に配置されたメモリ領域としての第１の活性領域１０３を有している。各メモリトランジスタのゲート電極１０５は、その上面の中央部が縁部から上方に突き出す突き出し部を有し、各メモリトランジスタのゲート電極１０５における突き出し部の上面には、それぞれシリサイド層１０９が形成されている。 （もっと読む）

【課題】漏洩電流及びリフレッシュ特性を向上させる半導体素子のＤＲＡＭ及びその製造方法を提供する。
【解決手段】ＤＲＡＭはセル領域を含む第１の領域１０００ａと、ｐＭＯＳ領域１４０及びｎＭＯＳ領域１５０を備えた第２の領域１０００ｂとを含む半導体基板１００と、少なくとも前記第１の領域１０００ａの半導体基板１００の上部に備えられた下部ゲート酸化膜２００及び電子／正孔トラップを含む中間ゲート絶縁膜２１０の積層構造と、前記中間ゲート絶縁膜２１０の上部、及び少なくともｎＭＯＳ領域１５０の半導体基板１００の上部に備えられた上部ゲート酸化膜２３０とゲート電極パターンの積層構造２４０，２５０と、前記ゲート電極の下部の半導体基板１００に備えられたチャンネル領域１６０，１７０，１８０とを含む。 （もっと読む）

【課題】 本発明は、シャロートレンチアイソレーション(shallow trench isolation：ＳＴＩ)工程が適用されるフラッシュメモリ素子の信頼性を向上させ且つ縮小化を図ることが可能なフラッシュメモリ素子の製造方法を提供することを目的としている。
【解決手段】 半導体基板に突出構造の素子隔離膜を形成する段階と、傾斜イオン注入工程を行い、突出構造の素子隔離膜を含んだ全体構造上にイオン注入層を形成する段階と、前記イオン注入層を除去して前記突出構造の素子隔離膜をニップル構造の素子隔離膜に作る段階と、酸化工程でトンネル酸化膜を形成する段階と、前記ニップル構造の素子隔離膜の間に孤立形態のフローティングゲートを形成する段階とを含む構成としたことを特徴とする。 （もっと読む）

【課題】不揮発性半導体記憶装置の電気的特性を向上させることが可能な技術を提供する。
【解決手段】本発明に係る不揮発性半導体記憶装置は、フローティングゲート電極を有していない通常ＭＯＳトランジスタ１１と、フローティングゲート電極１４ｂを有するメモリセルトランジスタ２１とを備えている。通常ＭＯＳトランジスタ１１のゲート構造４と、メモリセルトランジスタ２１のゲート構造１４との間には層間絶縁膜５が充填されている。そして、ゲート構造４の上面とゲート構造１４の上面とは同一平面上に位置しており、かつそれらの基板上面からの高さは同一である。 （もっと読む）

【課題】半導体装置の信頼性の劣化を抑制しつつ、トレンチ内の内壁酸化膜に多量の窒素を導入する。
【解決手段】シリコン基板１の素子分離領域に形成したトレンチ２の内壁を酸化して内壁酸化膜３を形成する。当該内壁酸化膜３に対しては、熱窒化処理とラジカル窒化処理との２つの窒化処理が行われる。熱窒化処理によって内壁酸化膜３とシリコン基板１との界面近傍に第１窒化層３ａが形成され、ラジカル窒化法によって内壁酸化膜３の表面に第２窒化層３ｂが形成される。前記熱窒化処理においては、活性領域に形成される半導体素子の信頼性が生じない程度に、導入する窒素の量を抑制する。 （もっと読む）

【課題】 周辺回路の分離酸化膜上にエッチング残渣を発生させることなく、高いカップリング比を有するメモリセルを有する不揮発性半導体記憶装置を製造する。
【解決手段】 上面が基板１表面よりも高い分離酸化膜６を基板１に形成する。次に、分離酸化膜６間の基板１上にシリコン酸化膜７を形成する。そして、分離酸化膜６間のシリコン酸化膜７上にポリシリコン膜８を自己整合的に形成する。周辺回路を覆うレジストパターン９を形成した後、メモリセルにおける分離酸化膜６を所定の膜厚だけエッチングする。基板１全面にＯＮＯ膜を形成し、メモリセルを覆う第２レジストパターンを形成した後、周辺回路におけるＯＮＯ膜とポリシリコン膜８とシリコン酸化膜７とを除去する。 （もっと読む）

ナノクラスタ（２４）の上の中間の二重ポリシリコン−窒化膜制御電極スタックを用いることによって、複数のメモリセルデバイスが形成される。このスタックは第１に形成されるポリシリコン−窒化膜層（１２６）及び第２に形成されるポリシリコン含有層（２８）を備える。第２に形成されるポリシリコン含有層は複数のメモリセルを含む領域から除去される。一形態では、第２に形成されるポリシリコン含有層は、やはり除去される窒化膜部分を含むことによって、最初に形成されるポリシリコン−窒化膜層がメモリセルデバイスのために残される。別の形態では、第２に形成されるポリシリコン含有層は窒化膜を含まず、最初に形成されるポリシリコン−窒化膜層の窒化膜部分はやはり除去される。後者の形態では、残りのポリシリコン層（２８）の上に続いて窒化膜層が形成される。デバイスの上側部分は酸化から保護される。また、メモリセルデバイスの周辺のデバイスのゲート電極は、第２に形成されるポリシリコン含有層を用いる。
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【課題】消去電圧などの動作電圧について低電圧化が可能であり、低コスト化が可能である半導体不揮発性記憶装置の製造方法を提供する。
【解決手段】電荷蓄積層を有するメモリトランジスタが接続された半導体不揮発性記憶装置の製造方法であって、ガラスあるいはプラスチックからなる絶縁性基板上にチャネル形成領域を有する半導体層を形成する工程と、前記半導体層の上層に電荷蓄積層を形成する工程と、前記電荷蓄積層の上方にコントロールゲートを形成する工程と、前記チャネル形成領域に接続するソース・ドレイン領域を形成する工程とを有し、前記メモリトランジスタとなる薄膜トランジスタを形成する。 （もっと読む）

【課題】本発明は、低コストで大量生産が可能である半導体装置及びその作製方法を提供する。また、非常に膜厚の薄い集積回路を用いた半導体装置、及びその作製方法を提供する。更には、低消費電力である半導体装置及びその作製方法を提供する。
【解決手段】本発明は、絶縁表面上に半導体不揮発性記憶素子トランジスタを有し、メモリトランジスタのフローティングゲート電極が、複数の導電性粒子又は半導体粒子で形成されていることを特徴とする半導体装置である。 （もっと読む）

【課題】 基板面積の増大なしにキャパシタを容量増大できるＤＲＡＭ又はこれとロジック回路とを混載した半導体装置の製造方法の提供。
【解決手段】 半導体装置の製造方法は次の通りである。基板上面に第１の絶縁膜５０で埋められたトレンチを形成。第１の絶縁膜の一部の上部を除去し、トレンチ内及び基板の上面上に第２の絶縁膜を形成し、その上に導体膜を形成。導体膜及び第２の絶縁膜をパターニングし、ゲート電極１６ａ、プレート電極１６ｂ及び容量絶縁膜１５を形成。ゲート電極及びプレート電極をマスクとし、イオン注入によりメモリトランジスタの低濃度ドレイン拡散層１７ｂ及びソース拡散層１８を形成。ゲート電極、プレート電極の側面上に、各々第１、第２のサイドウォール２５ａ、２５ｂを形成。尚、プレート電極は基板の上面の一部とトレンチの露出している側面とに亘る領域上に形成され、ソース拡散層は第１、第２のサイドウォールによって覆われる。 （もっと読む）

【課題】 膜厚の異なるゲート酸化膜を有する構成でも、段差を解消できるようにする。
【解決手段】 シリコン基板２１にあらかじめ深さＤの凹部をＲＩＥ法で形成しておき、凹部を形成した部分に厚い膜厚ｄ１のゲート酸化膜２２を形成し、高い部分に薄い膜厚ｄ２のゲート酸化膜２３を形成する。これらのゲート酸化膜２２、２３の上面の高さは同じとなる。この上にゲート電極となる多結晶シリコン膜２４、２８、ＯＮＯ膜２９、多結晶シリコン膜３０、ＷＳｉ膜３１、シリコン窒化膜３２を形成した構成としている。トレンチ２５に埋め込むシリコン酸化膜２７の平坦化をＣＭＰ処理で行う際に、段差がないので加工精度を高めることができる。 （もっと読む）

【課題】 マスクの枚数を増加することなく、かつ、汚染することなく膜厚の異なるゲート絶縁膜を備えた半導体装置の製造方法を提供する。
【解決手段】 メモリセル領域Ｍに複数のアシストゲート電極部２１が互いに間隔を隔てて形成される。周辺回路領域Ｐでは平坦な半導体基板１の表面が露出する。次に、所定の条件のもとで、露出している半導体基板１の表面に酸化処理が施される。平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Ｍでは、アシストゲート電極部２１によって挟まれていることで、露出している半導体基板１の表面にまで供給される酸素ラジカルの量は少なくなる。その結果、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚は、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚よりも薄くなる。 （もっと読む）

バリア性を有する絶縁膜サイドウォールスペーサを有する半導体装置を提供する。 半導体装置は、半導体基板の上に形成されたゲート酸化膜とゲート電極と；半導体基板内に形成されたソース／ドレイン領域と；ゲート電極側壁上に形成された２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が半導体基板またはゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第１積層サイドウォールスペーサと；を有する。さらに、不揮発性メモリの積層ゲート電極構造と；積層ゲート電極構造の側壁上に形成され、中間層として半導体基板に接しない窒化膜を含む３層以上の第２積層サイドウォールスペーサと；を有することもできる。
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