【課題】不揮発性メモリセルから記憶情報を高速に読み出すことができる半導体装置を提供する。
【解決手段】マイクロコンピュータは、内部バス６８と、前記内部バスに結合されている中央演算部６１と、前記内部バスに結合された不揮発性メモリ６３とを含む。前記不揮発性メモリは、第１ゲートと第２ゲートとを含む複数の不揮発メモリセルと、前記複数の不揮発メモリセルの一つの前記第１ゲートに結合された第１回路２１と、前記複数の不揮発メモリセルの一つの前記第２ゲートに結合された第２回路２２と、前記第１回路に供給する第１電圧と前記第２回路に供給する第２電圧とを生成する電圧生成回路ＶＳ，７７と、を含む。前記第１回路のゲート耐圧は前記第２回路のゲート耐圧より低い。 （もっと読む）

【課題】セルを３次元配置することでビット密度を向上させることができる半導体メモリ及びその製造方法を提供する。
【解決手段】半導体メモリ１において、シリコン基板１１上に複数枚のゲート電極膜２１を設ける。ゲート電極膜２１は、シリコン基板１１の上面に対して平行な一方向（Ｘ方向）に沿って配列する。各ゲート電極膜２１の形状は格子状の板状であり、Ｘ方向から見て複数の貫通孔２２がマトリクス状に形成されている。また、複数枚のゲート電極膜２１の貫通孔２２を貫通してＸ方向に延びるように、複数本のシリコンビーム２３を設ける。更に、ゲート電極膜２１とシリコンビーム２３との間に、電荷蓄積層を含むＯＮＯ膜２４を設ける。 （もっと読む）

【課題】コア回路プロセス製造技術と無関係に低閾値電圧を備えたアンチヒューズデバイスを有する一回限りプログラム可能メモリセルが提示される。
【解決手段】パストランジスタおよびアンチヒューズデバイスを有する２トランジスタメモリセル、または二重厚さゲート酸化物を有する単一トランジスタメモリセルが、高電圧トランジスタ用に形成される高電圧ウェルに形成される。アンチヒューズデバイスの閾値電圧は、メモリデバイスのコア回路における任意のトランジスタの閾値電圧と異なるが、コア回路におけるトランジスタと同じゲート酸化物厚さを有する。パストランジスタは、コア回路における任意のトランジスタの閾値電圧と異なる閾値電圧を有し、かつコア回路における任意のトランジスタと異なるゲート酸化物厚さを有する。アンチヒューズデバイスの閾値電圧は、Ｉ／Ｏ回路に作製された高電圧トランジスタ用に用いられる閾値調整インプラントのいくつかまたは全てを省略することによって低下される。 （もっと読む）

【課題】同一の素子領域に、第１のゲート絶縁膜を備える第１のＭＩＳ型トランジスタと、第２のゲート絶縁膜を備える第２のＭＩＳ型トランジスタとを設ける半導体装置では、素子領域の周囲を取り囲む素子分離膜の傾斜部の膜減りにより、第１のＭＩＳ型トランジスタ、および第２のＭＩＳ型トランジスタのリーク電流の発生を防止できなかった。
【解決手段】本発明の半導体装置は、素子分離膜の傾斜部の上部に、第１のゲート絶縁膜、第２のゲート絶縁膜、あるいはそれらの絶縁膜とは膜厚が異なる上部絶縁膜を設ける構造とする。このような構造とすることで、素子分離膜の傾斜部が膜減りすることがなく、リーク電流の発生を防止することが可能となる。 （もっと読む）

【課題】不揮発性半導体メモリの動作の安定化を図ることができ、また、不揮発性半導体メモリの製造コストを削減できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、第１ゲート絶縁膜２Ａと電荷蓄積層３Ａとブロック絶縁膜４Ａと第１ゲート電極１０Ａとを有するメモリセルＭＣと、第２ゲート絶縁膜２１と第２ゲート電極１０Ｂとを有する第１トランジスタＳＴｒと、第３ゲート絶縁膜２Ｃと第３ゲート電極１０Ｃとを有する第２トランジスタＬＶＴｒと、第４ゲート絶縁膜２Ｄと、第４ゲート電極１０Ｄとを有する第３トランジスタＨＶＴｒとを具備し、第２ゲート絶縁膜２１はブロック膜４Ａと同一構成の絶縁膜４Ｂを含み、第２ゲート電極１０Ｂは第１ゲート電極１０Ａと同一構成となり、第３及び第４ゲート電極１０Ｃ，１０Ｄはその一部に、第１ゲート電極１０Ａと同一構成の導電層６Ｄ，７Ｄを含む。 （もっと読む）

【課題】柱状半導体層の抵抗を低減する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】積層させたソース側第１絶縁層２１〜ソース側分離絶縁層２３を貫通させてソース側ホール２７を形成し、その側壁にソース側ゲート絶縁層２８、ソース側犠牲層８１を形成する。次に、第１〜第５ワード線間絶縁層３１ａ〜３１ｅと第１〜第４ワード線導電層３２ａ〜３２ｄとを積層し、それらを貫通させてメモリホール３５を形成し、その側壁にメモリゲート絶縁層３６、メモリ犠牲層８２を形成する。続いて、第１ドレイン側絶縁層４１〜ドレイン側分離絶縁層４４を積層し、それらを貫通させてドレイン側ホール４６を形成する。続いて、ソース側犠牲層８１及びメモリ犠牲層８２を除去し、ソース側ホール２７、メモリホール３５及びドレイン側ホール４６内を埋めるように柱状半導体層（２９、３７、４８）を形成する。 （もっと読む）

【課題】第１のゲート絶縁膜のエッジ部へのダメージを抑制する。
【解決手段】基板と、前記基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたゲート電極であって、前記第２のゲート絶縁膜の側面間の幅が、前記ゲート電極の側面間の幅よりも狭いようなゲート電極とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】不揮発性半導体メモリの動作の安定化を図ることができる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、メモリセル形成領域１０１内に設けられる２つの拡散層８Ａと、拡散層８Ａ間の半導体基板１表面に設けられるゲート絶縁膜３Ａと、ゲート絶縁膜３Ａ上に設けられる電荷蓄積層４Ａと、電荷蓄積層４Ａ上に設けられブロック絶縁膜６Ａと、ブロック絶縁膜６Ａ上に設けられるゲート電極７Ａとを有するメモリセルＭＣと、セレクトゲート形成領域１０２内に設けられる２つの拡散層８Ｂ，８Ｃと、拡散層８Ｂ，８Ｃ間の半導体基板１表面に設けられるゲート絶縁膜５Ａと、ゲート絶縁膜５Ａ上に直接接触して設けられるブロック絶縁膜６Ａと同一構成の中間絶縁膜６Ｂと、中間絶縁膜６Ｂ上に設けられるゲート電極７Ｂとを有するセレクトゲートトランジスタＳＴと、を備える。 （もっと読む）

【課題】配線抵抗を低減し、安定した動作が可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングスを有する。メモリストリングスは、半導体基板Ｂａに対して垂直方向に延びる柱状半導体層２９，３７，４８と、メモリ柱状半導体層３７と共に電荷蓄積層を挟むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄと、第１〜第４ワード線導電層３２ａ〜３２ｄの下方に位置し且つソース側柱状半導体層２９と共にソース側ゲート絶縁層２８を挟むように形成されたソース側導電層２２と、ソース側導電層２２の上面に接するように形成されたソース側金属層２３とを備える。 （もっと読む）

【課題】不揮発性メモリを混載したロジック半導体装置に関し、周辺トランジスタのゲート絶縁膜の絶縁耐圧低下を防止しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板に活性領域を画定する素子分離領域を形成する工程と、第１の絶縁膜を形成する工程と、第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜を形成する工程と、少なくとも活性領域と素子分離領域との境界を含む領域に形成された第２の絶縁膜を、フルオロカーボン系のエッチングガスを用いたドライエッチングにより除去する工程と、酸素を含む雰囲気に曝すことにより、ドライエッチングの際に第１の絶縁膜上に付着したフルオロカーボン膜を除去する工程と、第１の絶縁膜をウェットエッチングにより除去する工程とを有する。 （もっと読む）

【課題】スタック構造のゲート電極をドライエッチングによりパターニングする際に、エッチングの終点を確実に検出し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１６上のメモリセルアレイ領域１２に形成された複数のフラッシュメモリセル３４であって、半導体基板１６上にトンネル絶縁膜２０を介して形成されたフローティングゲート２２_Ｒと、フローティングゲート２２_Ｒ上にＯＮＯ膜２４を介して形成されたコントロールゲート２６_Ｒとをそれぞれ有する複数のフラッシュメモリセル３４と、半導体基板１６上のパッド領域１４に形成された複数のダミーセル３８であって、半導体基板１６上にトンネル絶縁膜２０を介して形成され、フローティングゲート２２_Ｄと、フローティングゲート２２_Ｄ上にＯＮＯ膜２４を介して形成されたコントロールゲート２６_Ｄとをそれぞれ有する複数のダミーセル３８とを有している。 （もっと読む）

【課題】プロセスを複雑化することなく、素子分離領域の膜減りによるトランジスタ特性の悪化が生じにくい半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、第１の酸化膜２１、第１の窒化膜３１及び第２の酸化膜２２を順次形成する。次に、第３の領域１０Ｃ及び第４の領域１０Ｄの上に形成された、第２の酸化膜２２及び第１の窒化膜３１を除去した後、第３の酸化膜２３、第２の窒化膜３２及び第４の酸化膜２４を順次形成する。次に、第３の領域１０Ｃを除いて、第４の酸化膜２４及び第２の窒化膜３２を除去した後、第５の酸化膜２５を形成する。次に、第２の領域１０Ｂの上に形成された第５の酸化膜２５、第３の酸化膜２３、第２の酸化膜２２及び第１の窒化膜３１並びに第３の領域１０Ｃの上に形成された第５の酸化膜２５、第４の酸化膜２４及び第２の窒化膜３２を除去する。 （もっと読む）

【課題】３０ｎｍ以下の微細化に適応できるフラッシュメモリ及びその製造方法を提供する。
【解決手段】基板１０１に接続された上部にスペーサ絶縁膜１１６を有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をＦとするとき、独立に書き込み／消去可能なビットライン２本が対になって４Ｆ周期に配置されてメモリセル部が形成され、一対のフィンの上部を覆うように記憶絶縁膜が形成されている。 （もっと読む）

【課題】メモリセル領域とその周辺回路領域とを含んで構成される半導体装置において、メモリを構成するＭＯＳＦＥＴのしきい値のばらつきを小さくできる半導体装置を提供する。
【解決手段】それぞれＭＯＳＦＥＴを有してなる複数のメモリセルが形成されたメモリセル領域とＭＯＳＦＥＴを回路が形成された周辺回路領域を備えた半導体装置において、メモリセル領域のＭＯＳＦＥＴは、周辺回路領域の少なくとも一部のＭＯＳＦＥＴとは異なるゲート構造を有し、ゲート絶縁膜及びゲート電極のうちの少なくとも一方の組成が一部のＭＯＳＦＥＴとは異なる。 （もっと読む）

【課題】本発明は、フローティングゲートを多層の導電膜が積層された構造で形成して隣接するメモリセル間の干渉現象を減少させることが出来るフラッシュメモリ素子の製造方法を提供することを可能にすることを目的としている。
【解決手段】 半導体基板上にトンネル絶縁膜及び非晶質の第１の導電膜を形成する段階と、非晶質の第１の導電膜を結晶質の第１の導電膜に変形させるための熱処理工程を行う段階と、結晶質の第１の導電膜上に第２の導電膜を形成する段階と、第２の導電膜をパターニングする第１のエッチング工程を行う段階と、結晶質の第１の導電膜上の酸化膜を除去するための第２のエッチング工程を行う段階と、非晶質の第１の導電膜をパターニングする第３のエッチング工程を行う段階とを含むことを特徴とする。 （もっと読む）

【課題】より高集積化され、薄型化及び小型化された半導体装置を作製することを目的の一とする。また、半導体装置において、高性能化、低消費電力化を目的の一とする。
【解決手段】剥離層を用いて基板から剥離された半導体素子層を、他基板に形成され、平坦化された無機絶縁層に覆われた半導体素子層上に積層する。上層の半導体素子層を基板より剥離後、剥離層を除去し半導体素子層下に形成される無機絶縁膜を露出する。平坦化された無機絶縁層及び無機絶縁膜を密着させて接合する。また、半導体素子層の有する半導体層は半導体基板より分離され、作製基板に転置された単結晶半導体層である。 （もっと読む）

【課題】動作特性を向上させるＮＡＮＤ型フラッシュメモリ半導体記憶装置、及び、活性領域側壁への不純物打ち込みに関するその製造方法を提供する。
【解決手段】メモリＭＯＳトランジスタが配置される第１活性領域と、周辺ＭＯＳトランジスタが配置される第２活性領域と、半導体基板１０中に形成され、側壁において第１活性領域が露出される第１トレンチ４３と、第１トレンチ４３内を埋め込む絶縁膜を備え、隣接する第１活性領域間を電気的に分離する第１素子分離領域と、半導体基板１０中に形成され、側壁において第２活性領域が露出される第２トレンチ４３と、第２トレンチ４３内を埋め込む絶縁膜２７を備え、隣接する第２活性領域間を電気的に分離する第２素子分離領域３５とを具備し、第２活性領域の不純物濃度は中心部より高く、第１活性領域ＡＡの不純物濃度は中心部と等しい。 （もっと読む）

【課題】 非導電性の電荷トラップ膜を電荷蓄積領域として用いる不揮発性メモリの読み出し電流を大幅に向上させることができ、また、読み出しディスターブによるデータ反転の読み出し不良を撲滅できる半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置は、半導体柱と絶縁体柱が一方向に交互に敷き詰めた状態で複数配置された柱列と、前記複数の半導体柱に夫々設けられた複数の不揮発性記憶素子であって、前記半導体柱の前記一方向に沿う側面にゲート絶縁膜を介在して制御ゲート電極が設けられ、前記半導体柱の上面部にドレイン領域が設けられ、かつ前記半導体柱の底面部にソース領域が設けられた複数の不揮発性記憶素子と、前記複数の不揮発性記憶素子の夫々の制御ゲート電極を含み、かつ前記柱列の前記一方向に沿う側面に前記一方向に沿って設けられた配線とを有する。 （もっと読む）

【課題】メモリセル部以外の周辺回路部におけるホットキャリア特性の向上に寄与する不揮発性メモリデバイス及びその製造法を提供することを課題とする。また、メモリセル部の電荷蓄積窒化膜に含まれる電子を消去するに際し、消去後の電流値の低下を抑制可能な不揮発性メモリデバイス及びその製造法を提供することを他の課題とする。
【解決手段】本発明は、半導体層上に形成された情報格納用のメモリセル部と；前記半導体層上に形成された前記メモリセル部以外の周辺回路部とを同時に形成してなる不揮発性メモリデバイスに適用される。そして、前記メモリセル部は、前記半導体層上に形成されたゲート電極と；前記ゲート電極の下端両側に食い込むノッチ上に形成された絶縁膜よりなる電荷蓄積層とを備える。一方、前記周辺回路部は、電荷蓄積層を備えない構造とする。 （もっと読む）

【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングスＭＳを有する。メモリストリングスＭＳは、半導体基板Ｂａに対して垂直方向に延びる一対の柱状部ＣＬ_ｍｎ、及び一対の柱状部ＣＬ_ｍｎの下端を連結させるように形成された連結部ＪＰ_ｍｎを有するＵ字状半導体ＳＣ_ｍｎと、柱状部ＣＬ_ｍｎの側面を取り囲むように形成された電荷蓄積層ＥＣと、柱状部ＣＬ_ｍｎの側面及び電荷蓄積層ＥＣを取り囲むように形成されたワード線ＷＬ_ｍ１〜８とを備える。ワード線ＷＬ_ｍ１〜８は、メモリトランジスタＭＴｒ１_ｍｎ〜ＭＴｒ８_ｍｎの制御電極として機能する。 （もっと読む）