【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】信頼性の高い不揮発性メモリと周辺回路を含む半導体装置を提供する。
【解決手段】不揮発性半導体記憶装置の製造方法は、周辺回路領域では、フローティングゲート電極層ｐ１ｓは除去し、コントロール電極層ｐ２はパターニングしない状態で、不揮発性メモリの積層ゲート電極を形成し、サイドウォ−ルＳＷ１を形成し、周辺回路領域では、コントロール電極層ＰＧの側壁上に第１冗長絶縁性サイドウォ−ルＳＮＰを形成し、コントロールゲート電極層ＰＧをパターニングして単層ゲート電極ＰＧを形成すると共に、第１冗長絶縁性サイドウォ−ルＳＮＰに隣接する部分を残す。 （もっと読む）

【課題】周辺回路の分離酸化膜上にエッチング残渣を発生させることなく、高いカップリング比を有するメモリセルを有する不揮発性半導体記憶装置を提供する。
【解決手段】本発明に係る不揮発性半導体記憶装置は、メモリセルと、該メモリセルに隣接する周辺回路とを有する不揮発性半導体記憶装置であって、基板の活性領域を分離する素子分離と、前記活性領域に形成された半導体素子とを備え、前記メモリセルにおける前記活性領域は、短手方向に複数並んで配置された短冊状の第１活性領域と、該第１活性領域の端部を相互に接続すると共に前記メモリセルを取り囲むように配置された第２活性領域とを有し、前記周辺回路における前記素子分離の上面が、前記基板の表面と同等の高さであるか若しくは該表面よりも高い。 （もっと読む）

【課題】半導体装置の製造歩留りを向上させる。
【解決手段】素子分離領域２を含む半導体基板１上に多結晶シリコン膜７と絶縁膜８を形成してパターニングし、多結晶シリコン膜７かならる下部電極１１ａ，１１ｂおよび下部電極１１ａ，１１ｂ間のダミーパターン１２を形成する。下部電極１１ａ，１１ｂおよびダミーパターン１２とそられの上に形成された絶縁膜８を覆うように多結晶シリコン膜１７を形成し、多結晶シリコン膜１７上にキャップ保護膜を形成する。キャップ保護膜上に反射防止膜およびフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして用いて反射防止膜、キャップ保護膜および多結晶シリコン膜１７を順次ドライエッチングすることで、下部電極１１ａ，１１ｂ上に容量絶縁膜としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ａ，２１ｂを形成してキャパシタ３６ａ，３６ｂを形成する。 （もっと読む）

【課題】同一基板内にＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスを備えた半導体装置に関する技術を提供する。
【解決手段】半導体装置１０では、ＥＰＲＯＭ領域Ａにおいて、半導体基板２０上に半導体基板２０の側からゲート酸化膜４１とフローティングゲート電極４２と絶縁膜４３とコントロールゲート電極４４がこの順に積層されて構成されている。また、ＤＲＡＭ領域Ｂにおいて、半導体基板２０上に半導体基板２０の側から絶縁膜４３と金属膜（ソース電極６７、８７とドレイン電極６８、８８を含む）がこの順に積層されて構成されている。本実施例の半導体装置１０では、ＥＰＲＯＭ領域Ａの絶縁膜４３とＤＲＡＭ領域Ｂの絶縁膜４３が同一層で形成されており、ＥＰＲＯＭ領域Ａのコントロールゲート電極４４とＤＲＡＭ領域Ｂの金属膜が同一層で形成されている。そのため、半導体装置１０を形成する際に、その工程が増加することが抑制される。 （もっと読む）

【課題】フローティングゲート電極としての導電膜を素子分離絶縁膜を利用して自己整合的に形成すると同時に、半導体素子としての導電膜を形成することが可能な技術を提供する。
【解決手段】半導体装置では、複数の素子分離部分３６の間の半導体基板１上に絶縁膜８を介してフローティングゲート電極としての導電膜９が形成されている。そして、フローティングゲート電極としての導電膜９と同一材料の、半導体素子としての導電膜９が素子分離部分６に埋め込まれている。 （もっと読む）

【課題】接合リーク電流を低減可能なＤＲＡＭ型半導体装置を提供する。
【解決手段】メモリセル部内におけるゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよりも大きくする。また、メモリセル部におけるＭＯＳトランジスタのソース／ドレインを二重拡散層構造５，６とし、周辺回路部におけるＭＯＳトランジスタのソース／ドレインを三重拡散層構造５，６，７にする。このようにメモリセル部内におけるゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよりも大きく設定することにより、メモリセル部内におけるｐ型不純物領域４ａの濃度を低くすることが可能となり、接合リーク電流を低減することが可能となる。 （もっと読む）

【課題】多値記録が可能なメモリセルを備えた半導体記憶装置の性能を向上させる。
【解決手段】シリコン基板１００上に配置された複数のメモリセルを有する半導体集積回路装置であって、個々のメモリセルは、素子分離膜１１８で規定されたアクティブ領域において、ボトム酸化膜１０５、電荷蓄積窒化膜１０６、トップ酸化膜１０７を介して形成されたメモリゲート電極１０３を有する。素子分離膜１１８の一部上面は、アクティブ領域上面の高さよりも高くなるように突出して形成され、電荷蓄積窒化膜１０６はその素子分離膜１１８が突出した部分の側壁から、アクティブ領域表面に渡って形成されている。 （もっと読む）

【課題】メモリセル部でアスペクト比の高い下部電極の倒壊を防止するとともに、前記メモリセル部に隣接する周辺回路部への薬液の浸透を防止する半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】メモリセル部と、前記メモリセル部を囲む周辺回路部と、を有する半導体装置であって、前記メモリセル部は、複数の筒状の下部電極１３と、下部電極１３の側面を覆う第１の絶縁膜と、前記第１の絶縁膜を覆う上部電極１５と、を有するキャパシタ３０を備えたメモリセル本体部５５と、メモリセル本体部５５を囲む溝部７３を備えたメモリセル外周部５６と、を有しており、下部電極１３の筒内に充填された第１の支持膜６１と、第１の支持膜６１の開口側の面に接面されるとともに複数の下部電極１３を結ぶように延在された第２の支持膜６２と、を有する半導体装置を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】ワード線引き出し部におけるワード線とシリコン基板との距離をセルアレイ領域内に比して長く確保でき、耐圧を向上させることができる半導体装置を提供する。
【解決手段】セルアレイ領域の半導体基板１４上には、第１の膜厚を持つトンネル酸化膜１８、及び第１ゲート電極を有するメモリセルトランジスタが形成されている。周辺回路領域の半導体基板１４上には、第１の膜厚より厚い第２の膜厚を持つゲート酸化膜を有する高電圧トランジスタが形成される。ワード線３は、メモリセルトランジスタの第１ゲート電極に接続され、ワード線引き出し領域の半導体基板１４上に延伸している。ワード線引き出し領域において、半導体基板１４とワード線３との間には、第１の膜厚より厚く、第２の膜厚より薄い第３の膜厚を持つシリコン酸化膜１５が形成されている。 （もっと読む）

【課題】プログラマブルＭＯＳＦＥＴ（１０５）とロジックＭＯＳＦＥＴ（１１０）とを含むメモリデバイスを同一チップ上に形成する。
【解決手段】半導体基板を被う層状ゲート積層体の成形から始まり、層状ゲート積層体の高ｋゲート電極層上で停止するよう金属ゲート電極層にパターンを形成して、半導体基板上に第１、第２ゲート金属ゲート電極（１６、２１）を形成するメモリデバイスの製法が提供される。次のプロセスで、高ｋゲート誘電体層の一部を被う少なくとも１つのスペーサ（５５）を第１ゲート電極（１６）に形成する。高ｋゲート誘電体層の露出された残存部分をエッチングし、第１金属ゲート電極のサイドウォールを越えて延びる部分を有する第１高ｋゲート誘電体（１７）及び第２金属ゲート電極（２１）のサイドウォールに整合されたエッジを有する第２高ｋゲート誘電体（２２）を形成する。 （もっと読む）

【課題】メモリセルや、高電圧トランジスタや、高性能トランジスタなどの、異なるタイプのトランジスタを、同一基板上に形成することが可能なフラッシュメモリ等の半導体装置を提供する。
【解決手段】高電圧トランジスタは、誘電膜２０で覆われた第１のポリシリコン層２２により形成される。誘電膜２０上の第２のポリシリコン層２４は、トランジスタのゲート２２上に側壁スペーサ２４を形成するためにエッチングされる。側壁スペーサ２４は、ソースおよびドレイン３２を形成し、そして、サブリソグラフィックな軽度にドープされたドレイン３４を画定するために使用される。スペーサ２４を取り除いた後、下地の誘電膜２０は、軽度にドープされたドレイン３４を保護することができる。 （もっと読む）

【課題】ＩＳＳＧ酸化法によるメモリ特性の劣化が生じにくい不揮発性半導体記憶装置を実現できるようにする。
【解決手段】不揮発性半導体記憶装置の製造方法は、以下の工程を備えている。メモリ領域１０１及び周辺トランジスタ領域１０２の上に、第１のゲート絶縁膜１０６及び第１の導電膜１０７を順次形成する工程（ａ）。第１の導電膜１０７及び第１のゲート絶縁膜１０６における周辺トランジスタ領域１０２の上に形成された部分を除去する工程（ｂ）。メモリ領域１０１の上に第１の導電膜１０７が残存した状態においてＩＳＳＧ（in-situ steam generation）酸化を行い、周辺トランジスタ領域１０２の上に第２のゲート絶縁膜１０９を形成する共にメモリ領域１０１の上に残存する第１の導電膜１０７の上部に導電膜上酸化膜１１０を形成する工程（ｃ）。 （もっと読む）

【課題】フラッシュメモリ素子の製造方法を提供する。
【解決手段】セル領域及び周辺領域を含む半導体基板１０を用意するステップと、半導体基板１０のセル領域に第１ウェルを形成した上でＯＮＯ膜を形成するステップと、第１ウェルを含む半導体基板１０の周辺領域に第２ウェルを形成した上で第１酸化膜２１を形成するステップと、第１ポリシリコン膜５１を形成した後にＯＮＯ膜パターン及び第１ポリシリコンパターン６１から形成されたメモリゲートを形成するステップと、メモリゲートの両側壁に第２酸化膜パターン２６及び第２ポリシリコンパターン６２（残留パターン）を形成した上でゲートを形成するステップと、メモリゲートの片方側壁のみに残留パターンを残してセレクトゲートを形成するステップと、互いに隣接したメモリゲートの間の半導体基板１０に第３不純物領域１５を形成するステップとを含む。 （もっと読む）

【課題】ＭＩＳＦＥＴのしきい値のばらつきを抑制する。
【解決手段】半導体基板１に素子分離領域２を形成し、ＭＩＳＦＥＴのしきい値調整用のチャネルドープイオン注入を行なってから、ゲート絶縁膜５ａ，５ｂおよびゲート電極ＧＥ１，ＧＥ２を形成する。それから、イオン注入によりエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂを形成し、更に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入することにより拡散防止領域１０ａ，１０ｂを形成する。その後、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォールＳＷを形成してから、イオン注入により、ソース・ドレイン用のｎ^＋型半導体領域１１ａおよびｐ^＋型半導体領域１１ｂを形成して、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Ｓｉ基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のＭＯＳトランジスタを設け、当該複数種類のＭＯＳトランジスタの内、トンネル電流が大きい少なくとも１つのＭＯＳトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのＭＯＳトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のＩＮとＯＵＴの論理レベルが異なる際のＩＮ−ＯＵＴ間リーク電流を防止するスイッチを主回路のＩＮ又はＯＵＴに設ける。 （もっと読む）

【課題】層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１の主面ｓ１上に、高耐圧ゲート絶縁膜ＩＧ１および高耐圧ゲート電極ＥＧ１からなる高耐圧ゲートＧ１を形成した後、サリサイドブロック膜ＳＡＢ、層間絶縁膜ＩＬを順に形成し、その層間絶縁膜ＩＬをＣＭＰにより研磨する。サリサイドブロック膜ＳＡＢは、下層から順に酸化シリコンを主体とする絶縁膜である保護酸化膜ｔ１と、窒化シリコンを主体とする絶縁膜である保護窒化膜ｔ２とによって形成する。また、層間絶縁膜ＩＬの研磨は、高耐圧ゲートＧ１上面のサリサイドブロック膜ＳＡＢに達するまで研磨する。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】第１ゲート電極を備えた選択トランジスタＳＴ１、ＳＴ２と、電荷蓄積層と制御ゲートとを含む第２ゲート電極を備えたメモリセルトランジスタＭＴと、前記選択トランジスタＳＴ１、ＳＴ２間に前記メモリセルトランジスタＭＴが直列接続されたメモリセルユニット５とを具備し、前記第１ゲート電極同士の間隔、及び前記第１ゲート電極と前記第２ゲート電極の間隔は、前記第２ゲート電極同士の間隔の２倍以上であり、前記第２ゲート電極間における前記半導体基板１２表面は、前記第１ゲート電極と前記第２ゲート電極間における前記半導体基板１２表面と同一面にあり、前記第１ゲート電極間における前記半導体基板１２表面は、前記第１ゲート電極と前記第２ゲート電極間における前記半導体基板１２表面よりも低く位置する。 （もっと読む）

【課題】メモリセルの微細化と信頼性の向上とを図る。
【解決手段】本発明の例に係る半導体メモリは、アクティブエリアＡＡ１，ＡＡ２，・・・と素子分離エリアとが第１方向に交互に配置される周期構造を備える。第１方向の最端部からｍ（ｍは２以上の数）番目以降のアクティブエリア上には、第１ゲート絶縁膜が形成され、第１方向の最端部からｍ番目未満のアクティブエリア上には、第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜が形成される。素子分離絶縁膜は、第１方向の最端部からｍ−１番目とｍ番目のアクティブエリアの間に段差を有する。第１方向において、ｍ−１番目とｍ番目のアクティブエリアの間の素子分離絶縁膜の幅は、ｍ番目とｍ＋１番目のアクティブエリアの間の素子分離絶縁膜の幅よりも広い。 （もっと読む）

【課題】素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層が形成できる製造方法を提供する。
【解決手段】第１及び第２の領域における半導体基板１上にゲート絶縁膜４、第１のゲート電極層６、第１の絶縁膜７を順に形成し、第２の領域における第１の絶縁膜７の一部を除去して開口部９を形成し、第１の絶縁膜７上及び開口部９内に第２のゲート電極層１０を形成し、第１及び第２のゲート電極層６、１０、第１の絶縁膜７をパターニングし、半導体基板１内に不純物１２を導入し、第２の絶縁膜、マスク層を順に形成し、第１の領域、第１及び第２の領域の間を覆いかつ第２の領域における第１及び第２の選択ゲートトランジスタ間を開口するようにマスク層をパターニングし、第１及び第２の選択ゲートトランジスタ間の第２の絶縁膜及びゲート絶縁膜を除去するとともに、この半導体基板１内に導入された不純物１２を除去する。 （もっと読む）