半導体装置の製造方法
【課題】素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層が形成できる製造方法を提供する。
【解決手段】第１及び第２の領域における半導体基板１上にゲート絶縁膜４、第１のゲート電極層６、第１の絶縁膜７を順に形成し、第２の領域における第１の絶縁膜７の一部を除去して開口部９を形成し、第１の絶縁膜７上及び開口部９内に第２のゲート電極層１０を形成し、第１及び第２のゲート電極層６、１０、第１の絶縁膜７をパターニングし、半導体基板１内に不純物１２を導入し、第２の絶縁膜、マスク層を順に形成し、第１の領域、第１及び第２の領域の間を覆いかつ第２の領域における第１及び第２の選択ゲートトランジスタ間を開口するようにマスク層をパターニングし、第１及び第２の選択ゲートトランジスタ間の第２の絶縁膜及びゲート絶縁膜を除去するとともに、この半導体基板１内に導入された不純物１２を除去する。
【解決手段】第１及び第２の領域における半導体基板１上にゲート絶縁膜４、第１のゲート電極層６、第１の絶縁膜７を順に形成し、第２の領域における第１の絶縁膜７の一部を除去して開口部９を形成し、第１の絶縁膜７上及び開口部９内に第２のゲート電極層１０を形成し、第１及び第２のゲート電極層６、１０、第１の絶縁膜７をパターニングし、半導体基板１内に不純物１２を導入し、第２の絶縁膜、マスク層を順に形成し、第１の領域、第１及び第２の領域の間を覆いかつ第２の領域における第１及び第２の選択ゲートトランジスタ間を開口するようにマスク層をパターニングし、第１及び第２の選択ゲートトランジスタ間の第２の絶縁膜及びゲート絶縁膜を除去するとともに、この半導体基板１内に導入された不純物１２を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上にセルトランジスタと選択ゲートトランジスタが形成される半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、特許文献１のように、セルトランジスタのゲート電極（以下、セルゲート電極と称す）と選択ゲートトランジスタのゲート電極（以下、選択ゲート電極と称す）との間は側壁絶縁膜で埋め込まれていた。しかし、非特許文献１のように、ＧＩＤＬ（Gate Induced Drain Leakage）対策のために、セルゲート電極と選択ゲート電極との間の距離を広げると、セルゲート電極と選択ゲート電極との間が側壁絶縁膜で埋め込まれなくなる。この場合、セルゲート電極と選択ゲート電極との間の側壁絶縁膜をスペーサ加工した際に、セルゲート電極と選択ゲート電極との間の基板表面が露出し、この基板表面が掘られてしまうという、ガウジングが生じる。
【０００３】
一方、メモリの微細化により、メモリセル間の距離が狭められると、メモリセルのナローチャネル効果を抑制するために、セルゲート電極間の拡散層を浅く形成する必要がある。しかし、上述したガウジングにより浅い拡散層が削られ、セルゲート電極と選択ゲート電極との間に拡散層がなくなるという不具合が発生する。
【０００４】
以上のように、従来において、素子の微細化の要求に応じつつ、セルゲート電極と選択ゲート電極との間に浅い拡散層を形成することが困難であった。
【特許文献１】特開２００６−６０１３８号公報
【非特許文献１】Jae-Duk Lee, “A new programming disturbance phenomenon in NAND flash memory by source/drain hot-electrons generated by GIDL current” IEEE NVSMW 2006 p31-33
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層を形成することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様による半導体装置の製造方法は、第１の領域にセルトランジスタを形成し、第２の領域に前記セルトランジスタと隣り合う第１の選択ゲートトランジスタと前記第１の選択ゲートトランジスタと隣り合う第２の選択ゲートトランジスタとを形成する半導体装置の製造方法であって、前記第１及び第２の領域における半導体基板上に第１のゲート絶縁膜を形成する工程と、前記第１及び第２の領域における前記第１のゲート絶縁膜上に第１のゲート電極層を形成する工程と、前記第１及び第２の領域における前記第１のゲート電極層上に第１の絶縁膜を形成する工程と、前記第２の領域における前記第１の絶縁膜の一部を除去し、前記第１のゲート電極層の一部を露出する第１の開口部を形成する工程と、前記第１及び第２の領域における前記第１の絶縁膜上及び前記第１の開口部内に第２のゲート電極層を形成する工程と、前記第１及び第２の領域における前記第１及び第２のゲート電極層、前記第１の絶縁膜をゲート電極パターンにパターニングする工程と、前記ゲート電極パターンをマスクとして、前記第１及び第２の領域における前記半導体基板内に不純物を導入する工程と、前記第１及び第２の領域における前記ゲート電極パターン上に第２の絶縁膜を形成する工程と、前記第１及び第２の領域における前記第２の絶縁膜上に第１のマスク層を形成する工程と、前記第１の領域、前記第１及び第２の領域の間を覆い、かつ、前記第２の領域における前記第１及び第２の選択ゲートトランジスタ間を開口するように、前記第１のマスク層をパターニングする工程と、パターニングされた前記第１のマスク層を用いて、前記第１及び第２の選択ゲートトランジスタ間の前記半導体基板上の前記第２の絶縁膜及び前記第１のゲート絶縁膜を除去するとともに、前記第１及び第２の選択ゲートトランジスタ間の前記半導体基板内に導入された前記不純物を除去する工程とを具備する。
【発明の効果】
【０００７】
本発明によれば、素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層を形成することが可能な半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
本発明の実施の形態は、ＮＡＮＤ型フラッシュメモリを例に挙げる。このようなＮＡＮＤ型フラッシュメモリは、極めて狭ピッチで配置されるセルトランジスタと選択ゲートトランジスタ、周辺トランジスタが少なくとも同一基板上に存在する高密度な不揮発性半導体記憶装置である。
【００１０】
［１］第１の実施形態
［１−１］構造
図１（ａ）乃至（ｄ）は、本発明の第１の実施形態に係る半導体装置の断面図を示す。以下に、第１の実施形態に係る半導体装置について説明する。
【００１１】
図１（ａ）乃至（ｄ）に示すように、本実施形態では、トランジスタの機能に応じて４つの領域に分けている。図１（ａ）はＮＡＮＤストリング形成領域、図１（ｂ）は低耐圧のＰ型トランジスタ（以下、ＬＶ系ＰＴｒと称す）形成領域、図１（ｃ）は低耐圧のＮ型トランジスタ（以下、ＬＶ系ＮＴｒと称す）形成領域、図１（ｄ）は高耐圧のＮ型トランジスタ（以下、ＨＶ系ＮＴｒと称す）形成領域である。
【００１２】
図１（ａ）に示すように、ＮＡＮＤストリング形成領域は、セルトランジスタ形成領域と選択ゲートトランジスタ形成領域とで構成される。セルトランジスタ形成領域には、２つ以上のセルトランジスタＣＴｒが形成され、これらセルトランジスタＣＴｒは互いに直列接続されたセルトランジスタ群を構成している。このセルトランジスタ群の両端には選択ゲートトランジスタＳＧＴｒがそれぞれ接続されている。このように、セルトランジスタ群とこのセルトランジスタ群を挟み込む２つの選択ゲートトランジスタＳＧＴｒとで、ＮＡＮＤストリングが構成されている。このＮＡＮＤストリングは複数存在し、これらＮＡＮＤストリングは隣り合う。従って、図示するように、選択ゲートトランジスタ形成領域においては、２つの選択ゲートトランジスタＳＧＴｒが隣り合っている。
【００１３】
図１（ｂ）乃至（ｄ）に示すように、周辺回路領域においては、低耐圧型トランジスタと高耐圧型トランジスタとが形成されている。低耐圧型トランジスタは、読み出し電源程度の比較的低耐圧のトランジスタである。高耐圧型トランジスタは、セルトランジスタの書き込み動作及び消去動作に必要な高い電源（例えば２０Ｖ程度）に耐えることのできるトランジスタである。
【００１４】
セルトランジスタは、２層電極型トランジスタである。つまり、シリコン基板１上に、ゲート酸化膜４、ポリシリコン膜６、ＯＮＯ（Oxide Nitride Oxide）複合膜７、ポリシリコン膜１０が積層されている。ここで、ポリシリコン膜６は浮遊ゲート電極として機能し、ポリシリコン膜１０は制御ゲート電極として機能する。また、ゲート酸化膜４はトンネル絶縁膜であり、ＯＮＯ複合膜７はＩＰＤ（Inter-Poly Dielectric）膜である。
【００１５】
選択ゲートトランジスタは、１層電極型トランジスタである。つまり、シリコン基板１上に、ゲート酸化膜４、ポリシリコン膜６、ＯＮＯ複合膜７、ポリシリコン膜１０が積層されている。そして、ＯＮＯ複合膜７には開口部９が設けられ、この開口部９によってポリシリコン膜６及び１０が導通している。従って、ポリシリコン膜６及び１０によって、選択ゲート電極が形成されている。
【００１６】
周辺回路領域における低耐圧型トランジスタ及び高耐圧型トランジスタは、選択ゲートトランジスタと同様、１層電極型トランジスタである。ここで、所望の高耐圧を実現するために、高耐圧型トランジスタのゲート酸化膜５は、低耐圧型トランジスタのゲート酸化膜４よりも膜厚が厚く、例えば２５ｎｍ以上になっている。
【００１７】
２つの隣り合うセルトランジスタ間（ＷＬ間）の距離を“Ｃ”とし、セルトランジスタとこのセルトランジスタと隣り合う選択ゲートトランジスタとの間の距離を“Ｄ”とし、選択ゲートトランジスタを構成するサイドウォール（ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜１３及び１７）の幅を“Ｅ”とする。同様に、周辺トランジスタを構成するサイドウォール（ＴＥＯＳ膜１３及び１７）の幅は、選択ゲートトランジスタを構成するサイドウォール（ＴＥＯＳ膜１３及び１７）の幅と同じく、“Ｅ”である。この場合、距離Ｄは、距離Ｃの２倍より大きく、かつ、距離Ｅの２倍より小さいことが望ましい。つまり、２Ｃ＜Ｄ＜２Ｅの関係を満たすことが望ましい。
【００１８】
距離Ｄが距離Ｃの２倍より大きいこと（２Ｃ＜Ｄ）が望ましいのは、微細化に伴うセルの信頼性の問題を回避するためである。例えば、ＮＡＮＤストリングのセルトランジスタは、チップサイズを最小にする必要により、通常、ＷＬパターンのレジスト加工時に用いる露光装置の限界まで微細加工される。そこで、セルトランジスタとこれと隣り合う選択ゲートトランジスタとの間の距離も、同様に、ＷＬパターンのレジスト加工時に用いる露光装置の限界まで微細化されるのが望ましい。しかし、微細化に伴う信頼性問題を引き起こす例が、例えば非特許文献１で報告されている。この報告によれば、データ書き込み動作時に転送される電位によって引き起こされるＧＩＤＬ電流によって、選択ゲートトランジスタに隣接するセルトランジスタの浮遊ゲート電極にホットエレクトロンが注入されるという不良が生じ、データが破壊される。この解決には、ＮＡＮＤストリングを構成する選択ゲートトランジスタとこれに隣接するセルトランジスタとの距離を十分に拡大することが望ましいとされている。そこで、セルトランジスタとこれと隣り合う選択ゲートトランジスタとの間の距離Ｄは、隣り合うセルトランジスタ間（ＷＬ間）の距離Ｃより、２倍程度大きく確保することが望ましい。
【００１９】
距離Ｄが距離Ｅの２倍より小さいこと（Ｄ＜２Ｅ）が望ましいのは、選択ゲートトランジスタとこれと隣り合うセルトランジスタとの間が絶縁膜（ＴＥＯＳ膜１３及び１７）で完全に埋め込まれるようにするためである。このようにすることで、後述する図９（ａ）乃至（ｄ）の工程において、選択ゲートトランジスタとこれと隣り合うセルトランジスタとの間のシリコン基板１内にＰ及びＡｓが導入されることを、ＴＥＯＳ膜１３及び１７でブロックできるため、この領域をレジスト膜で覆う必要が無くなる。
【００２０】
尚、例えば、用途によっては、セル信頼性の要求の違いから、距離Ｄを距離Ｃと同等まで縮小することも可能である。この場合、より微細なＮＡＮＤストリングが形成でき、チップサイズの縮小から、コスト削減に寄与する。このような構造は、書き込み／消去動作が１００回程度のものに有効である。
【００２１】
また、書き込み／消去動作が１０００００回を超えるような高い信頼性が要求されるものに対しては、距離Ｄを距離Ｅの２倍を超えるようにしてもよい。この場合、選択ゲートトランジスタとこれと隣り合うセルトランジスタとの間がＴＥＯＳ膜１３及び１７で完全に埋め込まれなくなるが、この領域をレジスト膜で覆えば、選択的なイオン注入は可能である。
【００２２】
図１（ａ）乃至（ｃ）に示す２つの隣り合う選択ゲートトランジスタ間の拡散層２２及び２３が形成された領域のシリコン基板１及び低耐圧型トランジスタの拡散層２１、２２及び２３が形成された領域のシリコン基板１は削られており、凹部１６が形成されている。このため、図１（ａ）乃至（ｃ）に示す２つの隣り合う選択ゲートトランジスタ間の拡散層２２及び２３が形成された領域のシリコン基板１の高さ及び低耐圧型トランジスタの拡散層２１、２２及び２３が形成された領域のシリコン基板１の高さは、図１（ａ）及び（ｄ）に示すセルトランジスタの拡散層１５が形成された領域のシリコン基板１の高さ及び高耐圧型トランジスタの拡散層１８、２２及び２３が形成された領域のシリコン基板１の高さより低くなっている。
【００２３】
［１−２］製造方法
図２（ａ）乃至（ｄ）から図１０（ａ）乃至（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
【００２４】
まず、図２（ａ）乃至（ｄ）に示すように、周知のイオン注入技術と拡散技術を用いて、ＮＡＮＤストリング形成領域及びＬＶ系ＰＴｒ形成領域のＰ型シリコン基板１内にＮ−Ｗｅｌｌ２が形成される。次に、周知のイオン注入技術と拡散技術を用いて、ＮＡＮＤストリング形成領域及びＬＶ系ＮＴｒ形成領域のシリコン基板１内にＰ−Ｗｅｌｌ３が形成される。次に、周知のゲート酸化膜形成技術を用いて、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域のシリコン基板１上に厚さ８ｎｍのゲート酸化膜４が形成され、ＨＶ系ＮＴｒ形成領域のシリコン基板１上に厚さ３０ｎｍのゲート酸化膜５が形成される。
【００２５】
次に、周知の堆積技術を用いて、ゲート酸化膜４及び５上に厚さ２００ｎｍのＮ型ポリシリコン膜６が形成される。このポリシリコン膜６は浮遊ゲート電極材、選択トランジスタのゲート電極材の一部及び周辺トランジスタのゲート電極材の一部となる。次に、ポリシリコン膜６上にＯＮＯ複合膜７が形成される。このＯＮＯ複合膜７は、セルトランジスタを構成予定のＩＰＤ膜であり、シリコン酸化膜とこのシリコン酸化膜上に形成されたシリコン窒化膜とこのシリコン窒化膜上に形成されたシリコン酸化膜とで構成される。
【００２６】
次に、図３（ａ）乃至（ｄ）に示すように、ＯＮＯ複合膜７上にレジスト膜８が塗布され、このレジスト膜８が所望の形状に開口される。そして、このレジスト膜８をマスクとしてＯＮＯ複合膜７が選択的に除去され、開口部９が形成される。その後、レジスト膜８が剥離される。
【００２７】
次に、図４（ａ）乃至（ｄ）に示すように、周知の堆積技術を用いて、ＯＮＯ複合膜７上に厚さ２００ｎｍのＮ型ポリシリコン膜１０が堆積される。この時、ＳＧＴｒ形成領域、ＬＶ系ＰＴｒ形成領域、ＬＶ系ＮＴｒ形成領域及びＨＶ系ＮＴｒ形成領域においては、ＯＮＯ複合膜７に開口部９が形成されているため、この開口部９を介してポリシリコン膜６及び１０によってゲート電極が構成される。
【００２８】
次に、図５（ａ）乃至（ｄ）に示すように、ポリシリコン膜１０上にレジスト膜１１が塗布され、このレジスト膜１１が所望のゲート電極パターンにパターニングされる。そして、このレジスト膜１１をマスクとして、ポリシリコン膜６及び１０、ＯＮＯ複合膜７がエッチング加工される。この際、エッチング加工された領域において、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域には厚さ８ｎｍ程度のゲート酸化膜４が残存し、ＨＶ系ＮＴｒ形成領域には厚さ３０ｎｍ程度のゲート酸化膜５が残存する。その後、レジスト膜１１が剥離される。
【００２９】
尚、図３（ａ）乃至（ｄ）の工程において、ＯＮＯ複合膜７の一部をエッチング除去して開口部９を形成する領域は、選択ゲートトランジスタ及び周辺トランジスタを構成するゲート電極加工領域より内側に限定することで、図５（ａ）乃至（ｄ）の工程において、セルトランジスタと選択ゲートトランジスタ及び周辺トランジスタとのゲート電極加工領域が同一の膜構成となることから、同時にエッチング加工が可能となる。
【００３０】
次に、図６（ａ）乃至（ｄ）に示すように、レジスト膜を介さずに、ゲート電極パターンにパターニングされたポリシリコン膜６及び１０をマスクとして、全面にＡｓ（砒素）イオンがイオン注入される。このイオン注入の条件は、例えば、加速エネルギー１５ＫｅＶ、ドーズ量３Ｅ１２／ｃｍ２である。この際、イオン注入により導入したＡｓイオン１２は、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域に残存した厚さ８ｎｍ程度のゲート酸化膜４を通過して、シリコン基板１の表面に達することができ、チップサイズ縮小のために加工限界まで微細化されたセルトランジスタのショートチャネル効果を抑制するのに十分な浅い領域に形成される。一方、ＨＶ系ＮＴｒ形成領域に残存するゲート酸化膜５は３０ｎｍ程度と膜厚が厚いため、上記の条件で打ち込んだＡｓイオン１２は、シリコン基板１に達することは無く、ＨＶ系ＮＴｒ形成領域に残存するゲート酸化膜５の中に留まることになる。
【００３１】
次に、図７（ａ）乃至（ｄ）に示すように、熱処理により、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域のシリコン基板１内にＮ−拡散層１５が形成される。次に、ポリシリコン膜１０、ゲート酸化膜４及び５上に厚さ２０ｎｍのＴＥＯＳ膜（シリコン酸化膜）１３が堆積される。次に、ＴＥＯＳ膜１３上にレジスト膜１４が塗布され、このレジスト膜１４がパターニングされる。その結果、このパターニングされたレジスト膜１４により、選択ゲートトランジスタとこれと隣り合うセルトランジスタとの間がカバーされ、互いに隣り合う選択ゲートトランジスタ間が開口され、ＬＶ系Ｔｒ形成領域及びＨＶ系Ｔｒ形成領域が開口される。
【００３２】
次に、図８（ａ）乃至（ｄ）に示すように、周知のエッチング技術を用いて、レジスト膜１４をマスクとしてＴＥＯＳ膜１３がエッチング加工される。これにより、サイドウォールの一部が形成される。この際、レジスト膜１４でカバーされていない隣り合う選択ゲートトランジスタ間、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域においては、ゲート酸化膜４が除去され、シリコン基板１が露出される。そして、サイドウォール形成のためのエッチング加工の際に生じるオーバーエッチングにより、シリコン基板１掘れが生じ、凹部１６が形成される。その結果、隣り合う選択ゲートトランジスタ間、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域のイオン注入されたＡｓが除去される。一方、レジスト膜１４でカバーされていないＨＶ系Ｔｒ形成領域においては、ゲート酸化膜５がイオン注入されたＡｓとともに除去され、シリコン基板１が露出される。その後、レジスト膜１４が剥離される。
【００３３】
次に、図９（ａ）乃至（ｄ）に示すように、ＴＥＯＳ膜１３、ポリシリコン膜１０及びシリコン基板１上に厚さ２０ｎｍのＴＥＯＳ膜１７が堆積される。次に、Ｐ（燐）イオンの導入及び熱処理により、ＨＶ系ＮＴｒ形成領域のシリコン基板１内にＮ−型拡散層１８が形成される。次に、ＴＥＯＳ膜１７上にレジスト膜１９が塗布され、Ｎ型拡散層形成領域が開口するようにレジスト膜１９がパターニングされる。このパターニングされたレジスト膜１９を用いて、シリコン基板１内にＰ及びＡｓイオン２０が注入される。その後、レジスト膜１９が剥離される。
【００３４】
尚、選択ゲートトランジスタとこれと隣り合うセルトランジスタとの間には、ＴＥＯＳ膜１３及び１７が完全に埋め込まれている。このため、レジスト膜１９をセルトランジスタ領域及びセルトランジスタと隣り合う選択ゲートトランジスタ間を跨ぐ領域に設ける必要が無く、このＴＥＯＳ膜１３及び１７がＰ及びＡｓイオン注入をブロックするマスクとして機能する。従って、微細化の要求により、選択ゲートトランジスタ及び隣り合う選択ゲートトランジスタ間が微細化された場合、これに伴う微細な開口領域を有するレジスト膜の形成が不要となるため、コストを削減することができる。
【００３５】
次に、図１０（ａ）乃至（ｄ）に示すように、周知のフォトレジスト技術とイオン注入技術を用いて、ＬＶ系ＰＴｒ領域に、ソース／ドレイン形成のためのＢＦ２が導入され、その後、熱工程を加える。これにより、ＬＶ系ＰＴｒ領域にＰ＋拡散層２１が形成される。これと同時に、隣り合う選択ゲートトランジスタ間を挟む領域、ＬＶ系ＮＴｒ形成領域及びＨＶ系ＮＴｒ形成領域にＮ＋拡散層２２及びＮ−拡散層２３が形成される。
【００３６】
次に、図１（ａ）乃至（ｄ）に示すように、周知の技術を用いて、ＴＥＯＳ膜１７上にパッシベーション膜としてＢＰＳＧ（Boron Phosphorous Silicate Glass）膜２４が形成され、このＢＰＳＧ膜２４内にコンタクトホールが開口される。次に、このコンタクトホール内に例えばＷ（タングステン）からなる金属材が埋め込まれ、配線パターンに加工される。これにより、コンタクト２５及び配線２６が形成される。このようにして、ＮＡＮＤ型フラッシュメモリが製造される。
【００３７】
［１−３］効果
第１の効果として、第１の実施形態によれば、素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層１５を形成することができる。
【００３８】
例えば、図７（ａ）乃至（ｄ）の工程において、選択ゲートトランジスタとこれと隣り合うセルトランジスタ間がレジスト膜１４で覆われない状態で、サイドウォール形成のためのエッチング加工を行った場合を考える。セルトランジスタを構成する拡散層１５は、ショートチャネル効果を抑制するために、十分に浅く形成される。図１１（ａ）のＡ−Ａ’断面におけるＮ−拡散層（Ａｓ）１５のプロファイルは、図１１（ｂ）に示すように、例えば、０．０２μｍ程度と極めて浅い。サイドウォール形成のためのエッチング加工の際、オーバーエッチングにより、避けられないシリコン基板掘れにより凹部４０が生じ、極めて浅い領域に打ち込まれた不純物は除去されてしまう。このため、図１１（ａ）のＢ−Ｂ’断面におけるＮ−拡散層（Ａｓ）１５のプロファイルは、図１１（ｃ）に示すように、０．０２μｍ程度の極めて浅い不純物はほぼ除去され、濃度プロファイルのピークが無くなってしまう。この場合、選択ゲートトランジスタとこれと隣り合うセルトランジスタ間に生じたシリコン基板掘れにより、ＮＡＮＤストリングは高抵抗化によって歩留り低下や信頼性低下等が生じてしまう。
【００３９】
これに対し、第１の実施形態によれば、まず、レジスト膜を用いることなく、全面にイオン注入及び熱処理が行われ、シリコン基板１の表面に浅い拡散層１５が形成される（図６（ａ）乃至（ｄ）及び図７（ａ）乃至（ｄ）参照）。その後、全面にＴＥＯＳ膜１３が形成され、このＴＥＯＳ膜１３上にセルトランジスタと選択ゲートトランジスタとの間が覆われるようにレジスト膜１４が形成される（図７（ａ）乃至（ｄ）参照）。このレジスト膜１４をマスクとしてＴＥＯＳ膜１３が加工される。この際、選択ゲートトランジスタ間、周辺回路の低耐圧型トランジスタのシリコン基板１はガウジングにより掘られ、凹部１６が形成されてしまうが、セルトランジスタと選択ゲートトランジスタとの間のシリコン基板１はレジスト膜１４で覆われているため掘られない（図８（ａ）乃至（ｄ）参照）。このため、素子の微細化の要求に応じて浅い拡散層１５を形成した場合も、セルトランジスタと選択ゲートトランジスタとの間に形成された浅い拡散層１５がガウジングにより削られることを防止することができる。従って、素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層１５を形成することができる。
【００４０】
第２の効果として、第１の実施形態によれば、製造工程を削減することができ、製造コストを低減することができる。この理由については、図１２（ａ）乃至（ｃ）から図１４（ａ）乃至（ｃ）に示す参考例と比較して説明する。
【００４１】
まず、参考例の半導体装置の製造方法について簡単に説明する。図１２（ａ）乃至（ｃ）に示すように、ポリシリコン膜１０６及び１１０がゲート電極パターンに加工される。この際、エッチング加工された領域において、ＮＡＮＤストリング形成領域及びＬＶ系ＮＴｒ形成領域にはゲート酸化膜１０４が残存し、ＨＶ系ＮＴｒ形成領域にはゲート酸化膜１０５が残存する。次に、ポリシリコン膜１１０、ゲート酸化膜１０４及び１０５上にレジスト膜１３０が塗布され、ＮＡＮＤストリング形成領域及びＬＶ系ＮＴｒ形成領域をカバーするようにレジスト膜１３０がパターニングされる。この領域をレジスト膜１３０でカバーするのは、後のゲート酸化膜１０５の加工時のオーバーエッチングにより、ショートチャネル効果の悪化や電流低下が生じることを抑制するためである。次に、レジスト膜１３０から露出されたＨＶ系ＮＴｒ形成領域のゲート酸化膜１０５がエッチング除去される。これは、厚いゲート酸化膜１０５を除去することで、後のＡｓイオン注入工程において、ＨＶ系ＮＴｒ形成領域においてＡｓをシリコン基板１０１内に通過させるためである。その後、レジスト膜１３０が剥離される。
【００４２】
次に、図１３（ａ）乃至（ｃ）に示すように、ポリシリコン膜１１０、ゲート酸化膜１０４及び１０５上にレジスト膜１３１が塗布され、ＬＶ系ＮＴｒ形成領域及びＨＶ系ＮＴｒ形成領域をカバーするようにレジスト膜１３１がパターニングされる。このパターニングされたレジスト膜１３１を用いて、ＮＡＮＤストリング形成領域のシリコン基板１０１内にＡｓイオン１２０が導入される。その後、レジスト膜１３１が剥離される。
【００４３】
次に、図１４（ａ）乃至（ｃ）に示すように、ポリシリコン膜１１０、ゲート酸化膜１０４及び１０５上にＴＥＯＳ膜１１３が堆積される。次に、ＴＥＯＳ膜１１３上にレジスト膜１１４が塗布され、このレジスト膜１１４がパターニングされる。このパターニングされたレジスト膜１１４により、選択ゲートトランジスタとセルトランジスタとの間がカバーされ、互いに隣り合う選択ゲートトランジスタ間が開口され、ＬＶ系ＮＴｒ形成領域及びＨＶ系ＮＴｒ形成領域が開口される。次に、レジスト膜１１４をマスクとしてＴＥＯＳ膜１１３がエッチング加工される。これにより、サイドウォールの一部が形成される。
【００４４】
このような参考例においては、図１２（ａ）乃至（ｃ）に示すように、レジスト膜１３０をマスクとしてＨＶ系ＮＴｒ形成領域のゲート酸化膜１０５のみをエッチングする工程が設けられている。これに対し、第１の実施形態では、図８（ａ）乃至（ｄ）に示すように、ＨＶ系ＮＴｒ形成領域のゲート酸化膜５のエッチングはサイドウォールの形成と同時に行われるため、参考例のようなＨＶ系ＮＴｒ形成領域のゲート酸化膜５のみをエッチングする工程は不要である。従って、第１の実施形態では、参考例におけるレジスト膜１３０の形成及び除去工程とＨＶ系ＮＴｒ形成領域のゲート酸化膜１０５の除去工程とを省略することができる。
【００４５】
また、参考例においては、図１３（ａ）乃至（ｃ）に示すように、レジスト膜１３１を用いて、セルトランジスタの拡散層形成のためのイオン注入を行っている。これに対し、第１の実施形態では、図６（ａ）乃至（ｄ）に示すように、レジスト膜を一切用いずに、全面にイオン注入を行っている。従って、第１の実施形態では、参考例におけるレジスト膜１３１の形成及び除去工程を省略することができる。
【００４６】
よって、第１の実施形態は、参考例と比較して、２つのレジスト膜１３０及び１３１の形成工程と、２つのレジスト膜１３０及び１３１の剥離工程と、１つのゲート酸化膜１０５のエッチング工程が少ない。このため、上述したように、第１の実施形態は、製造工程を削減することができ、製造コストを低減することができる。
【００４７】
［２］第２の実施形態
第１の実施形態では、電極材をゲート電極パターンに加工する際、全ての領域におけるゲート酸化膜は同時にエッチング加工せずに残存させた。これに対し、第２の実施形態は、電極材をゲート電極パターンに加工する際、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域においては、ゲート酸化膜も同時にエッチング加工して基板を露出させ、ＨＶ系ＮＴｒ形成領域においては、ゲート酸化膜も同時にエッチング加工するが一部を残存させる。尚、第２の実施形態では、第１の実施形態と異なる点についてのみ説明する。
【００４８】
［２−１］構造
図１５（ａ）乃至（ｄ）は、本発明の第２の実施形態に係る半導体装置の断面図を示す。以下に、第２の実施形態に係る半導体装置について説明する。
【００４９】
図１５（ａ）乃至（ｄ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域におけるゲート酸化膜４が、ゲート電極と同時加工されている点である。このため、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域において、ゲート酸化膜４の側面はポリシリコン膜６及び１０、ＯＮＯ複合膜７の側面と一致しており、ゲート酸化膜４はポリシリコン膜６の下のみに存在する。
【００５０】
［２−２］製造方法
図１６（ａ）乃至（ｄ）から図１７（ａ）乃至（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第２の実施形態に係る半導体装置の製造方法について説明する。
【００５１】
まず、第１の実施形態の図２（ａ）乃至（ｄ）から図４（ａ）乃至（ｄ）の工程を経て、ＯＮＯ複合膜７上にポリシリコン膜１０が堆積される。
【００５２】
次に、図１６（ａ）乃至（ｄ）に示すように、ポリシリコン膜１０上にレジスト膜１１が塗布され、このレジスト膜１１が所望のゲート電極パターンにパターニングされる。そして、このレジスト膜１１をマスクとして、ポリシリコン膜６及び１０、ＯＮＯ複合膜７がエッチング加工される。この際、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域におけるゲート酸化膜４も同時にエッチング除去され、シリコン基板１が露出される。一方、ＨＶ系ＮＴｒ形成領域におけるゲート酸化膜５は、１０ｎｍ程度の膜減りを生じさせ、２０ｎｍ程度残存させる。従って、ＨＶ系ＮＴｒ形成領域におけるシリコン基板１は露出させない。その後、レジスト膜１１が剥離される。
【００５３】
次に、図１７（ａ）乃至（ｄ）に示すように、レジスト膜を介さずに、ゲート電極パターンにパターニングされたポリシリコン膜６及び１０をマスクとして、全面にＡｓイオンがイオン注入される。このイオン注入の条件は、例えば、加速エネルギー７ＫｅＶ、ドーズ量３Ｅ１２／ｃｍ２である。これにより、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域においては、Ａｓイオン１２はシリコン基板１の表面に導入される。一方、ＨＶ系ＮＴｒ形成領域においては、２０ｎｍ程度のゲート酸化膜５が残存するため、上記の条件で打ち込んだＡｓイオン１２は、シリコン基板１に達することは無く、ＨＶ系ＮＴｒ形成領域に残存するゲート酸化膜５の中に留まることになる。その後の工程については、第１の実施形態と同様である。
【００５４】
［２−３］効果
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００５５】
さらに、第２の実施形態では、セルトランジスタの拡散層１５を形成するためのイオン注入の際、シリコン基板１が露出されているため、低加速エネルギーでイオンを導入することができる。このため、より微細なセルトランジスタが要求される場合に有効である。つまり、微細化がより要求される場合、セルトランジスタを構成する拡散層１５は極度に浅いものが必要となる。これを実現するためには、第２の実施形態のように加速エネルギーが７ＫｅＶ程度と低いものを使う必要があるからである。
【００５６】
［３］第３の実施形態
第１の実施形態では、セルトランジスタの拡散層及びセルトランジスタと選択ゲートトランジスタと間の拡散層を形成するためのイオン注入時、レジスト膜を一切用いず、全ての領域は何らカバーされていなかった。これに対し、第３の実施形態は、このイオン注入時に、少なくともＨＶ系ＮＴｒ形成領域をカバーしたレジスト膜を用いる。尚、第３の実施形態では、第１の実施形態と異なる点についてのみ説明する。
【００５７】
［３−１］製造方法
図１８（ａ）乃至（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第３の実施形態に係る半導体装置の製造方法について説明する。
【００５８】
図１８（ａ）乃至（ｄ）に示すように、第３の実施形態では、第１の実施形態における図６（ａ）乃至（ｄ）の工程において、ＬＶ系ＰＴｒ形成領域、ＬＶ系ＮＴｒ形成領域及びＨＶ系ＮＴｒ形成領域をカバーしたレジスト膜３１が形成される。その後、このレジスト膜３１をマスクとして、ＮＡＮＤストリング形成領域のシリコン基板１内にのみＡｓイオン１２が導入される。
【００５９】
尚、上記イオン導入工程では、少なくともＨＶ系ＮＴｒ形成領域がレジスト膜３１でカバーされればよく、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域はレジスト膜３１でカバーされていなくてもよい。
【００６０】
［３−２］効果
上記第３の実施形態によれば、上記第１の実施形態と同様、素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層１５を形成することができる。
【００６１】
また、第３の実施形態によれば、上記第１の実施形態と比べ、レジスト膜３１の形成工程とレジスト膜３１の剥離工程が増加することになる。しかし、第３の実施形態は、参考例と比較して、レジスト膜１３０の形成工程と、レジスト膜１３０の剥離工程と、ゲート酸化膜１０５のエッチング工程が少ないため、製造工程を削減することができ、製造コストを低減することができる。
【００６２】
また、第３の実施形態では、ＨＶ系ＮＴｒ形成領域に使用されるゲート酸化膜５が２０ｎｍ以下と比較的に薄いものが使用される場合に有効である。理由は、以下の通りである。ＨＶ系ＮＴｒ形成領域に使用されるゲート酸化膜５が２０ｎｍ以下と比較的薄いものが使用された場合、セルトランジスタを構成する拡散層形成のための不純物導入工程（図６（ａ）乃至（ｄ））において、ＡｓイオンがＨＶ系ＮＴｒ形成領域に残存するゲート酸化膜５中に留まらず、シリコン基板１に到達してしまうことが考えられる。この場合、特性変動や耐圧低下の原因になる。このため、ＨＶ系ＮＴｒ形成領域をレジスト膜３１で覆った状態で、不純物導入工程（図６（ａ）乃至（ｄ））を行うことで、上記の問題を抑制できる。
【００６３】
尚、第３の実施形態は、第２の実施形態にも適用できる。この場合、第２の実施形態と同様の効果を得ることができる。
【００６４】
［４］第４の実施形態
第１の実施形態では、サイドウォールの一部を形成する工程において、ＨＶ系ＮＴｒ形成領域におけるシリコン基板上のＴＥＯＳ膜は全て除去されていた。これに対し、第４の実施形態は、上記工程において、ＨＶ系ＮＴｒ形成領域におけるシリコン基板上のＴＥＯＳ膜の一部が残存するように除去する。尚、第４の実施形態では、第１の実施形態と異なる点についてのみ説明する。
【００６５】
［４−１］構造
図１９（ａ）乃至（ｄ）は、本発明の第４の実施形態に係る半導体装置の断面図を示す。以下に、第４の実施形態に係る半導体装置について説明する。
【００６６】
図１９（ａ）乃至（ｄ）に示すように、第４の実施形態において、第１の実施形態と異なる点は、ＨＶ系ＮＴｒ形成領域におけるゲート酸化膜５がシリコン基板１の全面上に存在する点である。つまり、ゲート酸化膜５は、ゲート電極及びＴＥＯＳ膜１３下に存在する第１の部分とＴＥＯＳ膜１７下に存在する第２の部分とを有している。ここで、ゲート酸化膜５の第２の部分の膜厚は、ゲート酸化膜５の第１の部分の膜厚よりも薄くなっている。
【００６７】
このような第４の実施形態では、隣り合う選択ゲートトランジスタ間の拡散層形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域における拡散層形成領域のシリコン基板１上にはＴＥＯＳ膜１７が直接形成されているのに対し、ＨＶ系ＮＴｒ形成領域における散層形成領域のシリコン基板１上にはゲート酸化膜５の第２の部分を介してＴＥＯＳ膜１７が形成されている。
【００６８】
［４−２］製造方法
図２０（ａ）乃至（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第４の実施形態に係る半導体装置の製造方法について説明する。
【００６９】
図２０（ａ）乃至（ｄ）に示すように、第４の実施形態では、第１の実施形態の図８（ａ）乃至（ｄ）の工程と異なり、レジスト膜（図示せず）をマスクにＴＥＯＳ膜１３をエッチング加工してサイドウォールの一部を形成する工程において、ＨＶ系ＮＴｒ形成領域のゲート酸化膜５を全て除去せず、一部を残存させている。
【００７０】
つまり、隣り合う選択ゲートトランジスタ間、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域においては、ゲート酸化膜４が除去され、シリコン基板１が露出される。一方、ＨＶ系ＮＴｒ形成領域においては、ゲート酸化膜５の一部だけが除去され、２０ｎｍ以下のゲート酸化膜５の一部が残存する。
【００７１】
［４−３］効果
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７２】
さらに、第４の実施形態は、隣り合う選択ゲートトランジスタ間、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域に残存したゲート酸化膜４は除去され、シリコン基板１が露出する。この際に生じるシリコン基板掘れを最小限にする時に有効で、シリコン掘れが原因で生じる抵抗成分の上昇に伴うトランジスタ電流の低下を最小限にするものとして機能する。このような第４の実施形態は、主に、高速の動作が必要な仕様の装置に有効である。
【００７３】
尚、第４の実施形態は、第２の実施形態及び第３の実施形態にも適用できる。この場合、第２の実施形態及び第３の実施形態と同様の効果を得ることができる。
【００７４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態に係わる半導体装置を示す断面図。
【図２】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】本発明の第１の実施形態に関連する拡散層の濃度プロファイルを説明するための図。
【図１２】参考例の半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、参考例の半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、参考例の半導体装置の製造工程を示す断面図。
【図１５】本発明の第２の実施形態に係わる半導体装置を示す断面図。
【図１６】本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１８】本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１９】本発明の第４の実施形態に係わる半導体装置を示す断面図。
【図２０】本発明の第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
【００７６】
１，１０１…シリコン基板、２，１０２…Ｎ−Ｗｅｌｌ、３，１０３…Ｐ−Ｗｅｌｌ、４，５，１０４，１０５…ゲート酸化膜、６，１０，１０６，１１０…ポリシリコン膜、７，１０７…ＯＮＯ複合膜、８，１１，１４，１９，３１，１３０，１３１…レジスト膜、９…開口部、１２，２０，１２０…Ａｓイオン、１３，１７，１１３…ＴＥＯＳ膜、１５，１８，２３，１１５…Ｎ−拡散層、１６，４０，１１６…凹部、２１…Ｐ＋拡散層、２２…Ｎ＋拡散層、２４…層間絶縁膜、２５…コンタクト、２６…配線。
【技術分野】
【０００１】
本発明は、同一基板上にセルトランジスタと選択ゲートトランジスタが形成される半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、特許文献１のように、セルトランジスタのゲート電極（以下、セルゲート電極と称す）と選択ゲートトランジスタのゲート電極（以下、選択ゲート電極と称す）との間は側壁絶縁膜で埋め込まれていた。しかし、非特許文献１のように、ＧＩＤＬ（Gate Induced Drain Leakage）対策のために、セルゲート電極と選択ゲート電極との間の距離を広げると、セルゲート電極と選択ゲート電極との間が側壁絶縁膜で埋め込まれなくなる。この場合、セルゲート電極と選択ゲート電極との間の側壁絶縁膜をスペーサ加工した際に、セルゲート電極と選択ゲート電極との間の基板表面が露出し、この基板表面が掘られてしまうという、ガウジングが生じる。
【０００３】
一方、メモリの微細化により、メモリセル間の距離が狭められると、メモリセルのナローチャネル効果を抑制するために、セルゲート電極間の拡散層を浅く形成する必要がある。しかし、上述したガウジングにより浅い拡散層が削られ、セルゲート電極と選択ゲート電極との間に拡散層がなくなるという不具合が発生する。
【０００４】
以上のように、従来において、素子の微細化の要求に応じつつ、セルゲート電極と選択ゲート電極との間に浅い拡散層を形成することが困難であった。
【特許文献１】特開２００６−６０１３８号公報
【非特許文献１】Jae-Duk Lee, “A new programming disturbance phenomenon in NAND flash memory by source/drain hot-electrons generated by GIDL current” IEEE NVSMW 2006 p31-33
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層を形成することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様による半導体装置の製造方法は、第１の領域にセルトランジスタを形成し、第２の領域に前記セルトランジスタと隣り合う第１の選択ゲートトランジスタと前記第１の選択ゲートトランジスタと隣り合う第２の選択ゲートトランジスタとを形成する半導体装置の製造方法であって、前記第１及び第２の領域における半導体基板上に第１のゲート絶縁膜を形成する工程と、前記第１及び第２の領域における前記第１のゲート絶縁膜上に第１のゲート電極層を形成する工程と、前記第１及び第２の領域における前記第１のゲート電極層上に第１の絶縁膜を形成する工程と、前記第２の領域における前記第１の絶縁膜の一部を除去し、前記第１のゲート電極層の一部を露出する第１の開口部を形成する工程と、前記第１及び第２の領域における前記第１の絶縁膜上及び前記第１の開口部内に第２のゲート電極層を形成する工程と、前記第１及び第２の領域における前記第１及び第２のゲート電極層、前記第１の絶縁膜をゲート電極パターンにパターニングする工程と、前記ゲート電極パターンをマスクとして、前記第１及び第２の領域における前記半導体基板内に不純物を導入する工程と、前記第１及び第２の領域における前記ゲート電極パターン上に第２の絶縁膜を形成する工程と、前記第１及び第２の領域における前記第２の絶縁膜上に第１のマスク層を形成する工程と、前記第１の領域、前記第１及び第２の領域の間を覆い、かつ、前記第２の領域における前記第１及び第２の選択ゲートトランジスタ間を開口するように、前記第１のマスク層をパターニングする工程と、パターニングされた前記第１のマスク層を用いて、前記第１及び第２の選択ゲートトランジスタ間の前記半導体基板上の前記第２の絶縁膜及び前記第１のゲート絶縁膜を除去するとともに、前記第１及び第２の選択ゲートトランジスタ間の前記半導体基板内に導入された前記不純物を除去する工程とを具備する。
【発明の効果】
【０００７】
本発明によれば、素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層を形成することが可能な半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
本発明の実施の形態は、ＮＡＮＤ型フラッシュメモリを例に挙げる。このようなＮＡＮＤ型フラッシュメモリは、極めて狭ピッチで配置されるセルトランジスタと選択ゲートトランジスタ、周辺トランジスタが少なくとも同一基板上に存在する高密度な不揮発性半導体記憶装置である。
【００１０】
［１］第１の実施形態
［１−１］構造
図１（ａ）乃至（ｄ）は、本発明の第１の実施形態に係る半導体装置の断面図を示す。以下に、第１の実施形態に係る半導体装置について説明する。
【００１１】
図１（ａ）乃至（ｄ）に示すように、本実施形態では、トランジスタの機能に応じて４つの領域に分けている。図１（ａ）はＮＡＮＤストリング形成領域、図１（ｂ）は低耐圧のＰ型トランジスタ（以下、ＬＶ系ＰＴｒと称す）形成領域、図１（ｃ）は低耐圧のＮ型トランジスタ（以下、ＬＶ系ＮＴｒと称す）形成領域、図１（ｄ）は高耐圧のＮ型トランジスタ（以下、ＨＶ系ＮＴｒと称す）形成領域である。
【００１２】
図１（ａ）に示すように、ＮＡＮＤストリング形成領域は、セルトランジスタ形成領域と選択ゲートトランジスタ形成領域とで構成される。セルトランジスタ形成領域には、２つ以上のセルトランジスタＣＴｒが形成され、これらセルトランジスタＣＴｒは互いに直列接続されたセルトランジスタ群を構成している。このセルトランジスタ群の両端には選択ゲートトランジスタＳＧＴｒがそれぞれ接続されている。このように、セルトランジスタ群とこのセルトランジスタ群を挟み込む２つの選択ゲートトランジスタＳＧＴｒとで、ＮＡＮＤストリングが構成されている。このＮＡＮＤストリングは複数存在し、これらＮＡＮＤストリングは隣り合う。従って、図示するように、選択ゲートトランジスタ形成領域においては、２つの選択ゲートトランジスタＳＧＴｒが隣り合っている。
【００１３】
図１（ｂ）乃至（ｄ）に示すように、周辺回路領域においては、低耐圧型トランジスタと高耐圧型トランジスタとが形成されている。低耐圧型トランジスタは、読み出し電源程度の比較的低耐圧のトランジスタである。高耐圧型トランジスタは、セルトランジスタの書き込み動作及び消去動作に必要な高い電源（例えば２０Ｖ程度）に耐えることのできるトランジスタである。
【００１４】
セルトランジスタは、２層電極型トランジスタである。つまり、シリコン基板１上に、ゲート酸化膜４、ポリシリコン膜６、ＯＮＯ（Oxide Nitride Oxide）複合膜７、ポリシリコン膜１０が積層されている。ここで、ポリシリコン膜６は浮遊ゲート電極として機能し、ポリシリコン膜１０は制御ゲート電極として機能する。また、ゲート酸化膜４はトンネル絶縁膜であり、ＯＮＯ複合膜７はＩＰＤ（Inter-Poly Dielectric）膜である。
【００１５】
選択ゲートトランジスタは、１層電極型トランジスタである。つまり、シリコン基板１上に、ゲート酸化膜４、ポリシリコン膜６、ＯＮＯ複合膜７、ポリシリコン膜１０が積層されている。そして、ＯＮＯ複合膜７には開口部９が設けられ、この開口部９によってポリシリコン膜６及び１０が導通している。従って、ポリシリコン膜６及び１０によって、選択ゲート電極が形成されている。
【００１６】
周辺回路領域における低耐圧型トランジスタ及び高耐圧型トランジスタは、選択ゲートトランジスタと同様、１層電極型トランジスタである。ここで、所望の高耐圧を実現するために、高耐圧型トランジスタのゲート酸化膜５は、低耐圧型トランジスタのゲート酸化膜４よりも膜厚が厚く、例えば２５ｎｍ以上になっている。
【００１７】
２つの隣り合うセルトランジスタ間（ＷＬ間）の距離を“Ｃ”とし、セルトランジスタとこのセルトランジスタと隣り合う選択ゲートトランジスタとの間の距離を“Ｄ”とし、選択ゲートトランジスタを構成するサイドウォール（ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜１３及び１７）の幅を“Ｅ”とする。同様に、周辺トランジスタを構成するサイドウォール（ＴＥＯＳ膜１３及び１７）の幅は、選択ゲートトランジスタを構成するサイドウォール（ＴＥＯＳ膜１３及び１７）の幅と同じく、“Ｅ”である。この場合、距離Ｄは、距離Ｃの２倍より大きく、かつ、距離Ｅの２倍より小さいことが望ましい。つまり、２Ｃ＜Ｄ＜２Ｅの関係を満たすことが望ましい。
【００１８】
距離Ｄが距離Ｃの２倍より大きいこと（２Ｃ＜Ｄ）が望ましいのは、微細化に伴うセルの信頼性の問題を回避するためである。例えば、ＮＡＮＤストリングのセルトランジスタは、チップサイズを最小にする必要により、通常、ＷＬパターンのレジスト加工時に用いる露光装置の限界まで微細加工される。そこで、セルトランジスタとこれと隣り合う選択ゲートトランジスタとの間の距離も、同様に、ＷＬパターンのレジスト加工時に用いる露光装置の限界まで微細化されるのが望ましい。しかし、微細化に伴う信頼性問題を引き起こす例が、例えば非特許文献１で報告されている。この報告によれば、データ書き込み動作時に転送される電位によって引き起こされるＧＩＤＬ電流によって、選択ゲートトランジスタに隣接するセルトランジスタの浮遊ゲート電極にホットエレクトロンが注入されるという不良が生じ、データが破壊される。この解決には、ＮＡＮＤストリングを構成する選択ゲートトランジスタとこれに隣接するセルトランジスタとの距離を十分に拡大することが望ましいとされている。そこで、セルトランジスタとこれと隣り合う選択ゲートトランジスタとの間の距離Ｄは、隣り合うセルトランジスタ間（ＷＬ間）の距離Ｃより、２倍程度大きく確保することが望ましい。
【００１９】
距離Ｄが距離Ｅの２倍より小さいこと（Ｄ＜２Ｅ）が望ましいのは、選択ゲートトランジスタとこれと隣り合うセルトランジスタとの間が絶縁膜（ＴＥＯＳ膜１３及び１７）で完全に埋め込まれるようにするためである。このようにすることで、後述する図９（ａ）乃至（ｄ）の工程において、選択ゲートトランジスタとこれと隣り合うセルトランジスタとの間のシリコン基板１内にＰ及びＡｓが導入されることを、ＴＥＯＳ膜１３及び１７でブロックできるため、この領域をレジスト膜で覆う必要が無くなる。
【００２０】
尚、例えば、用途によっては、セル信頼性の要求の違いから、距離Ｄを距離Ｃと同等まで縮小することも可能である。この場合、より微細なＮＡＮＤストリングが形成でき、チップサイズの縮小から、コスト削減に寄与する。このような構造は、書き込み／消去動作が１００回程度のものに有効である。
【００２１】
また、書き込み／消去動作が１０００００回を超えるような高い信頼性が要求されるものに対しては、距離Ｄを距離Ｅの２倍を超えるようにしてもよい。この場合、選択ゲートトランジスタとこれと隣り合うセルトランジスタとの間がＴＥＯＳ膜１３及び１７で完全に埋め込まれなくなるが、この領域をレジスト膜で覆えば、選択的なイオン注入は可能である。
【００２２】
図１（ａ）乃至（ｃ）に示す２つの隣り合う選択ゲートトランジスタ間の拡散層２２及び２３が形成された領域のシリコン基板１及び低耐圧型トランジスタの拡散層２１、２２及び２３が形成された領域のシリコン基板１は削られており、凹部１６が形成されている。このため、図１（ａ）乃至（ｃ）に示す２つの隣り合う選択ゲートトランジスタ間の拡散層２２及び２３が形成された領域のシリコン基板１の高さ及び低耐圧型トランジスタの拡散層２１、２２及び２３が形成された領域のシリコン基板１の高さは、図１（ａ）及び（ｄ）に示すセルトランジスタの拡散層１５が形成された領域のシリコン基板１の高さ及び高耐圧型トランジスタの拡散層１８、２２及び２３が形成された領域のシリコン基板１の高さより低くなっている。
【００２３】
［１−２］製造方法
図２（ａ）乃至（ｄ）から図１０（ａ）乃至（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
【００２４】
まず、図２（ａ）乃至（ｄ）に示すように、周知のイオン注入技術と拡散技術を用いて、ＮＡＮＤストリング形成領域及びＬＶ系ＰＴｒ形成領域のＰ型シリコン基板１内にＮ−Ｗｅｌｌ２が形成される。次に、周知のイオン注入技術と拡散技術を用いて、ＮＡＮＤストリング形成領域及びＬＶ系ＮＴｒ形成領域のシリコン基板１内にＰ−Ｗｅｌｌ３が形成される。次に、周知のゲート酸化膜形成技術を用いて、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域のシリコン基板１上に厚さ８ｎｍのゲート酸化膜４が形成され、ＨＶ系ＮＴｒ形成領域のシリコン基板１上に厚さ３０ｎｍのゲート酸化膜５が形成される。
【００２５】
次に、周知の堆積技術を用いて、ゲート酸化膜４及び５上に厚さ２００ｎｍのＮ型ポリシリコン膜６が形成される。このポリシリコン膜６は浮遊ゲート電極材、選択トランジスタのゲート電極材の一部及び周辺トランジスタのゲート電極材の一部となる。次に、ポリシリコン膜６上にＯＮＯ複合膜７が形成される。このＯＮＯ複合膜７は、セルトランジスタを構成予定のＩＰＤ膜であり、シリコン酸化膜とこのシリコン酸化膜上に形成されたシリコン窒化膜とこのシリコン窒化膜上に形成されたシリコン酸化膜とで構成される。
【００２６】
次に、図３（ａ）乃至（ｄ）に示すように、ＯＮＯ複合膜７上にレジスト膜８が塗布され、このレジスト膜８が所望の形状に開口される。そして、このレジスト膜８をマスクとしてＯＮＯ複合膜７が選択的に除去され、開口部９が形成される。その後、レジスト膜８が剥離される。
【００２７】
次に、図４（ａ）乃至（ｄ）に示すように、周知の堆積技術を用いて、ＯＮＯ複合膜７上に厚さ２００ｎｍのＮ型ポリシリコン膜１０が堆積される。この時、ＳＧＴｒ形成領域、ＬＶ系ＰＴｒ形成領域、ＬＶ系ＮＴｒ形成領域及びＨＶ系ＮＴｒ形成領域においては、ＯＮＯ複合膜７に開口部９が形成されているため、この開口部９を介してポリシリコン膜６及び１０によってゲート電極が構成される。
【００２８】
次に、図５（ａ）乃至（ｄ）に示すように、ポリシリコン膜１０上にレジスト膜１１が塗布され、このレジスト膜１１が所望のゲート電極パターンにパターニングされる。そして、このレジスト膜１１をマスクとして、ポリシリコン膜６及び１０、ＯＮＯ複合膜７がエッチング加工される。この際、エッチング加工された領域において、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域には厚さ８ｎｍ程度のゲート酸化膜４が残存し、ＨＶ系ＮＴｒ形成領域には厚さ３０ｎｍ程度のゲート酸化膜５が残存する。その後、レジスト膜１１が剥離される。
【００２９】
尚、図３（ａ）乃至（ｄ）の工程において、ＯＮＯ複合膜７の一部をエッチング除去して開口部９を形成する領域は、選択ゲートトランジスタ及び周辺トランジスタを構成するゲート電極加工領域より内側に限定することで、図５（ａ）乃至（ｄ）の工程において、セルトランジスタと選択ゲートトランジスタ及び周辺トランジスタとのゲート電極加工領域が同一の膜構成となることから、同時にエッチング加工が可能となる。
【００３０】
次に、図６（ａ）乃至（ｄ）に示すように、レジスト膜を介さずに、ゲート電極パターンにパターニングされたポリシリコン膜６及び１０をマスクとして、全面にＡｓ（砒素）イオンがイオン注入される。このイオン注入の条件は、例えば、加速エネルギー１５ＫｅＶ、ドーズ量３Ｅ１２／ｃｍ２である。この際、イオン注入により導入したＡｓイオン１２は、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域に残存した厚さ８ｎｍ程度のゲート酸化膜４を通過して、シリコン基板１の表面に達することができ、チップサイズ縮小のために加工限界まで微細化されたセルトランジスタのショートチャネル効果を抑制するのに十分な浅い領域に形成される。一方、ＨＶ系ＮＴｒ形成領域に残存するゲート酸化膜５は３０ｎｍ程度と膜厚が厚いため、上記の条件で打ち込んだＡｓイオン１２は、シリコン基板１に達することは無く、ＨＶ系ＮＴｒ形成領域に残存するゲート酸化膜５の中に留まることになる。
【００３１】
次に、図７（ａ）乃至（ｄ）に示すように、熱処理により、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域のシリコン基板１内にＮ−拡散層１５が形成される。次に、ポリシリコン膜１０、ゲート酸化膜４及び５上に厚さ２０ｎｍのＴＥＯＳ膜（シリコン酸化膜）１３が堆積される。次に、ＴＥＯＳ膜１３上にレジスト膜１４が塗布され、このレジスト膜１４がパターニングされる。その結果、このパターニングされたレジスト膜１４により、選択ゲートトランジスタとこれと隣り合うセルトランジスタとの間がカバーされ、互いに隣り合う選択ゲートトランジスタ間が開口され、ＬＶ系Ｔｒ形成領域及びＨＶ系Ｔｒ形成領域が開口される。
【００３２】
次に、図８（ａ）乃至（ｄ）に示すように、周知のエッチング技術を用いて、レジスト膜１４をマスクとしてＴＥＯＳ膜１３がエッチング加工される。これにより、サイドウォールの一部が形成される。この際、レジスト膜１４でカバーされていない隣り合う選択ゲートトランジスタ間、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域においては、ゲート酸化膜４が除去され、シリコン基板１が露出される。そして、サイドウォール形成のためのエッチング加工の際に生じるオーバーエッチングにより、シリコン基板１掘れが生じ、凹部１６が形成される。その結果、隣り合う選択ゲートトランジスタ間、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域のイオン注入されたＡｓが除去される。一方、レジスト膜１４でカバーされていないＨＶ系Ｔｒ形成領域においては、ゲート酸化膜５がイオン注入されたＡｓとともに除去され、シリコン基板１が露出される。その後、レジスト膜１４が剥離される。
【００３３】
次に、図９（ａ）乃至（ｄ）に示すように、ＴＥＯＳ膜１３、ポリシリコン膜１０及びシリコン基板１上に厚さ２０ｎｍのＴＥＯＳ膜１７が堆積される。次に、Ｐ（燐）イオンの導入及び熱処理により、ＨＶ系ＮＴｒ形成領域のシリコン基板１内にＮ−型拡散層１８が形成される。次に、ＴＥＯＳ膜１７上にレジスト膜１９が塗布され、Ｎ型拡散層形成領域が開口するようにレジスト膜１９がパターニングされる。このパターニングされたレジスト膜１９を用いて、シリコン基板１内にＰ及びＡｓイオン２０が注入される。その後、レジスト膜１９が剥離される。
【００３４】
尚、選択ゲートトランジスタとこれと隣り合うセルトランジスタとの間には、ＴＥＯＳ膜１３及び１７が完全に埋め込まれている。このため、レジスト膜１９をセルトランジスタ領域及びセルトランジスタと隣り合う選択ゲートトランジスタ間を跨ぐ領域に設ける必要が無く、このＴＥＯＳ膜１３及び１７がＰ及びＡｓイオン注入をブロックするマスクとして機能する。従って、微細化の要求により、選択ゲートトランジスタ及び隣り合う選択ゲートトランジスタ間が微細化された場合、これに伴う微細な開口領域を有するレジスト膜の形成が不要となるため、コストを削減することができる。
【００３５】
次に、図１０（ａ）乃至（ｄ）に示すように、周知のフォトレジスト技術とイオン注入技術を用いて、ＬＶ系ＰＴｒ領域に、ソース／ドレイン形成のためのＢＦ２が導入され、その後、熱工程を加える。これにより、ＬＶ系ＰＴｒ領域にＰ＋拡散層２１が形成される。これと同時に、隣り合う選択ゲートトランジスタ間を挟む領域、ＬＶ系ＮＴｒ形成領域及びＨＶ系ＮＴｒ形成領域にＮ＋拡散層２２及びＮ−拡散層２３が形成される。
【００３６】
次に、図１（ａ）乃至（ｄ）に示すように、周知の技術を用いて、ＴＥＯＳ膜１７上にパッシベーション膜としてＢＰＳＧ（Boron Phosphorous Silicate Glass）膜２４が形成され、このＢＰＳＧ膜２４内にコンタクトホールが開口される。次に、このコンタクトホール内に例えばＷ（タングステン）からなる金属材が埋め込まれ、配線パターンに加工される。これにより、コンタクト２５及び配線２６が形成される。このようにして、ＮＡＮＤ型フラッシュメモリが製造される。
【００３７】
［１−３］効果
第１の効果として、第１の実施形態によれば、素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層１５を形成することができる。
【００３８】
例えば、図７（ａ）乃至（ｄ）の工程において、選択ゲートトランジスタとこれと隣り合うセルトランジスタ間がレジスト膜１４で覆われない状態で、サイドウォール形成のためのエッチング加工を行った場合を考える。セルトランジスタを構成する拡散層１５は、ショートチャネル効果を抑制するために、十分に浅く形成される。図１１（ａ）のＡ−Ａ’断面におけるＮ−拡散層（Ａｓ）１５のプロファイルは、図１１（ｂ）に示すように、例えば、０．０２μｍ程度と極めて浅い。サイドウォール形成のためのエッチング加工の際、オーバーエッチングにより、避けられないシリコン基板掘れにより凹部４０が生じ、極めて浅い領域に打ち込まれた不純物は除去されてしまう。このため、図１１（ａ）のＢ−Ｂ’断面におけるＮ−拡散層（Ａｓ）１５のプロファイルは、図１１（ｃ）に示すように、０．０２μｍ程度の極めて浅い不純物はほぼ除去され、濃度プロファイルのピークが無くなってしまう。この場合、選択ゲートトランジスタとこれと隣り合うセルトランジスタ間に生じたシリコン基板掘れにより、ＮＡＮＤストリングは高抵抗化によって歩留り低下や信頼性低下等が生じてしまう。
【００３９】
これに対し、第１の実施形態によれば、まず、レジスト膜を用いることなく、全面にイオン注入及び熱処理が行われ、シリコン基板１の表面に浅い拡散層１５が形成される（図６（ａ）乃至（ｄ）及び図７（ａ）乃至（ｄ）参照）。その後、全面にＴＥＯＳ膜１３が形成され、このＴＥＯＳ膜１３上にセルトランジスタと選択ゲートトランジスタとの間が覆われるようにレジスト膜１４が形成される（図７（ａ）乃至（ｄ）参照）。このレジスト膜１４をマスクとしてＴＥＯＳ膜１３が加工される。この際、選択ゲートトランジスタ間、周辺回路の低耐圧型トランジスタのシリコン基板１はガウジングにより掘られ、凹部１６が形成されてしまうが、セルトランジスタと選択ゲートトランジスタとの間のシリコン基板１はレジスト膜１４で覆われているため掘られない（図８（ａ）乃至（ｄ）参照）。このため、素子の微細化の要求に応じて浅い拡散層１５を形成した場合も、セルトランジスタと選択ゲートトランジスタとの間に形成された浅い拡散層１５がガウジングにより削られることを防止することができる。従って、素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層１５を形成することができる。
【００４０】
第２の効果として、第１の実施形態によれば、製造工程を削減することができ、製造コストを低減することができる。この理由については、図１２（ａ）乃至（ｃ）から図１４（ａ）乃至（ｃ）に示す参考例と比較して説明する。
【００４１】
まず、参考例の半導体装置の製造方法について簡単に説明する。図１２（ａ）乃至（ｃ）に示すように、ポリシリコン膜１０６及び１１０がゲート電極パターンに加工される。この際、エッチング加工された領域において、ＮＡＮＤストリング形成領域及びＬＶ系ＮＴｒ形成領域にはゲート酸化膜１０４が残存し、ＨＶ系ＮＴｒ形成領域にはゲート酸化膜１０５が残存する。次に、ポリシリコン膜１１０、ゲート酸化膜１０４及び１０５上にレジスト膜１３０が塗布され、ＮＡＮＤストリング形成領域及びＬＶ系ＮＴｒ形成領域をカバーするようにレジスト膜１３０がパターニングされる。この領域をレジスト膜１３０でカバーするのは、後のゲート酸化膜１０５の加工時のオーバーエッチングにより、ショートチャネル効果の悪化や電流低下が生じることを抑制するためである。次に、レジスト膜１３０から露出されたＨＶ系ＮＴｒ形成領域のゲート酸化膜１０５がエッチング除去される。これは、厚いゲート酸化膜１０５を除去することで、後のＡｓイオン注入工程において、ＨＶ系ＮＴｒ形成領域においてＡｓをシリコン基板１０１内に通過させるためである。その後、レジスト膜１３０が剥離される。
【００４２】
次に、図１３（ａ）乃至（ｃ）に示すように、ポリシリコン膜１１０、ゲート酸化膜１０４及び１０５上にレジスト膜１３１が塗布され、ＬＶ系ＮＴｒ形成領域及びＨＶ系ＮＴｒ形成領域をカバーするようにレジスト膜１３１がパターニングされる。このパターニングされたレジスト膜１３１を用いて、ＮＡＮＤストリング形成領域のシリコン基板１０１内にＡｓイオン１２０が導入される。その後、レジスト膜１３１が剥離される。
【００４３】
次に、図１４（ａ）乃至（ｃ）に示すように、ポリシリコン膜１１０、ゲート酸化膜１０４及び１０５上にＴＥＯＳ膜１１３が堆積される。次に、ＴＥＯＳ膜１１３上にレジスト膜１１４が塗布され、このレジスト膜１１４がパターニングされる。このパターニングされたレジスト膜１１４により、選択ゲートトランジスタとセルトランジスタとの間がカバーされ、互いに隣り合う選択ゲートトランジスタ間が開口され、ＬＶ系ＮＴｒ形成領域及びＨＶ系ＮＴｒ形成領域が開口される。次に、レジスト膜１１４をマスクとしてＴＥＯＳ膜１１３がエッチング加工される。これにより、サイドウォールの一部が形成される。
【００４４】
このような参考例においては、図１２（ａ）乃至（ｃ）に示すように、レジスト膜１３０をマスクとしてＨＶ系ＮＴｒ形成領域のゲート酸化膜１０５のみをエッチングする工程が設けられている。これに対し、第１の実施形態では、図８（ａ）乃至（ｄ）に示すように、ＨＶ系ＮＴｒ形成領域のゲート酸化膜５のエッチングはサイドウォールの形成と同時に行われるため、参考例のようなＨＶ系ＮＴｒ形成領域のゲート酸化膜５のみをエッチングする工程は不要である。従って、第１の実施形態では、参考例におけるレジスト膜１３０の形成及び除去工程とＨＶ系ＮＴｒ形成領域のゲート酸化膜１０５の除去工程とを省略することができる。
【００４５】
また、参考例においては、図１３（ａ）乃至（ｃ）に示すように、レジスト膜１３１を用いて、セルトランジスタの拡散層形成のためのイオン注入を行っている。これに対し、第１の実施形態では、図６（ａ）乃至（ｄ）に示すように、レジスト膜を一切用いずに、全面にイオン注入を行っている。従って、第１の実施形態では、参考例におけるレジスト膜１３１の形成及び除去工程を省略することができる。
【００４６】
よって、第１の実施形態は、参考例と比較して、２つのレジスト膜１３０及び１３１の形成工程と、２つのレジスト膜１３０及び１３１の剥離工程と、１つのゲート酸化膜１０５のエッチング工程が少ない。このため、上述したように、第１の実施形態は、製造工程を削減することができ、製造コストを低減することができる。
【００４７】
［２］第２の実施形態
第１の実施形態では、電極材をゲート電極パターンに加工する際、全ての領域におけるゲート酸化膜は同時にエッチング加工せずに残存させた。これに対し、第２の実施形態は、電極材をゲート電極パターンに加工する際、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域においては、ゲート酸化膜も同時にエッチング加工して基板を露出させ、ＨＶ系ＮＴｒ形成領域においては、ゲート酸化膜も同時にエッチング加工するが一部を残存させる。尚、第２の実施形態では、第１の実施形態と異なる点についてのみ説明する。
【００４８】
［２−１］構造
図１５（ａ）乃至（ｄ）は、本発明の第２の実施形態に係る半導体装置の断面図を示す。以下に、第２の実施形態に係る半導体装置について説明する。
【００４９】
図１５（ａ）乃至（ｄ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域におけるゲート酸化膜４が、ゲート電極と同時加工されている点である。このため、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域において、ゲート酸化膜４の側面はポリシリコン膜６及び１０、ＯＮＯ複合膜７の側面と一致しており、ゲート酸化膜４はポリシリコン膜６の下のみに存在する。
【００５０】
［２−２］製造方法
図１６（ａ）乃至（ｄ）から図１７（ａ）乃至（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第２の実施形態に係る半導体装置の製造方法について説明する。
【００５１】
まず、第１の実施形態の図２（ａ）乃至（ｄ）から図４（ａ）乃至（ｄ）の工程を経て、ＯＮＯ複合膜７上にポリシリコン膜１０が堆積される。
【００５２】
次に、図１６（ａ）乃至（ｄ）に示すように、ポリシリコン膜１０上にレジスト膜１１が塗布され、このレジスト膜１１が所望のゲート電極パターンにパターニングされる。そして、このレジスト膜１１をマスクとして、ポリシリコン膜６及び１０、ＯＮＯ複合膜７がエッチング加工される。この際、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域におけるゲート酸化膜４も同時にエッチング除去され、シリコン基板１が露出される。一方、ＨＶ系ＮＴｒ形成領域におけるゲート酸化膜５は、１０ｎｍ程度の膜減りを生じさせ、２０ｎｍ程度残存させる。従って、ＨＶ系ＮＴｒ形成領域におけるシリコン基板１は露出させない。その後、レジスト膜１１が剥離される。
【００５３】
次に、図１７（ａ）乃至（ｄ）に示すように、レジスト膜を介さずに、ゲート電極パターンにパターニングされたポリシリコン膜６及び１０をマスクとして、全面にＡｓイオンがイオン注入される。このイオン注入の条件は、例えば、加速エネルギー７ＫｅＶ、ドーズ量３Ｅ１２／ｃｍ２である。これにより、ＮＡＮＤストリング形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域においては、Ａｓイオン１２はシリコン基板１の表面に導入される。一方、ＨＶ系ＮＴｒ形成領域においては、２０ｎｍ程度のゲート酸化膜５が残存するため、上記の条件で打ち込んだＡｓイオン１２は、シリコン基板１に達することは無く、ＨＶ系ＮＴｒ形成領域に残存するゲート酸化膜５の中に留まることになる。その後の工程については、第１の実施形態と同様である。
【００５４】
［２−３］効果
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００５５】
さらに、第２の実施形態では、セルトランジスタの拡散層１５を形成するためのイオン注入の際、シリコン基板１が露出されているため、低加速エネルギーでイオンを導入することができる。このため、より微細なセルトランジスタが要求される場合に有効である。つまり、微細化がより要求される場合、セルトランジスタを構成する拡散層１５は極度に浅いものが必要となる。これを実現するためには、第２の実施形態のように加速エネルギーが７ＫｅＶ程度と低いものを使う必要があるからである。
【００５６】
［３］第３の実施形態
第１の実施形態では、セルトランジスタの拡散層及びセルトランジスタと選択ゲートトランジスタと間の拡散層を形成するためのイオン注入時、レジスト膜を一切用いず、全ての領域は何らカバーされていなかった。これに対し、第３の実施形態は、このイオン注入時に、少なくともＨＶ系ＮＴｒ形成領域をカバーしたレジスト膜を用いる。尚、第３の実施形態では、第１の実施形態と異なる点についてのみ説明する。
【００５７】
［３−１］製造方法
図１８（ａ）乃至（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第３の実施形態に係る半導体装置の製造方法について説明する。
【００５８】
図１８（ａ）乃至（ｄ）に示すように、第３の実施形態では、第１の実施形態における図６（ａ）乃至（ｄ）の工程において、ＬＶ系ＰＴｒ形成領域、ＬＶ系ＮＴｒ形成領域及びＨＶ系ＮＴｒ形成領域をカバーしたレジスト膜３１が形成される。その後、このレジスト膜３１をマスクとして、ＮＡＮＤストリング形成領域のシリコン基板１内にのみＡｓイオン１２が導入される。
【００５９】
尚、上記イオン導入工程では、少なくともＨＶ系ＮＴｒ形成領域がレジスト膜３１でカバーされればよく、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域はレジスト膜３１でカバーされていなくてもよい。
【００６０】
［３−２］効果
上記第３の実施形態によれば、上記第１の実施形態と同様、素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層１５を形成することができる。
【００６１】
また、第３の実施形態によれば、上記第１の実施形態と比べ、レジスト膜３１の形成工程とレジスト膜３１の剥離工程が増加することになる。しかし、第３の実施形態は、参考例と比較して、レジスト膜１３０の形成工程と、レジスト膜１３０の剥離工程と、ゲート酸化膜１０５のエッチング工程が少ないため、製造工程を削減することができ、製造コストを低減することができる。
【００６２】
また、第３の実施形態では、ＨＶ系ＮＴｒ形成領域に使用されるゲート酸化膜５が２０ｎｍ以下と比較的に薄いものが使用される場合に有効である。理由は、以下の通りである。ＨＶ系ＮＴｒ形成領域に使用されるゲート酸化膜５が２０ｎｍ以下と比較的薄いものが使用された場合、セルトランジスタを構成する拡散層形成のための不純物導入工程（図６（ａ）乃至（ｄ））において、ＡｓイオンがＨＶ系ＮＴｒ形成領域に残存するゲート酸化膜５中に留まらず、シリコン基板１に到達してしまうことが考えられる。この場合、特性変動や耐圧低下の原因になる。このため、ＨＶ系ＮＴｒ形成領域をレジスト膜３１で覆った状態で、不純物導入工程（図６（ａ）乃至（ｄ））を行うことで、上記の問題を抑制できる。
【００６３】
尚、第３の実施形態は、第２の実施形態にも適用できる。この場合、第２の実施形態と同様の効果を得ることができる。
【００６４】
［４］第４の実施形態
第１の実施形態では、サイドウォールの一部を形成する工程において、ＨＶ系ＮＴｒ形成領域におけるシリコン基板上のＴＥＯＳ膜は全て除去されていた。これに対し、第４の実施形態は、上記工程において、ＨＶ系ＮＴｒ形成領域におけるシリコン基板上のＴＥＯＳ膜の一部が残存するように除去する。尚、第４の実施形態では、第１の実施形態と異なる点についてのみ説明する。
【００６５】
［４−１］構造
図１９（ａ）乃至（ｄ）は、本発明の第４の実施形態に係る半導体装置の断面図を示す。以下に、第４の実施形態に係る半導体装置について説明する。
【００６６】
図１９（ａ）乃至（ｄ）に示すように、第４の実施形態において、第１の実施形態と異なる点は、ＨＶ系ＮＴｒ形成領域におけるゲート酸化膜５がシリコン基板１の全面上に存在する点である。つまり、ゲート酸化膜５は、ゲート電極及びＴＥＯＳ膜１３下に存在する第１の部分とＴＥＯＳ膜１７下に存在する第２の部分とを有している。ここで、ゲート酸化膜５の第２の部分の膜厚は、ゲート酸化膜５の第１の部分の膜厚よりも薄くなっている。
【００６７】
このような第４の実施形態では、隣り合う選択ゲートトランジスタ間の拡散層形成領域、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域における拡散層形成領域のシリコン基板１上にはＴＥＯＳ膜１７が直接形成されているのに対し、ＨＶ系ＮＴｒ形成領域における散層形成領域のシリコン基板１上にはゲート酸化膜５の第２の部分を介してＴＥＯＳ膜１７が形成されている。
【００６８】
［４−２］製造方法
図２０（ａ）乃至（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第４の実施形態に係る半導体装置の製造方法について説明する。
【００６９】
図２０（ａ）乃至（ｄ）に示すように、第４の実施形態では、第１の実施形態の図８（ａ）乃至（ｄ）の工程と異なり、レジスト膜（図示せず）をマスクにＴＥＯＳ膜１３をエッチング加工してサイドウォールの一部を形成する工程において、ＨＶ系ＮＴｒ形成領域のゲート酸化膜５を全て除去せず、一部を残存させている。
【００７０】
つまり、隣り合う選択ゲートトランジスタ間、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域においては、ゲート酸化膜４が除去され、シリコン基板１が露出される。一方、ＨＶ系ＮＴｒ形成領域においては、ゲート酸化膜５の一部だけが除去され、２０ｎｍ以下のゲート酸化膜５の一部が残存する。
【００７１】
［４−３］効果
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７２】
さらに、第４の実施形態は、隣り合う選択ゲートトランジスタ間、ＬＶ系ＰＴｒ形成領域及びＬＶ系ＮＴｒ形成領域に残存したゲート酸化膜４は除去され、シリコン基板１が露出する。この際に生じるシリコン基板掘れを最小限にする時に有効で、シリコン掘れが原因で生じる抵抗成分の上昇に伴うトランジスタ電流の低下を最小限にするものとして機能する。このような第４の実施形態は、主に、高速の動作が必要な仕様の装置に有効である。
【００７３】
尚、第４の実施形態は、第２の実施形態及び第３の実施形態にも適用できる。この場合、第２の実施形態及び第３の実施形態と同様の効果を得ることができる。
【００７４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態に係わる半導体装置を示す断面図。
【図２】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】本発明の第１の実施形態に関連する拡散層の濃度プロファイルを説明するための図。
【図１２】参考例の半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、参考例の半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、参考例の半導体装置の製造工程を示す断面図。
【図１５】本発明の第２の実施形態に係わる半導体装置を示す断面図。
【図１６】本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１８】本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１９】本発明の第４の実施形態に係わる半導体装置を示す断面図。
【図２０】本発明の第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
【００７６】
１，１０１…シリコン基板、２，１０２…Ｎ−Ｗｅｌｌ、３，１０３…Ｐ−Ｗｅｌｌ、４，５，１０４，１０５…ゲート酸化膜、６，１０，１０６，１１０…ポリシリコン膜、７，１０７…ＯＮＯ複合膜、８，１１，１４，１９，３１，１３０，１３１…レジスト膜、９…開口部、１２，２０，１２０…Ａｓイオン、１３，１７，１１３…ＴＥＯＳ膜、１５，１８，２３，１１５…Ｎ−拡散層、１６，４０，１１６…凹部、２１…Ｐ＋拡散層、２２…Ｎ＋拡散層、２４…層間絶縁膜、２５…コンタクト、２６…配線。
【特許請求の範囲】
【請求項１】
第１の領域にセルトランジスタを形成し、第２の領域に前記セルトランジスタと隣り合う第１の選択ゲートトランジスタと前記第１の選択ゲートトランジスタと隣り合う第２の選択ゲートトランジスタとを形成する半導体装置の製造方法であって、
前記第１及び第２の領域における半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１及び第２の領域における前記第１のゲート絶縁膜上に第１のゲート電極層を形成する工程と、
前記第１及び第２の領域における前記第１のゲート電極層上に第１の絶縁膜を形成する工程と、
前記第２の領域における前記第１の絶縁膜の一部を除去し、前記第１のゲート電極層の一部を露出する第１の開口部を形成する工程と、
前記第１及び第２の領域における前記第１の絶縁膜上及び前記第１の開口部内に第２のゲート電極層を形成する工程と、
前記第１及び第２の領域における前記第１及び第２のゲート電極層、前記第１の絶縁膜をゲート電極パターンにパターニングする工程と、
前記ゲート電極パターンをマスクとして、前記第１及び第２の領域における前記半導体基板内に不純物を導入する工程と、
前記第１及び第２の領域における前記ゲート電極パターン上に第２の絶縁膜を形成する工程と、
前記第１及び第２の領域における前記第２の絶縁膜上に第１のマスク層を形成する工程と、
前記第１の領域、前記第１及び第２の領域の間を覆い、かつ、前記第２の領域における前記第１及び第２の選択ゲートトランジスタ間を開口するように、前記第１のマスク層をパターニングする工程と、
パターニングされた前記第１のマスク層を用いて、前記第１及び第２の選択ゲートトランジスタ間の前記半導体基板上の前記第２の絶縁膜及び前記第１のゲート絶縁膜を除去するとともに、前記第１及び第２の選択ゲートトランジスタ間の前記半導体基板内に導入された前記不純物を除去する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
第３の領域に高耐圧型トランジスタをさらに形成する半導体装置の製造方法であって、
前記第３の領域における前記半導体基板上に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程と、
前記第１のゲート電極層の形成と同時に、前記第３の領域における前記第２のゲート絶縁膜上に前記第１のゲート電極層を形成する工程と、
前記第１の絶縁膜の形成と同時に、前記第３の領域における前記第１のゲート電極層上に前記第１の絶縁膜を形成する工程と、
前記第１の開口部の形成と同時に、前記第３の領域における前記第１の絶縁膜の一部を除去し、前記第１のゲート電極層の一部を露出する第２の開口部を形成する工程と、
前記第２のゲート電極層の形成と同時に、前記第３の領域における前記第１の絶縁膜上及び前記第３の開口部内に前記第２のゲート電極層を形成する工程と、
前記ゲート電極パターンのパターニングと同時に、前記第３の領域における前記第１及び第２のゲート電極層、前記第１の絶縁膜をパターニングする工程と、
前記不純物導入と同時に、前記第３の領域における前記第２のゲート絶縁膜内に前記不純物を導入する工程と、
前記第２の絶縁膜の形成と同時に、前記第３の領域における前記ゲート電極パターン上に前記第２の絶縁膜を形成する工程と、
前記第１のマスク層のパターニングと同時に、前記第３の領域を開口するように、前記第１のマスク層をパターニングする工程と、
前記第２の絶縁膜及び前記第１のゲート絶縁膜の除去と同時に、前記第３の領域における前記半導体基板上の前記第２の絶縁膜及び前記第２のゲート絶縁膜を除去するとともに、前記第３の領域の前記半導体基板内に導入された前記不純物を除去する工程と
をさらに具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極パターンにパターニングする工程において、前記第１及び第２の領域における前記半導体基板が露出するまで前記第１のゲート絶縁膜をパターニングするとともに、前記第３の領域における前記第２のゲート絶縁膜の一部が残存するように前記第２のゲート絶縁膜をパターニングすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記不純物を導入する工程において、前記第３の領域を第２のマスク層で覆うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第３の領域における前記半導体基板上の前記第２の絶縁膜及び前記第２のゲート絶縁膜を除去する工程において、前記第２のゲート絶縁膜の一部を残存させることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１】
第１の領域にセルトランジスタを形成し、第２の領域に前記セルトランジスタと隣り合う第１の選択ゲートトランジスタと前記第１の選択ゲートトランジスタと隣り合う第２の選択ゲートトランジスタとを形成する半導体装置の製造方法であって、
前記第１及び第２の領域における半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１及び第２の領域における前記第１のゲート絶縁膜上に第１のゲート電極層を形成する工程と、
前記第１及び第２の領域における前記第１のゲート電極層上に第１の絶縁膜を形成する工程と、
前記第２の領域における前記第１の絶縁膜の一部を除去し、前記第１のゲート電極層の一部を露出する第１の開口部を形成する工程と、
前記第１及び第２の領域における前記第１の絶縁膜上及び前記第１の開口部内に第２のゲート電極層を形成する工程と、
前記第１及び第２の領域における前記第１及び第２のゲート電極層、前記第１の絶縁膜をゲート電極パターンにパターニングする工程と、
前記ゲート電極パターンをマスクとして、前記第１及び第２の領域における前記半導体基板内に不純物を導入する工程と、
前記第１及び第２の領域における前記ゲート電極パターン上に第２の絶縁膜を形成する工程と、
前記第１及び第２の領域における前記第２の絶縁膜上に第１のマスク層を形成する工程と、
前記第１の領域、前記第１及び第２の領域の間を覆い、かつ、前記第２の領域における前記第１及び第２の選択ゲートトランジスタ間を開口するように、前記第１のマスク層をパターニングする工程と、
パターニングされた前記第１のマスク層を用いて、前記第１及び第２の選択ゲートトランジスタ間の前記半導体基板上の前記第２の絶縁膜及び前記第１のゲート絶縁膜を除去するとともに、前記第１及び第２の選択ゲートトランジスタ間の前記半導体基板内に導入された前記不純物を除去する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
第３の領域に高耐圧型トランジスタをさらに形成する半導体装置の製造方法であって、
前記第３の領域における前記半導体基板上に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程と、
前記第１のゲート電極層の形成と同時に、前記第３の領域における前記第２のゲート絶縁膜上に前記第１のゲート電極層を形成する工程と、
前記第１の絶縁膜の形成と同時に、前記第３の領域における前記第１のゲート電極層上に前記第１の絶縁膜を形成する工程と、
前記第１の開口部の形成と同時に、前記第３の領域における前記第１の絶縁膜の一部を除去し、前記第１のゲート電極層の一部を露出する第２の開口部を形成する工程と、
前記第２のゲート電極層の形成と同時に、前記第３の領域における前記第１の絶縁膜上及び前記第３の開口部内に前記第２のゲート電極層を形成する工程と、
前記ゲート電極パターンのパターニングと同時に、前記第３の領域における前記第１及び第２のゲート電極層、前記第１の絶縁膜をパターニングする工程と、
前記不純物導入と同時に、前記第３の領域における前記第２のゲート絶縁膜内に前記不純物を導入する工程と、
前記第２の絶縁膜の形成と同時に、前記第３の領域における前記ゲート電極パターン上に前記第２の絶縁膜を形成する工程と、
前記第１のマスク層のパターニングと同時に、前記第３の領域を開口するように、前記第１のマスク層をパターニングする工程と、
前記第２の絶縁膜及び前記第１のゲート絶縁膜の除去と同時に、前記第３の領域における前記半導体基板上の前記第２の絶縁膜及び前記第２のゲート絶縁膜を除去するとともに、前記第３の領域の前記半導体基板内に導入された前記不純物を除去する工程と
をさらに具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極パターンにパターニングする工程において、前記第１及び第２の領域における前記半導体基板が露出するまで前記第１のゲート絶縁膜をパターニングするとともに、前記第３の領域における前記第２のゲート絶縁膜の一部が残存するように前記第２のゲート絶縁膜をパターニングすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記不純物を導入する工程において、前記第３の領域を第２のマスク層で覆うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第３の領域における前記半導体基板上の前記第２の絶縁膜及び前記第２のゲート絶縁膜を除去する工程において、前記第２のゲート絶縁膜の一部を残存させることを特徴とする請求項２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１０−１２９９６９（Ｐ２０１０−１２９９６９Ａ）
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願番号】特願２００８−３０６４９６（Ｐ２００８−３０６４９６）
【出願日】平成２０年１２月１日（２００８．１２．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願日】平成２０年１２月１日（２００８．１２．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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