フラッシュメモリ素子の製造方法
【課題】フラッシュメモリ素子の製造方法を提供する。
【解決手段】セル領域及び周辺領域を含む半導体基板１０を用意するステップと、半導体基板１０のセル領域に第１ウェルを形成した上でＯＮＯ膜を形成するステップと、第１ウェルを含む半導体基板１０の周辺領域に第２ウェルを形成した上で第１酸化膜２１を形成するステップと、第１ポリシリコン膜５１を形成した後にＯＮＯ膜パターン及び第１ポリシリコンパターン６１から形成されたメモリゲートを形成するステップと、メモリゲートの両側壁に第２酸化膜パターン２６及び第２ポリシリコンパターン６２（残留パターン）を形成した上でゲートを形成するステップと、メモリゲートの片方側壁のみに残留パターンを残してセレクトゲートを形成するステップと、互いに隣接したメモリゲートの間の半導体基板１０に第３不純物領域１５を形成するステップとを含む。
【解決手段】セル領域及び周辺領域を含む半導体基板１０を用意するステップと、半導体基板１０のセル領域に第１ウェルを形成した上でＯＮＯ膜を形成するステップと、第１ウェルを含む半導体基板１０の周辺領域に第２ウェルを形成した上で第１酸化膜２１を形成するステップと、第１ポリシリコン膜５１を形成した後にＯＮＯ膜パターン及び第１ポリシリコンパターン６１から形成されたメモリゲートを形成するステップと、メモリゲートの両側壁に第２酸化膜パターン２６及び第２ポリシリコンパターン６２（残留パターン）を形成した上でゲートを形成するステップと、メモリゲートの片方側壁のみに残留パターンを残してセレクトゲートを形成するステップと、互いに隣接したメモリゲートの間の半導体基板１０に第３不純物領域１５を形成するステップとを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
実施の形態は、フラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子は、電源が消えても保存されたデータが損傷されない不揮発性記憶媒体であり、かつデータの記録、読み出し、削除などの処理速度が比較的速いという長所がある。
【０００３】
これにより、フラッシュメモリ素子は、ＰＣのＢｉｏｓ用、セットトップボックス、プリンタ及びネットワークサーバなどのデータ保存用として広く使用されつつあり、最近では、デジタルカメラと携帯電話などでも多く利用されている。
【０００４】
フラッシュメモリ素子において、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）構造を利用した半導体素子が使用されており、このようなＳＯＮＯＳメモリ素子の形成は、パターン形成のための多くのマスクを利用して行われる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の問題点を解決するために案出されたものであって、本発明の目的は、フラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施の形態によるフラッシュメモリ素子の製造方法は、セル領域及び周辺領域を含む半導体基板を用意するステップと、前記半導体基板のセル領域に第１ウェル（well）を形成し、前記セル領域の半導体基板上にＯＮＯ（oxide-nitride-oxide）膜を形成するステップと、前記第１ウェルを含む前記半導体基板の周辺領域に第２ウェルを形成し、前記周辺領域の半導体基板上に第１酸化膜を形成するステップと、前記ＯＮＯ膜及び第１酸化膜上に第１ポリシリコン膜を形成した後、第１エッチング工程を行って前記セル領域上にＯＮＯ膜パターン及び第１ポリシリコンパターンから形成されたメモリゲートを形成するステップと、前記メモリゲートの両側壁に第２酸化膜パターン及び第２ポリシリコンパターンを形成し、前記周辺領域にゲートを形成するステップと、前記半導体基板に第３エッチング工程を行って、前記メモリゲートの片方側壁のみに前記第２酸化膜パターン及び第２ポリシリコンパターンを残してセレクトゲートを形成するステップと、互いに隣接した前記メモリゲートの間の前記半導体基板に第１不純物領域を形成するステップとを含む。
【０００７】
実施の形態によるフラッシュメモリ素子の製造方法は、セル領域及び周辺領域を含む半導体基板を用意するステップと、前記半導体基板のセル領域に第１ウェルを形成し、周辺領域に第２ウェルを形成するステップと、前記セル領域の半導体基板上にＯＮＯ膜パターン及び第１ポリシリコンパターンからなるメモリゲートを形成するステップと、前記メモリゲートを含む前記半導体基板上に第１酸化膜及び第２ポリシリコン膜を形成するステップと、前記メモリゲートの両側壁に第２酸化膜パターン及び第２ポリシリコンパターンを形成し、同時に前記周辺領域にゲートを形成するステップと、前記半導体基板に第１エッチング工程を行って、前記メモリゲートの片方側壁のみに前記第２酸化膜パターン及び第２ポリシリコンパターンを残してセレクトゲートを形成するステップと、互いに隣接した前記メモリゲート間の前記半導体基板に第１不純物領域を形成するステップとを含む。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図２】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図３】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図４】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図５】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図６】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図７】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図８】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図９】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１０】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１１】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１２】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１３】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１４】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１５】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１６】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１７】第２の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１８】第２の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１９】第２の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図２０】第２の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図２１】第２の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態を添付した図面を参照して説明する。
【００１０】
本発明による実施の形態の説明において、各層（膜）、領域、パターン又は構造物が基板、各層（膜）、領域、パッド又はパターンの「上（on）」に又は「下（under）」に形成されることと記載される場合において、「上」と「下」は、「直接（directly）」又は「他の層を介在して（indirectly）」形成されることをすべて含む。また、各層の上又は下に対する基準は、図面を基準に説明する。
【００１１】
図において各層の厚さや大きさは、説明の便宜及び明確性のために誇張若しくは省略されるか、又は概略的に示された。また、各構成要素の大きさは、実際の大きさを全的に反映するものではない。
【００１２】
図１〜図１６は、第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【００１３】
以下の表１は、第１の実施の形態によるフラッシュメモリ素子の工程順序を示したフォトステップである。
【００１４】
【表１】
【００１５】
まず、図１に示すように、セル領域（cell area）と周辺領域（peripheral area）とを含む半導体基板１０に素子分離膜（図示せず）を形成して活性領域（active area）を形成した後（Ｓ１）、セル領域に第１不純物領域１２を形成する（Ｓ２）。
【００１６】
第１不純物領域１２は、半導体基板１０上に周辺領域のみを覆うように第１フォトレジストパターン１を形成した後、第１イオン注入工程を行って形成されることができる。
【００１７】
第１不純物領域１２は、第１ウェル（well）になりうる。
【００１８】
そして、図示していないが、第１不純物領域１２を形成した後、メモリゲートのしきい電圧（threshold voltage）を調節するためのイオン注入をさらに行うことができる（Ｓ３）。
【００１９】
次に、図２に示すように、半導体基板１０上のセル領域に第１酸化膜２１、第１窒化膜４１及び第２酸化膜２２からなるＯＮＯ膜（Oxide-Nitride-Oxide）を形成する（Ｓ４）。
【００２０】
第１酸化膜２１、第１窒化膜４１及び第２酸化膜２２は、半導体基板１０上に第１酸化膜、第１窒化膜及び第２酸化膜を順に形成した後、周辺領域に形成されたＯＮＯ膜を除去して形成されることができる。
【００２１】
このとき、第１酸化膜２１、第１窒化膜４１及び第２酸化膜２２は、セル領域の活性領域をすべて覆うように形成される。
【００２２】
第１酸化膜２１及び第２酸化膜２２は、誘電率（ｋ）が約４であるＳｉＯ２又は誘電率が４より大きいＨｆＯ２、ＺｒＯ２、ＨｆＳｉｘＯｙ（ｘ、ｙは、自然数）等の高誘電率（high−ｋ）を使用することができる。
【００２３】
また、以後トラップ層になる第１窒化膜４１の代わりに、メタルナノクリスタル（metal nano-crystal）又はＧｅ、Ｓｉなどのナノクリスタルを使用することができる。
【００２４】
そして、図３に示すように、半導体基板１０に第２イオン注入工程を行って、第２不純物領域１４を形成する（Ｓ５〜Ｓ８）。
【００２５】
このとき、セル領域と周辺領域の両方で第２イオン注入工程が行われることができる。
【００２６】
このとき、第２イオン注入工程は、複数のステップのマスクを利用して行われることができるが、これは、ゲートで使用される電圧値に応じて、イオン注入濃度とイオンの種類が異なるため、マスクを利用して各々のゲートに応じてイオン注入を行うできる。
【００２７】
第２不純物領域１４は、第２ウェルになりうる。
【００２８】
図示していないが、第２イオン注入工程を行うとき、高電圧を使用するゲートの形成される領域のウェルも同時に形成されることができる。
【００２９】
次に、第２不純物領域１４の形成された半導体基板１０の周辺領域上に第３酸化膜２３を形成する（Ｓ９）。
【００３０】
そして、図４に示すように、セル領域及び周辺領域の第３酸化膜２３及び第２酸化膜２２上に第１ポリシリコン膜５１及びハードマスク膜４６を形成する（Ｓ１０）。
【００３１】
次に、図５に示すように、ハードマスク膜４６上に第２フォトレジストパターン２を形成した後、第２フォトレジストパターン２をマスクとして第１エッチング工程を行って、第１酸化膜パターン２５、第１窒化膜パターン４３、第２酸化膜パターン２６、第１ポリシリコンパターン６１及びハードマスクパターン４７を形成する。
【００３２】
このとき、周辺領域は、第２フォトレジストパターン２により覆われているから、セル領域の第１ポリシリコン膜５１とハードマスク膜４６のみがパターニングされ、周辺領域の第１ポリシリコン膜５１とハードマスク膜４６は、そのまま残される（Ｓ１０）。
【００３３】
ハードマスク膜４６は、酸化膜又は窒化膜から形成されることができ、これに限定されず、ポリシリコン層にエッチング工程を行う際にマスクとして使用されうる物質であれば、すべて適用可能である。
【００３４】
そして、図６に示すように、第２フォトレジストパターン２を除去する。
【００３５】
このとき、第１ポリシリコンパターン６１は、メモリゲートになることができ、下部に第１酸化膜パターン２５、第１窒化膜パターン４３及び第２酸化膜パターン２６が配置されて、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）構造をなすことができる。
【００３６】
次に、図７に示すように、半導体基板１０上に第４酸化膜２７及び第２ポリシリコン膜５２を形成する。
【００３７】
そして、図８に示すように、半導体基板１０に第２エッチング工程を行って、第１ポリシリコンパターン６１及び第４酸化膜２７の側壁に第２ポリシリコンパターン６２を形成する（Ｓ１１）。
【００３８】
このとき、周辺領域に形成された第２ポリシリコン膜５２もすべて除去されうる。
【００３９】
次に、図９に示すように、半導体基板１０に第３エッチング工程を行って、第１ポリシリコンパターン６１、半導体基板１０と第２ポリシリコンパターン６２の間に第４酸化膜パターン２８を形成する。
【００４０】
このときも、周辺領域に形成された第４酸化膜２７とハードマスクパターン４７がすべて除去されうる。
【００４１】
また、第１ポリシリコンパターン６１上に形成されたハードマスクパターン４７も除去されうる。
【００４２】
そして、図１０に示すように、半導体基板１０上に第３フォトレジストパターン３を形成し、第４エッチング工程を行って、半導体基板１０の周辺領域に第５酸化膜パターン３１及び第３ポリシリコンパターン６３を形成する（Ｓ１２）。
【００４３】
このとき、セル領域は、第３フォトレジストパターン３によりすべて覆われ、周辺領域上に形成された第３酸化膜２３と第１ポリシリコンパターン６１とがエッチングされて、第５酸化膜パターン３１及び第３ポリシリコンパターン６３を形成する。
【００４４】
第５酸化膜パターン３１及び第３ポリシリコンパターン６３は、周辺領域に形成されて、ゲートとして動作されうる。
【００４５】
次に、図１１に示すように、半導体基板１０上に第４フォトレジストパターン４を形成し、第５エッチング工程を行ってセル領域の第１ポリシリコンパターン６１の間に配置された第４酸化膜パターン２８と第２ポリシリコンパターン６２とを除去する。
【００４６】
このとき、第４フォトレジストパターン４は、第１ポリシリコンパターン６１の間である、共通ソースラインの形成される領域のみを開放して、第１ポリシリコンパターン６１の間に形成された第４酸化膜パターン２８と第２ポリシリコンパターン６２とを除去する。
【００４７】
したがって、第１酸化膜パターン２５、第１窒化膜パターン４３、第２酸化膜パターン２６及び第１ポリシリコンパターン６１の片方側壁のみに第４酸化膜パターン２８と第２ポリシリコンパターン６２とが形成される。
【００４８】
第１ポリシリコンパターン６１の片方側壁のみに形成された第２ポリシリコンパターン６２は、セレクトゲートになりうる。
【００４９】
このとき、周辺領域に第５酸化膜パターン３１及び第３ポリシリコンパターン６３を形成した後、第１ポリシリコンパターン６１の間に形成された第４酸化膜パターン２８と第２ポリシリコンパターン６２とを除去したが、工程順序は変更されうる。
【００５０】
すなわち、第１ポリシリコンパターン６１の間に形成された第４酸化膜パターン２８と第２ポリシリコンパターン６２とを除去した後、周辺領域に第５酸化膜パターン３１及び第３ポリシリコンパターン６３を形成することができる。
【００５１】
そして、図１２に示すように、第４フォトレジストパターン４をマスクとして、半導体基板１０に第３イオン注入工程を行って、第１ポリシリコンパターン６１の間の半導体基板１０に第３不純物領域１５を形成する（Ｓ１３）。
【００５２】
第３不純物領域１５は、ソース領域になりうる。
【００５３】
次に、図１３に示すように、半導体基板１０に第４イオン注入工程を行って、第４不純物領域１６を形成する。
【００５４】
第４不純物領域１６は、セル領域と周辺領域とが同時に形成されることができ、ＬＤＤ（Lightly Doped Drain）領域になりうる。
【００５５】
そして、図１４に示すように、第１ポリシリコンパターン６１、第２ポリシリコンパターン６２及び第３ポリシリコンパターン６３の側壁にスペーサを形成する。
【００５６】
スペーサは、半導体基板１０に酸化膜、窒化膜、酸化膜を順に積層した後、第６エッチング工程を行って第６酸化膜パターン２９、第２窒化膜パターン４５及び第７酸化膜パターン３０に形成されることができる。
【００５７】
このとき、第１ポリシリコンパターン６１と第２ポリシリコンパターン６２とは、第４酸化膜パターン２８を間に置いて接しているので、互いに接しない第１ポリシリコンパターン６１と第２ポリシリコンパターン６２の側壁にスペーサが形成される。
【００５８】
実施の形態において、スペーサは、ＯＮＯ（Oxide-Nitride-Oxide）の構造で形成されるが、これに限定されず、ＯＮ（Oxide-Nitride）の構造で形成されることができる。
【００５９】
次に、図１５に示すように、半導体基板１０に第５イオン注入工程を行って、第５不純物領域１７を形成する（Ｓ１４〜Ｓ１９）。
【００６０】
第５不純物領域１７は、セル領域では、ドレイン（drain）領域になりえ、周辺領域では、ソース（source）又はドレイン領域になりうる。
【００６１】
このとき、第５イオン注入工程は、複数のステップのマスクを利用して行われることができるが、これは、ゲートに応じてｎ型、ｐ型などのイオン注入を異なって行うために、マスクを利用して各々のゲートに応じてイオン注入を行うことができる。
【００６２】
そして、第１ポリシリコンパターン６１、第２ポリシリコンパターン６２、第３ポリシリコンパターン６３、第３不純物領域１５及び第５不純物領域１７の露出した部分にシリサイド（silicide）層７０を形成する（Ｓ２０）。
【００６３】
シリサイド層７０は、半導体基板１０にチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの物質を利用したサリサイド（salicide）工程を行って形成されることができ、以後、コンタクトの形成される領域に形成されることができる。
【００６４】
次に、図１６に示すように、半導体基板１０上に層間絶縁膜８０を形成し、層間絶縁膜８０にコンタクト８５を形成することができる（Ｓ２１）。
【００６５】
このとき、第１ポリシリコンパターン６１と第２ポリシリコンパターン６２とに接続されるコンタクト８５は、第１ポリシリコンパターン６１と第２ポリシリコンパターン６２が同時に接続されるように、一つのコンタクト８５で形成されることができる。
【００６６】
そして、図示していないが、半導体基板１０上に窒化膜をさらに形成した後、層間絶縁膜８０を形成することができ、また、コンタクト８５の形成された層間絶縁膜８０上に金属配線を形成する工程が行われることができる。
【００６７】
図１７〜図２１は、第２の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【００６８】
以下の表２は、第２の実施の形態によるフラッシュメモリ素子の工程順序を示したフォトステップである。
【００６９】
【表２】
【００７０】
まず、図１７に示すように、セル領域と周辺領域とを含む半導体基板１０に素子分離膜（図示せず）を形成して、活性領域を形成する（Ｓ１）。
【００７１】
そして、半導体基板１０に第１イオン注入工程を行って、セル領域に第１不純物領域１２を形成し、周辺領域に第２不純物領域１４を形成する（Ｓ２〜Ｓ６）。
【００７２】
このとき、第１イオン注入工程は、複数のステップのマスクを利用して行われることができるが、これは、ゲートで使用される電圧値に応じてイオン注入濃度とイオンの種類とが異なるため、マスクを利用して各々のゲートに応じてイオン注入を行うことができる。
【００７３】
第１不純物領域１２及び第２不純物領域１４は、ウェルになりうる。
【００７４】
図示していないが、第１イオン注入工程を行う際に、高電圧を使用するゲートが形成される領域のウェルも同時に形成されることができる。
【００７５】
そして、第１不純物領域１２及び第２不純物領域１４を形成するための第１イオン注入工程時に、メモリゲートのしきい電圧を調節するためのイオン注入をさらに行うことができる。
【００７６】
このとき、第１不純物領域１２及び第２不純物領域１４を形成するために使用されるマスクを使用して、第１不純物領域１２及び第２不純物領域１４の形成と同時にしきい電圧を調節するためのイオン注入を行うから、マスクを使用するステップ（step）を減らすことができる。
【００７７】
次に、図１８に示すように、第１不純物領域１２及び第２不純物領域１４の形成された半導体基板１０の上に第１酸化膜２１、第１窒化膜４１及び第２酸化膜２２からなるＯＮＯ膜（Oxide-Nitride-Oxide）、第１ポリシリコン膜５１及びハードマスク膜４６を形成する（Ｓ７）。
【００７８】
そして、ハードマスク膜４６の上には、第５フォトレジストパターン５が形成されることができる。
【００７９】
このとき、第１酸化膜２１、第１窒化膜４１及び第２酸化膜２２、第１ポリシリコン膜５１及びハードマスク膜４６は、セル領域と周辺領域の両方に形成されることができる。
【００８０】
そして、図１９に示すように、第５フォトレジストパターン５をマスクとして第７エッチング工程を行って、セル領域の半導体基板１０上のみに第１酸化膜パターン２５、第１窒化膜パターン４３、第２酸化膜パターン２６、第１ポリシリコンパターン６１及びハードマスクパターン４７を形成する（Ｓ８）。
【００８１】
このとき、周辺領域に形成された第１酸化膜２１、第１窒化膜４１及び第２酸化膜２２、第１ポリシリコン膜５１及びハードマスク膜４６は、第７エッチング工程によりすべて除去されうる。
【００８２】
そして、第１酸化膜パターン２５、第１窒化膜パターン４３、第２酸化膜パターン２６、第１ポリシリコンパターン６１及びハードマスクパターン４７を含む半導体基板１０のセル領域と周辺領域とに第４酸化膜２７と第２ポリシリコン膜５２とを形成する。
【００８３】
次に、図２０に示すように、セル領域に形成された第１ポリシリコンパターン６１の側壁に第４酸化膜パターン２８と第２ポリシリコンパターン６２とを形成し、周辺領域には、第５酸化膜パターン３１と第３ポリシリコンパターン６３とを形成する（Ｓ９、Ｓ１０）。
【００８４】
このとき、第４酸化膜パターン２８、第２ポリシリコンパターン６２及び第３ポリシリコンパターン６３は、周辺領域の第２ポリシリコン膜５２上に第６フォトレジストパターン６を形成し、半導体基板１０に第８エッチング工程を行って形成されることができる。
【００８５】
第８エッチング工程を行う際に、ハードマスクパターン４７も同時に除去されうる。
【００８６】
そして、図２１に示すように、半導体基板１０上に第４フォトレジストパターン４を形成し、セル領域の第１ポリシリコンパターン６１の間に配置された第４酸化膜パターン２８と第２ポリシリコンパターン６２とを除去する。
【００８７】
このとき、第４フォトレジストパターン４は、第１ポリシリコンパターン６１の間である、共通ソースラインの形成される領域のみを開放して、第１ポリシリコンパターン６１の間に形成された第４酸化膜パターン２８と第２ポリシリコンパターン６２とを除去する。
【００８８】
したがって、第１酸化膜パターン２５、第１窒化膜パターン４３、第２酸化膜パターン２６及び第１ポリシリコンパターン６１の片方側壁のみに第４酸化膜パターン２８と第２ポリシリコンパターン６２とが形成される。
【００８９】
第１ポリシリコンパターン６１の片方側壁のみに形成された第２ポリシリコンパターン６２は、セレクトゲート（select gate）になりうる。
【００９０】
そして、以後の図面は図示していないが、以後の工程は、第１の実施の形態の図１２から同様に行われることができる。
【００９１】
すなわち、第２の実施の形態によるフラッシュメモリ素子の製造方法は、セル領域と周辺領域のウェルを形成する際に、しきい電圧を調節するためのイオン注入が同時に行われるからフォトマスク進行ステップが簡素化されうる。
【００９２】
また、メモリゲート下部のＯＮＯ膜を形成する際に、周辺領域のＯＮＯ膜を除去せずに、メモリゲートインポリシリコンパターンを形成するためのエッチング工程時に周辺領域のＯＮＯ膜も共に除去されるので、マスクの数を減らすことができる。
【００９３】
以下の表３は、実施の形態によるフラッシュメモリ素子の動作条件である。
【００９４】
【表３】
【００９５】
表３に記載されたように、プログラム（program）は、ＣＨＥ（Channel hot electron）方式で、消去（erase）は、ＢＴＢＴ（band-to-band-tunneling）induced hot hole方式で駆動する。
【００９６】
そして、読み出し（read）方式は、リバース（reverse）方式で駆動できる。
【００９７】
また、動作モード（Operation mode）は、プログラム（program）はビット（bit）単位、消去（erase）はセクター（sector）単位、読み出し（read）はランダムアクセスが可能である。
【００９８】
また、表３に記載された事項の中で、バックバイアス（back bias）は、電流（current）を制御するためにかけることができる。
【００９９】
以上の説明は、本発明の技術思想を例示的に説明したものに過ぎず、本発明の属する技術分野における通常の知識を有した者であれば、本発明の本質的な特性から外れない範囲で多様な修正及び変形が可能であろう。したがって、本発明に開示された実施の形態は、本発明の技術思想を限定するためのものではなく、説明するためのものであり、このような実施の形態によって本発明の技術思想の範囲が限定されるものではない。本発明の保護範囲は、特許請求の範囲によって解析されてはならず、それと同等な範囲内にあるすべての技術思想は、本発明の権利範囲に含まれるものと解析されなければならない。
【符号の説明】
【０１００】
１ 第１フォトレジストパターン
２ 第２フォトレジストパターン
３ 第３フォトレジストパターン
４ 第４フォトレジストパターン
５ 第５フォトレジストパターン
６ 第６フォトレジストパターン
１０ 半導体基板
１２ 第１不純物領域
１４ 第２不純物領域
１５ 第３不純物領域
１６ 第４不純物領域
１７ 第５不純物領域
２１ 第１酸化膜
２２ 第２酸化膜
２３ 第３酸化膜
２５ 第１酸化膜パターン
２６ 第２酸化膜パターン
２７ 第４酸化膜
２８ 第４酸化膜パターン
２９ 第６酸化膜パターン
３０ 第７酸化膜パターン
３１ 第５酸化膜パターン（ゲート）
４１ 第１窒化膜
４３ 第１窒化膜パターン
４５ 第２窒化膜パターン
４６ ハードマスク膜
４７ ハードマスクパターン
５１ 第１ポリシリコン膜
５２ 第２ポリシリコン膜
６１ 第１ポリシリコンパターン（メモリゲート）
６２ 第２ポリシリコンパターン（セレクトゲート）
６３ 第３ポリシリコンパターン（ゲート）
７０ シリサイド層
８０ 層間絶縁膜
８５ コンタクト
【技術分野】
【０００１】
実施の形態は、フラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子は、電源が消えても保存されたデータが損傷されない不揮発性記憶媒体であり、かつデータの記録、読み出し、削除などの処理速度が比較的速いという長所がある。
【０００３】
これにより、フラッシュメモリ素子は、ＰＣのＢｉｏｓ用、セットトップボックス、プリンタ及びネットワークサーバなどのデータ保存用として広く使用されつつあり、最近では、デジタルカメラと携帯電話などでも多く利用されている。
【０００４】
フラッシュメモリ素子において、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）構造を利用した半導体素子が使用されており、このようなＳＯＮＯＳメモリ素子の形成は、パターン形成のための多くのマスクを利用して行われる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の問題点を解決するために案出されたものであって、本発明の目的は、フラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施の形態によるフラッシュメモリ素子の製造方法は、セル領域及び周辺領域を含む半導体基板を用意するステップと、前記半導体基板のセル領域に第１ウェル（well）を形成し、前記セル領域の半導体基板上にＯＮＯ（oxide-nitride-oxide）膜を形成するステップと、前記第１ウェルを含む前記半導体基板の周辺領域に第２ウェルを形成し、前記周辺領域の半導体基板上に第１酸化膜を形成するステップと、前記ＯＮＯ膜及び第１酸化膜上に第１ポリシリコン膜を形成した後、第１エッチング工程を行って前記セル領域上にＯＮＯ膜パターン及び第１ポリシリコンパターンから形成されたメモリゲートを形成するステップと、前記メモリゲートの両側壁に第２酸化膜パターン及び第２ポリシリコンパターンを形成し、前記周辺領域にゲートを形成するステップと、前記半導体基板に第３エッチング工程を行って、前記メモリゲートの片方側壁のみに前記第２酸化膜パターン及び第２ポリシリコンパターンを残してセレクトゲートを形成するステップと、互いに隣接した前記メモリゲートの間の前記半導体基板に第１不純物領域を形成するステップとを含む。
【０００７】
実施の形態によるフラッシュメモリ素子の製造方法は、セル領域及び周辺領域を含む半導体基板を用意するステップと、前記半導体基板のセル領域に第１ウェルを形成し、周辺領域に第２ウェルを形成するステップと、前記セル領域の半導体基板上にＯＮＯ膜パターン及び第１ポリシリコンパターンからなるメモリゲートを形成するステップと、前記メモリゲートを含む前記半導体基板上に第１酸化膜及び第２ポリシリコン膜を形成するステップと、前記メモリゲートの両側壁に第２酸化膜パターン及び第２ポリシリコンパターンを形成し、同時に前記周辺領域にゲートを形成するステップと、前記半導体基板に第１エッチング工程を行って、前記メモリゲートの片方側壁のみに前記第２酸化膜パターン及び第２ポリシリコンパターンを残してセレクトゲートを形成するステップと、互いに隣接した前記メモリゲート間の前記半導体基板に第１不純物領域を形成するステップとを含む。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図２】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図３】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図４】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図５】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図６】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図７】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図８】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図９】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１０】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１１】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１２】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１３】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１４】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１５】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１６】第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１７】第２の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１８】第２の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図１９】第２の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図２０】第２の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【図２１】第２の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態を添付した図面を参照して説明する。
【００１０】
本発明による実施の形態の説明において、各層（膜）、領域、パターン又は構造物が基板、各層（膜）、領域、パッド又はパターンの「上（on）」に又は「下（under）」に形成されることと記載される場合において、「上」と「下」は、「直接（directly）」又は「他の層を介在して（indirectly）」形成されることをすべて含む。また、各層の上又は下に対する基準は、図面を基準に説明する。
【００１１】
図において各層の厚さや大きさは、説明の便宜及び明確性のために誇張若しくは省略されるか、又は概略的に示された。また、各構成要素の大きさは、実際の大きさを全的に反映するものではない。
【００１２】
図１〜図１６は、第１の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【００１３】
以下の表１は、第１の実施の形態によるフラッシュメモリ素子の工程順序を示したフォトステップである。
【００１４】
【表１】
【００１５】
まず、図１に示すように、セル領域（cell area）と周辺領域（peripheral area）とを含む半導体基板１０に素子分離膜（図示せず）を形成して活性領域（active area）を形成した後（Ｓ１）、セル領域に第１不純物領域１２を形成する（Ｓ２）。
【００１６】
第１不純物領域１２は、半導体基板１０上に周辺領域のみを覆うように第１フォトレジストパターン１を形成した後、第１イオン注入工程を行って形成されることができる。
【００１７】
第１不純物領域１２は、第１ウェル（well）になりうる。
【００１８】
そして、図示していないが、第１不純物領域１２を形成した後、メモリゲートのしきい電圧（threshold voltage）を調節するためのイオン注入をさらに行うことができる（Ｓ３）。
【００１９】
次に、図２に示すように、半導体基板１０上のセル領域に第１酸化膜２１、第１窒化膜４１及び第２酸化膜２２からなるＯＮＯ膜（Oxide-Nitride-Oxide）を形成する（Ｓ４）。
【００２０】
第１酸化膜２１、第１窒化膜４１及び第２酸化膜２２は、半導体基板１０上に第１酸化膜、第１窒化膜及び第２酸化膜を順に形成した後、周辺領域に形成されたＯＮＯ膜を除去して形成されることができる。
【００２１】
このとき、第１酸化膜２１、第１窒化膜４１及び第２酸化膜２２は、セル領域の活性領域をすべて覆うように形成される。
【００２２】
第１酸化膜２１及び第２酸化膜２２は、誘電率（ｋ）が約４であるＳｉＯ２又は誘電率が４より大きいＨｆＯ２、ＺｒＯ２、ＨｆＳｉｘＯｙ（ｘ、ｙは、自然数）等の高誘電率（high−ｋ）を使用することができる。
【００２３】
また、以後トラップ層になる第１窒化膜４１の代わりに、メタルナノクリスタル（metal nano-crystal）又はＧｅ、Ｓｉなどのナノクリスタルを使用することができる。
【００２４】
そして、図３に示すように、半導体基板１０に第２イオン注入工程を行って、第２不純物領域１４を形成する（Ｓ５〜Ｓ８）。
【００２５】
このとき、セル領域と周辺領域の両方で第２イオン注入工程が行われることができる。
【００２６】
このとき、第２イオン注入工程は、複数のステップのマスクを利用して行われることができるが、これは、ゲートで使用される電圧値に応じて、イオン注入濃度とイオンの種類が異なるため、マスクを利用して各々のゲートに応じてイオン注入を行うできる。
【００２７】
第２不純物領域１４は、第２ウェルになりうる。
【００２８】
図示していないが、第２イオン注入工程を行うとき、高電圧を使用するゲートの形成される領域のウェルも同時に形成されることができる。
【００２９】
次に、第２不純物領域１４の形成された半導体基板１０の周辺領域上に第３酸化膜２３を形成する（Ｓ９）。
【００３０】
そして、図４に示すように、セル領域及び周辺領域の第３酸化膜２３及び第２酸化膜２２上に第１ポリシリコン膜５１及びハードマスク膜４６を形成する（Ｓ１０）。
【００３１】
次に、図５に示すように、ハードマスク膜４６上に第２フォトレジストパターン２を形成した後、第２フォトレジストパターン２をマスクとして第１エッチング工程を行って、第１酸化膜パターン２５、第１窒化膜パターン４３、第２酸化膜パターン２６、第１ポリシリコンパターン６１及びハードマスクパターン４７を形成する。
【００３２】
このとき、周辺領域は、第２フォトレジストパターン２により覆われているから、セル領域の第１ポリシリコン膜５１とハードマスク膜４６のみがパターニングされ、周辺領域の第１ポリシリコン膜５１とハードマスク膜４６は、そのまま残される（Ｓ１０）。
【００３３】
ハードマスク膜４６は、酸化膜又は窒化膜から形成されることができ、これに限定されず、ポリシリコン層にエッチング工程を行う際にマスクとして使用されうる物質であれば、すべて適用可能である。
【００３４】
そして、図６に示すように、第２フォトレジストパターン２を除去する。
【００３５】
このとき、第１ポリシリコンパターン６１は、メモリゲートになることができ、下部に第１酸化膜パターン２５、第１窒化膜パターン４３及び第２酸化膜パターン２６が配置されて、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）構造をなすことができる。
【００３６】
次に、図７に示すように、半導体基板１０上に第４酸化膜２７及び第２ポリシリコン膜５２を形成する。
【００３７】
そして、図８に示すように、半導体基板１０に第２エッチング工程を行って、第１ポリシリコンパターン６１及び第４酸化膜２７の側壁に第２ポリシリコンパターン６２を形成する（Ｓ１１）。
【００３８】
このとき、周辺領域に形成された第２ポリシリコン膜５２もすべて除去されうる。
【００３９】
次に、図９に示すように、半導体基板１０に第３エッチング工程を行って、第１ポリシリコンパターン６１、半導体基板１０と第２ポリシリコンパターン６２の間に第４酸化膜パターン２８を形成する。
【００４０】
このときも、周辺領域に形成された第４酸化膜２７とハードマスクパターン４７がすべて除去されうる。
【００４１】
また、第１ポリシリコンパターン６１上に形成されたハードマスクパターン４７も除去されうる。
【００４２】
そして、図１０に示すように、半導体基板１０上に第３フォトレジストパターン３を形成し、第４エッチング工程を行って、半導体基板１０の周辺領域に第５酸化膜パターン３１及び第３ポリシリコンパターン６３を形成する（Ｓ１２）。
【００４３】
このとき、セル領域は、第３フォトレジストパターン３によりすべて覆われ、周辺領域上に形成された第３酸化膜２３と第１ポリシリコンパターン６１とがエッチングされて、第５酸化膜パターン３１及び第３ポリシリコンパターン６３を形成する。
【００４４】
第５酸化膜パターン３１及び第３ポリシリコンパターン６３は、周辺領域に形成されて、ゲートとして動作されうる。
【００４５】
次に、図１１に示すように、半導体基板１０上に第４フォトレジストパターン４を形成し、第５エッチング工程を行ってセル領域の第１ポリシリコンパターン６１の間に配置された第４酸化膜パターン２８と第２ポリシリコンパターン６２とを除去する。
【００４６】
このとき、第４フォトレジストパターン４は、第１ポリシリコンパターン６１の間である、共通ソースラインの形成される領域のみを開放して、第１ポリシリコンパターン６１の間に形成された第４酸化膜パターン２８と第２ポリシリコンパターン６２とを除去する。
【００４７】
したがって、第１酸化膜パターン２５、第１窒化膜パターン４３、第２酸化膜パターン２６及び第１ポリシリコンパターン６１の片方側壁のみに第４酸化膜パターン２８と第２ポリシリコンパターン６２とが形成される。
【００４８】
第１ポリシリコンパターン６１の片方側壁のみに形成された第２ポリシリコンパターン６２は、セレクトゲートになりうる。
【００４９】
このとき、周辺領域に第５酸化膜パターン３１及び第３ポリシリコンパターン６３を形成した後、第１ポリシリコンパターン６１の間に形成された第４酸化膜パターン２８と第２ポリシリコンパターン６２とを除去したが、工程順序は変更されうる。
【００５０】
すなわち、第１ポリシリコンパターン６１の間に形成された第４酸化膜パターン２８と第２ポリシリコンパターン６２とを除去した後、周辺領域に第５酸化膜パターン３１及び第３ポリシリコンパターン６３を形成することができる。
【００５１】
そして、図１２に示すように、第４フォトレジストパターン４をマスクとして、半導体基板１０に第３イオン注入工程を行って、第１ポリシリコンパターン６１の間の半導体基板１０に第３不純物領域１５を形成する（Ｓ１３）。
【００５２】
第３不純物領域１５は、ソース領域になりうる。
【００５３】
次に、図１３に示すように、半導体基板１０に第４イオン注入工程を行って、第４不純物領域１６を形成する。
【００５４】
第４不純物領域１６は、セル領域と周辺領域とが同時に形成されることができ、ＬＤＤ（Lightly Doped Drain）領域になりうる。
【００５５】
そして、図１４に示すように、第１ポリシリコンパターン６１、第２ポリシリコンパターン６２及び第３ポリシリコンパターン６３の側壁にスペーサを形成する。
【００５６】
スペーサは、半導体基板１０に酸化膜、窒化膜、酸化膜を順に積層した後、第６エッチング工程を行って第６酸化膜パターン２９、第２窒化膜パターン４５及び第７酸化膜パターン３０に形成されることができる。
【００５７】
このとき、第１ポリシリコンパターン６１と第２ポリシリコンパターン６２とは、第４酸化膜パターン２８を間に置いて接しているので、互いに接しない第１ポリシリコンパターン６１と第２ポリシリコンパターン６２の側壁にスペーサが形成される。
【００５８】
実施の形態において、スペーサは、ＯＮＯ（Oxide-Nitride-Oxide）の構造で形成されるが、これに限定されず、ＯＮ（Oxide-Nitride）の構造で形成されることができる。
【００５９】
次に、図１５に示すように、半導体基板１０に第５イオン注入工程を行って、第５不純物領域１７を形成する（Ｓ１４〜Ｓ１９）。
【００６０】
第５不純物領域１７は、セル領域では、ドレイン（drain）領域になりえ、周辺領域では、ソース（source）又はドレイン領域になりうる。
【００６１】
このとき、第５イオン注入工程は、複数のステップのマスクを利用して行われることができるが、これは、ゲートに応じてｎ型、ｐ型などのイオン注入を異なって行うために、マスクを利用して各々のゲートに応じてイオン注入を行うことができる。
【００６２】
そして、第１ポリシリコンパターン６１、第２ポリシリコンパターン６２、第３ポリシリコンパターン６３、第３不純物領域１５及び第５不純物領域１７の露出した部分にシリサイド（silicide）層７０を形成する（Ｓ２０）。
【００６３】
シリサイド層７０は、半導体基板１０にチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの物質を利用したサリサイド（salicide）工程を行って形成されることができ、以後、コンタクトの形成される領域に形成されることができる。
【００６４】
次に、図１６に示すように、半導体基板１０上に層間絶縁膜８０を形成し、層間絶縁膜８０にコンタクト８５を形成することができる（Ｓ２１）。
【００６５】
このとき、第１ポリシリコンパターン６１と第２ポリシリコンパターン６２とに接続されるコンタクト８５は、第１ポリシリコンパターン６１と第２ポリシリコンパターン６２が同時に接続されるように、一つのコンタクト８５で形成されることができる。
【００６６】
そして、図示していないが、半導体基板１０上に窒化膜をさらに形成した後、層間絶縁膜８０を形成することができ、また、コンタクト８５の形成された層間絶縁膜８０上に金属配線を形成する工程が行われることができる。
【００６７】
図１７〜図２１は、第２の実施の形態によるフラッシュメモリ素子の工程平面図及び断面図である。
【００６８】
以下の表２は、第２の実施の形態によるフラッシュメモリ素子の工程順序を示したフォトステップである。
【００６９】
【表２】
【００７０】
まず、図１７に示すように、セル領域と周辺領域とを含む半導体基板１０に素子分離膜（図示せず）を形成して、活性領域を形成する（Ｓ１）。
【００７１】
そして、半導体基板１０に第１イオン注入工程を行って、セル領域に第１不純物領域１２を形成し、周辺領域に第２不純物領域１４を形成する（Ｓ２〜Ｓ６）。
【００７２】
このとき、第１イオン注入工程は、複数のステップのマスクを利用して行われることができるが、これは、ゲートで使用される電圧値に応じてイオン注入濃度とイオンの種類とが異なるため、マスクを利用して各々のゲートに応じてイオン注入を行うことができる。
【００７３】
第１不純物領域１２及び第２不純物領域１４は、ウェルになりうる。
【００７４】
図示していないが、第１イオン注入工程を行う際に、高電圧を使用するゲートが形成される領域のウェルも同時に形成されることができる。
【００７５】
そして、第１不純物領域１２及び第２不純物領域１４を形成するための第１イオン注入工程時に、メモリゲートのしきい電圧を調節するためのイオン注入をさらに行うことができる。
【００７６】
このとき、第１不純物領域１２及び第２不純物領域１４を形成するために使用されるマスクを使用して、第１不純物領域１２及び第２不純物領域１４の形成と同時にしきい電圧を調節するためのイオン注入を行うから、マスクを使用するステップ（step）を減らすことができる。
【００７７】
次に、図１８に示すように、第１不純物領域１２及び第２不純物領域１４の形成された半導体基板１０の上に第１酸化膜２１、第１窒化膜４１及び第２酸化膜２２からなるＯＮＯ膜（Oxide-Nitride-Oxide）、第１ポリシリコン膜５１及びハードマスク膜４６を形成する（Ｓ７）。
【００７８】
そして、ハードマスク膜４６の上には、第５フォトレジストパターン５が形成されることができる。
【００７９】
このとき、第１酸化膜２１、第１窒化膜４１及び第２酸化膜２２、第１ポリシリコン膜５１及びハードマスク膜４６は、セル領域と周辺領域の両方に形成されることができる。
【００８０】
そして、図１９に示すように、第５フォトレジストパターン５をマスクとして第７エッチング工程を行って、セル領域の半導体基板１０上のみに第１酸化膜パターン２５、第１窒化膜パターン４３、第２酸化膜パターン２６、第１ポリシリコンパターン６１及びハードマスクパターン４７を形成する（Ｓ８）。
【００８１】
このとき、周辺領域に形成された第１酸化膜２１、第１窒化膜４１及び第２酸化膜２２、第１ポリシリコン膜５１及びハードマスク膜４６は、第７エッチング工程によりすべて除去されうる。
【００８２】
そして、第１酸化膜パターン２５、第１窒化膜パターン４３、第２酸化膜パターン２６、第１ポリシリコンパターン６１及びハードマスクパターン４７を含む半導体基板１０のセル領域と周辺領域とに第４酸化膜２７と第２ポリシリコン膜５２とを形成する。
【００８３】
次に、図２０に示すように、セル領域に形成された第１ポリシリコンパターン６１の側壁に第４酸化膜パターン２８と第２ポリシリコンパターン６２とを形成し、周辺領域には、第５酸化膜パターン３１と第３ポリシリコンパターン６３とを形成する（Ｓ９、Ｓ１０）。
【００８４】
このとき、第４酸化膜パターン２８、第２ポリシリコンパターン６２及び第３ポリシリコンパターン６３は、周辺領域の第２ポリシリコン膜５２上に第６フォトレジストパターン６を形成し、半導体基板１０に第８エッチング工程を行って形成されることができる。
【００８５】
第８エッチング工程を行う際に、ハードマスクパターン４７も同時に除去されうる。
【００８６】
そして、図２１に示すように、半導体基板１０上に第４フォトレジストパターン４を形成し、セル領域の第１ポリシリコンパターン６１の間に配置された第４酸化膜パターン２８と第２ポリシリコンパターン６２とを除去する。
【００８７】
このとき、第４フォトレジストパターン４は、第１ポリシリコンパターン６１の間である、共通ソースラインの形成される領域のみを開放して、第１ポリシリコンパターン６１の間に形成された第４酸化膜パターン２８と第２ポリシリコンパターン６２とを除去する。
【００８８】
したがって、第１酸化膜パターン２５、第１窒化膜パターン４３、第２酸化膜パターン２６及び第１ポリシリコンパターン６１の片方側壁のみに第４酸化膜パターン２８と第２ポリシリコンパターン６２とが形成される。
【００８９】
第１ポリシリコンパターン６１の片方側壁のみに形成された第２ポリシリコンパターン６２は、セレクトゲート（select gate）になりうる。
【００９０】
そして、以後の図面は図示していないが、以後の工程は、第１の実施の形態の図１２から同様に行われることができる。
【００９１】
すなわち、第２の実施の形態によるフラッシュメモリ素子の製造方法は、セル領域と周辺領域のウェルを形成する際に、しきい電圧を調節するためのイオン注入が同時に行われるからフォトマスク進行ステップが簡素化されうる。
【００９２】
また、メモリゲート下部のＯＮＯ膜を形成する際に、周辺領域のＯＮＯ膜を除去せずに、メモリゲートインポリシリコンパターンを形成するためのエッチング工程時に周辺領域のＯＮＯ膜も共に除去されるので、マスクの数を減らすことができる。
【００９３】
以下の表３は、実施の形態によるフラッシュメモリ素子の動作条件である。
【００９４】
【表３】
【００９５】
表３に記載されたように、プログラム（program）は、ＣＨＥ（Channel hot electron）方式で、消去（erase）は、ＢＴＢＴ（band-to-band-tunneling）induced hot hole方式で駆動する。
【００９６】
そして、読み出し（read）方式は、リバース（reverse）方式で駆動できる。
【００９７】
また、動作モード（Operation mode）は、プログラム（program）はビット（bit）単位、消去（erase）はセクター（sector）単位、読み出し（read）はランダムアクセスが可能である。
【００９８】
また、表３に記載された事項の中で、バックバイアス（back bias）は、電流（current）を制御するためにかけることができる。
【００９９】
以上の説明は、本発明の技術思想を例示的に説明したものに過ぎず、本発明の属する技術分野における通常の知識を有した者であれば、本発明の本質的な特性から外れない範囲で多様な修正及び変形が可能であろう。したがって、本発明に開示された実施の形態は、本発明の技術思想を限定するためのものではなく、説明するためのものであり、このような実施の形態によって本発明の技術思想の範囲が限定されるものではない。本発明の保護範囲は、特許請求の範囲によって解析されてはならず、それと同等な範囲内にあるすべての技術思想は、本発明の権利範囲に含まれるものと解析されなければならない。
【符号の説明】
【０１００】
１ 第１フォトレジストパターン
２ 第２フォトレジストパターン
３ 第３フォトレジストパターン
４ 第４フォトレジストパターン
５ 第５フォトレジストパターン
６ 第６フォトレジストパターン
１０ 半導体基板
１２ 第１不純物領域
１４ 第２不純物領域
１５ 第３不純物領域
１６ 第４不純物領域
１７ 第５不純物領域
２１ 第１酸化膜
２２ 第２酸化膜
２３ 第３酸化膜
２５ 第１酸化膜パターン
２６ 第２酸化膜パターン
２７ 第４酸化膜
２８ 第４酸化膜パターン
２９ 第６酸化膜パターン
３０ 第７酸化膜パターン
３１ 第５酸化膜パターン（ゲート）
４１ 第１窒化膜
４３ 第１窒化膜パターン
４５ 第２窒化膜パターン
４６ ハードマスク膜
４７ ハードマスクパターン
５１ 第１ポリシリコン膜
５２ 第２ポリシリコン膜
６１ 第１ポリシリコンパターン（メモリゲート）
６２ 第２ポリシリコンパターン（セレクトゲート）
６３ 第３ポリシリコンパターン（ゲート）
７０ シリサイド層
８０ 層間絶縁膜
８５ コンタクト
【特許請求の範囲】
【請求項１】
セル領域及び周辺領域を含む半導体基板を用意するステップと、
前記半導体基板のセル領域に第１ウェル（well）を形成し、前記セル領域の半導体基板上にＯＮＯ（oxide-nitride-oxide）膜を形成するステップと、
前記第１ウェルを含む前記半導体基板の周辺領域に第２ウェルを形成し、前記周辺領域の半導体基板上に第１酸化膜を形成するステップと、
前記ＯＮＯ膜及び第１酸化膜上に第１ポリシリコン膜を形成した後、第１エッチング工程を行って前記セル領域上にＯＮＯ膜パターン及び第１ポリシリコンパターンから形成されたメモリゲートを形成するステップと、
前記メモリゲートの両側壁に第２酸化膜パターン及び第２ポリシリコンパターンを形成し、前記周辺領域にゲートを形成するステップと、
前記半導体基板に第３エッチング工程を行って、前記メモリゲートの片方側壁のみに前記第２酸化膜パターン及び第２ポリシリコンパターンを残してセレクトゲートを形成するステップと、
互いに隣接した前記メモリゲートの間の前記半導体基板に第３不純物領域を形成するステップとを含むフラッシュメモリ素子の製造方法。
【請求項２】
第１エッチング工程時に、前記周辺領域の半導体基板上には、第１酸化膜と第１ポリシリコン膜とが残されたことを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記周辺領域に形成されたゲートは、前記第１酸化膜と第１ポリシリコン膜とに第２エッチング工程を行って形成されたことを含む請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記周辺領域に形成されたゲートは、第３酸化膜パターン及び第３ポリシリコンパターンからなることを含む請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記第３エッチング工程は、互いに隣接した前記メモリゲートの間に形成された前記第２酸化膜パターン及び第２ポリシリコンパターンを除去して、前記メモリゲートの片方側壁のみに前記第２酸化膜パターン及び第２ポリシリコンパターンを残すことを含む請求項１に記載のラッシュメモリ素子の製造方法。
【請求項６】
前記第１不純物領域を含む前記半導体基板の全面にイオン注入工程を行って、前記メモリゲートの前記第２酸化膜パターン及び第２ポリシリコンパターンが残された側の前記半導体基板と前記ゲートの半導体基板に第２不純物領域を形成するステップを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記メモリゲートの側壁及び前記ゲートの側壁にスペーサを形成するステップを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記スペーサの形成された半導体基板に層間絶縁膜を形成した後、
前記層間絶縁膜にコンタクトを形成するステップを含み、
前記メモリゲートと接続するコンタクトは、前記第１ポリシリコンパターン及び第２ポリシリコンパターンが同時に接続するように形成されたことを含む請求項７に記載のフラッシュメモリ素子の製造方法。
【請求項９】
セル領域及び周辺領域を含む半導体基板を用意するステップと、
前記半導体基板のセル領域に第１ウェルを形成し、周辺領域に第２ウェルを形成するステップと、
前記セル領域の半導体基板上にＯＮＯ膜パターン及び第１ポリシリコンパターンからなるメモリゲートを形成するステップと、
前記メモリゲートを含む前記半導体基板上に第１酸化膜及び第２ポリシリコン膜を形成するステップと、
前記メモリゲートの両側壁に第２酸化膜パターン及び第２ポリシリコンパターンを形成し、同時に前記周辺領域にゲートを形成するステップと、
前記半導体基板に第１エッチング工程を行って、前記メモリゲートの片方側壁のみに前記第２酸化膜パターン及び第２ポリシリコンパターンを残してセレクトゲートを形成するステップと、
互いに隣接した前記メモリゲート間の前記半導体基板に第３不純物領域を形成するステップとを含むフラッシュメモリ素子の製造方法。
【請求項１０】
前記セル領域の半導体基板上にＯＮＯ膜パターン及び第１ポリシリコンパターンからなるメモリゲートを形成するステップは、
前記半導体基板のセル領域及び周辺領域上にＯＮＯ膜及び第１ポリシリコン膜を形成するステップと、
前記ＯＮＯ膜及び第１ポリシリコン膜に第２エッチング工程を行って、ＯＮＯ膜パターン及び第１ポリシリコンパターンからなるメモリゲートを形成するステップとを含み、
前記メモリゲートを形成するための第２エッチング工程時に、前記周辺領域上の前記ＯＮＯ膜及び第１ポリシリコン膜はすべて除去されることを含む請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記周辺領域に形成された前記ゲートは、前記第１酸化膜及び第２ポリシリコン膜に第３エッチング工程を行って形成されることを含む請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記第１エッチング工程は、互いに隣接した前記メモリゲートの間に形成された前記第２酸化膜パターン及び第２ポリシリコンパターンを除去して、前記メモリゲートの片方側壁のみに前記第２酸化膜パターン及び第２ポリシリコンパターンを残すことを含む請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記第１不純物領域を含む前記半導体基板の全面にイオン注入工程を行って、前記メモリゲートの前記第２酸化膜パターン及び第２ポリシリコンパターンが残された側の前記半導体基板と前記ゲートの半導体基板に第２不純物領域を形成するステップを含む請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記メモリゲートの側壁及び前記ゲートの側壁にスペーサを形成するステップを含む請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１】
セル領域及び周辺領域を含む半導体基板を用意するステップと、
前記半導体基板のセル領域に第１ウェル（well）を形成し、前記セル領域の半導体基板上にＯＮＯ（oxide-nitride-oxide）膜を形成するステップと、
前記第１ウェルを含む前記半導体基板の周辺領域に第２ウェルを形成し、前記周辺領域の半導体基板上に第１酸化膜を形成するステップと、
前記ＯＮＯ膜及び第１酸化膜上に第１ポリシリコン膜を形成した後、第１エッチング工程を行って前記セル領域上にＯＮＯ膜パターン及び第１ポリシリコンパターンから形成されたメモリゲートを形成するステップと、
前記メモリゲートの両側壁に第２酸化膜パターン及び第２ポリシリコンパターンを形成し、前記周辺領域にゲートを形成するステップと、
前記半導体基板に第３エッチング工程を行って、前記メモリゲートの片方側壁のみに前記第２酸化膜パターン及び第２ポリシリコンパターンを残してセレクトゲートを形成するステップと、
互いに隣接した前記メモリゲートの間の前記半導体基板に第３不純物領域を形成するステップとを含むフラッシュメモリ素子の製造方法。
【請求項２】
第１エッチング工程時に、前記周辺領域の半導体基板上には、第１酸化膜と第１ポリシリコン膜とが残されたことを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記周辺領域に形成されたゲートは、前記第１酸化膜と第１ポリシリコン膜とに第２エッチング工程を行って形成されたことを含む請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記周辺領域に形成されたゲートは、第３酸化膜パターン及び第３ポリシリコンパターンからなることを含む請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記第３エッチング工程は、互いに隣接した前記メモリゲートの間に形成された前記第２酸化膜パターン及び第２ポリシリコンパターンを除去して、前記メモリゲートの片方側壁のみに前記第２酸化膜パターン及び第２ポリシリコンパターンを残すことを含む請求項１に記載のラッシュメモリ素子の製造方法。
【請求項６】
前記第１不純物領域を含む前記半導体基板の全面にイオン注入工程を行って、前記メモリゲートの前記第２酸化膜パターン及び第２ポリシリコンパターンが残された側の前記半導体基板と前記ゲートの半導体基板に第２不純物領域を形成するステップを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記メモリゲートの側壁及び前記ゲートの側壁にスペーサを形成するステップを含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記スペーサの形成された半導体基板に層間絶縁膜を形成した後、
前記層間絶縁膜にコンタクトを形成するステップを含み、
前記メモリゲートと接続するコンタクトは、前記第１ポリシリコンパターン及び第２ポリシリコンパターンが同時に接続するように形成されたことを含む請求項７に記載のフラッシュメモリ素子の製造方法。
【請求項９】
セル領域及び周辺領域を含む半導体基板を用意するステップと、
前記半導体基板のセル領域に第１ウェルを形成し、周辺領域に第２ウェルを形成するステップと、
前記セル領域の半導体基板上にＯＮＯ膜パターン及び第１ポリシリコンパターンからなるメモリゲートを形成するステップと、
前記メモリゲートを含む前記半導体基板上に第１酸化膜及び第２ポリシリコン膜を形成するステップと、
前記メモリゲートの両側壁に第２酸化膜パターン及び第２ポリシリコンパターンを形成し、同時に前記周辺領域にゲートを形成するステップと、
前記半導体基板に第１エッチング工程を行って、前記メモリゲートの片方側壁のみに前記第２酸化膜パターン及び第２ポリシリコンパターンを残してセレクトゲートを形成するステップと、
互いに隣接した前記メモリゲート間の前記半導体基板に第３不純物領域を形成するステップとを含むフラッシュメモリ素子の製造方法。
【請求項１０】
前記セル領域の半導体基板上にＯＮＯ膜パターン及び第１ポリシリコンパターンからなるメモリゲートを形成するステップは、
前記半導体基板のセル領域及び周辺領域上にＯＮＯ膜及び第１ポリシリコン膜を形成するステップと、
前記ＯＮＯ膜及び第１ポリシリコン膜に第２エッチング工程を行って、ＯＮＯ膜パターン及び第１ポリシリコンパターンからなるメモリゲートを形成するステップとを含み、
前記メモリゲートを形成するための第２エッチング工程時に、前記周辺領域上の前記ＯＮＯ膜及び第１ポリシリコン膜はすべて除去されることを含む請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記周辺領域に形成された前記ゲートは、前記第１酸化膜及び第２ポリシリコン膜に第３エッチング工程を行って形成されることを含む請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記第１エッチング工程は、互いに隣接した前記メモリゲートの間に形成された前記第２酸化膜パターン及び第２ポリシリコンパターンを除去して、前記メモリゲートの片方側壁のみに前記第２酸化膜パターン及び第２ポリシリコンパターンを残すことを含む請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記第１不純物領域を含む前記半導体基板の全面にイオン注入工程を行って、前記メモリゲートの前記第２酸化膜パターン及び第２ポリシリコンパターンが残された側の前記半導体基板と前記ゲートの半導体基板に第２不純物領域を形成するステップを含む請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記メモリゲートの側壁及び前記ゲートの側壁にスペーサを形成するステップを含む請求項９に記載のフラッシュメモリ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１０−１５３７８０（Ｐ２０１０−１５３７８０Ａ）
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願番号】特願２００９−１９７１８４（Ｐ２００９−１９７１８４）
【出願日】平成２１年８月２７日（２００９．８．２７）
【出願人】（５０７２４６７９６）ドンブ ハイテック カンパニー リミテッド (189)
【氏名又は名称原語表記】Ｄｏｎｇｂｕ ＨｉＴｅＫ Ｃｏ．，Ｌｔｄ
【住所又は居所原語表記】Ｄｏｎｇｂｕ Ｆｉｎａｎｃｅ Ｃｅｎｔｅｒ，８９１−１０，Ｄａｅｃｈｉ−ｄｏｎｇ，Ｇａｎｇｎａｍ−ｇｕ，Ｓｅｏｕｌ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願日】平成２１年８月２７日（２００９．８．２７）
【出願人】（５０７２４６７９６）ドンブ ハイテック カンパニー リミテッド (189)
【氏名又は名称原語表記】Ｄｏｎｇｂｕ ＨｉＴｅＫ Ｃｏ．，Ｌｔｄ
【住所又は居所原語表記】Ｄｏｎｇｂｕ Ｆｉｎａｎｃｅ Ｃｅｎｔｅｒ，８９１−１０，Ｄａｅｃｈｉ−ｄｏｎｇ，Ｇａｎｇｎａｍ−ｇｕ，Ｓｅｏｕｌ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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