半導体装置およびその製造方法

【課題】拡散層上にシリサイド膜を形成する時に、素子形成領域の面積増加なしに、素子分離膜と拡散層の境界部における接合リーク電流を低減する。
【解決手段】シリコン基板１０１上に、多数の素子形成領域に区画する素子分離領域として、溝型の素子分離１０５が形成されている。この素子分離１０５の表面は素子形成領域のシリコン基板１０１の表面よりも低く、両者間には所定の高低差を有する段差部が形成されている。上記素子分離１０５により画成された素子形成領域には、拡散層領域１１１、その上部にシリサイドで構成された拡散層電極１１３ｂが形成されている。拡散層電極は、拡散層領域における境界端部上面を含み、溝型素子分離領域における境界端部上面を含まないように形成されることにより、素子分離と分離されている。素子分離１０５と素子形成領域との段差部側面には、段差部サイドウォール１０６が形成されている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、溝埋め込み型素子分離構造を有し、更に不純物拡散層上にシリサイド層が形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高性能化に伴って、トランジスタはより微細化され、ゲート電極の配線抵抗、上層配線とのコンタクト抵抗およびソース／ドレインの拡散層での拡散抵抗が高くなり、微細トランジスタの駆動力の低下が問題となってきている。そのため、上記各抵抗を低下させる手段としてゲート電極となる多結晶シリコン上および拡散層上にシリサイド膜を自己整合的に形成する技術が提案されている。これにより、ゲート電極の配線抵抗、上層配線とのコンタクト抵抗およびソース／ドレイン拡散層での拡散抵抗を低くすることができ、微細トランジスタの駆動力の低下という問題を回避できる。
【０００３】
しかしながら、拡散層上にシリサイド膜を形成するに際して、素子分離膜と拡散層の境界部においては、ストレス集中による結晶欠陥が発生しやすく、この部分にシリサイド膜を形成すると接合リーク電流が増加するという短所を有している。
【０００４】
この課題に対して、素子分離膜と拡散層の境界部にフランジ部を形成し、境界部でのシリサイド膜形成を阻止することで、接合リーク電流を低減する技術が開示されている（例えば、特許文献１）。
【０００５】
以下、図１４を参照しながら、接合リーク電流を低減する半導体装置について説明する。この発明では、半導体基板１にフランジ部２０を有するトレンチ分離領域５を形成した後にシリサイド化することで上部ゲート電極１３ａ，ソース・ドレイン電極１３ｂを形成する。このため、フランジ部２０によってトレンチ分離領域５と半導体基板１の界面に沿うシリサイド層１３の形成が阻止される。これにより、トレンチ分離領域５と半導体基板１の界面での接合リーク電流の低減を図ることができる。図１４において、１０はゲート電極、１１はソース・ドレイン領域、１２は電極部サイドウォール、１４は層間絶縁膜、１５は第１層目金属配線、１６はコンタクト部である。
【特許文献１】特開平３−７９０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、この方法によると、素子分離膜と拡散層の境界部における拡散層側にフランジ部を形成するため、このフランジ部領域を見越したレイアウト設計が必要となり、素子形成領域の面積が増加するという問題が起きる。この問題は今後、更なる微細化が進むにつれて影響が大きくなり重要な課題となる。
【０００７】
したがって、本発明の目的は、上記課題に鑑み、素子形成領域の面積を増加することなしに、拡散層上にシリサイド膜を形成するに際しての、素子分離膜と拡散層の境界部における接合リーク電流を低減する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の講じた解決手段は、素子形成領域の半導体基板と溝型素子分離との間に、素子形成領域の側が高くなるような段差部を形成し、この段差部にサイドウォールを設けたものである。具体的には、請求項１〜７に記載される半導体装置と、請求項８〜１１に記載される半導体装置の製造方法とに関する手段を講じている。
【０００９】
本発明の請求項１記載の半導体装置は、基板上に形成された、表面の一部にシリサイド膜を有する活性領域と、前記活性領域に隣接して形成された溝型素子分離領域とを備え、前記溝型素子分離領域と前記活性領域との境界は、前記溝型素子分離領域表面の高さが前記活性領域の高さよりも低い段差形状に形成され、前記シリサイド膜は、前記活性領域における前記境界端部上面を含み、前記溝型素子分離領域における前記境界端部上面を含まないように形成されることにより、前記溝型素子分離領域と分離されている。
【００１０】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記溝型素子分離領域と前記活性領域との境界において、前記段差の側面が絶縁膜で覆われている。
【００１１】
請求項３記載の半導体装置は、請求項２記載の半導体装置において、前記絶縁膜がシリコン窒化膜を含む。
【００１２】
請求項４記載の半導体装置は、請求項１記載の半導体装置において、前記活性領域上にＭＩＳ型電界効果トランジスタが形成され、前記シリサイド膜は、前記ＭＩＳ型電界効果トランジスタの少なくともソース・ドレイン領域上に形成されている。
【００１３】
請求項５記載の半導体装置は、請求項１記載の半導体装置において、前記活性領域上にＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造）に電荷を蓄積させる機能を備えた不揮発性半導体メモリ装置が形成され、前記シリサイド膜は、前記不揮発性半導体メモリ装置の少なくともソース・ドレイン領域上に形成されている。
【００１４】
請求項６記載の半導体装置は、請求項３記載の半導体装置において、前記活性領域上にＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造）に電荷を蓄積させる機能を備えた不揮発性半導体メモリ装置が形成され、前記シリサイド膜は、前記不揮発性半導体メモリ装置の少なくともソース・ドレイン領域上に形成され、前記ＯＮＯ膜内のシリコン窒化膜と前記絶縁膜内のシリコン窒化膜とは同一膜から形成されている。
【００１５】
請求項７記載の半導体装置は、基板上に形成された、表面の一部にシリサイド膜を有する第１および第２の活性領域と、前記第１および第２の活性領域のそれぞれに隣接して形成された溝型素子分離領域とを備え、前記溝型素子分離領域と前記第１および第２の活性領域とのそれぞれの境界は、前記溝型素子分離領域表面の高さが前記第１および第２の活性領域のいずれの高さよりも低い段差形状に形成され、前記第１および第２の活性領域上のシリサイド膜は、前記第１および第２の活性領域における前記境界端部上面を含み、前記溝型素子分離領域における前記境界端部上面を含まないように形成されることにより、前記溝型素子分離領域と分離され、前記溝型素子分離領域と前記第１および第２の活性領域とのそれぞれの境界において、前記段差の側面がシリコン窒化膜を含む絶縁膜で覆われ、前記第１の活性領域上にＭＩＳ型電界効果トランジスタが形成され、前記第１の活性領域上のシリサイド膜は、前記ＭＩＳ型電界効果トランジスタの少なくともソース・ドレイン領域上に形成され、前記第２の活性領域上にＯＮＯ膜に電荷を蓄積させる機能を備えた不揮発性半導体メモリ装置が形成され、前記第２の活性領域上のシリサイド膜は、前記不揮発性半導体メモリ装置の少なくともソース・ドレイン領域上に形成され、前記ＯＮＯ膜内のシリコン窒化膜と前記絶縁膜内のシリコン窒化膜とは同一膜から形成されている。
【００１６】
請求項８記載の半導体装置の製造方法は、半導体基板の所定領域をエッチングして溝型素子分離領域を形成するとともに前記溝型素子分離領域に隣接する活性領域を形成する第１の工程と、前記溝型素子分離領域の溝部内に第１の絶縁膜を埋め込む第２の工程と、前記第１の絶縁膜の表面を所定の深さまでエッチングして、前記活性領域の表面よりも前記第１の絶縁膜の表面の高さが低い段差部を形成する第３の工程と、前記活性領域上および溝型素子分離領域上を覆うように第２の絶縁膜を形成する第４の工程と、前記第２の絶縁膜をエッチングして、前記段差部の側面に前記第２の絶縁膜を残す第５の工程と、前記活性領域表面にシリサイド膜を形成する第６の工程とを含む。
【００１７】
請求項９記載の半導体装置の製造方法は、請求項８記載の半導体装置の製造方法において、前記第５の工程と第６の工程との間に、ゲート絶縁膜となる第３の絶縁膜およびゲート電極となる導電膜を形成し、前記導電膜を所望の形状にエッチングすることで前記ゲート電極を形成する工程と、前記ゲート電極の両側方に位置する前記活性領域中にソース・ドレイン領域となる不純物拡散層を形成する工程とをさらに含み、前記第６の工程では、前記不純物拡散層表面にシリサイド膜を形成する。
【００１８】
請求項１０記載の半導体装置の製造方法は、請求項９記載の半導体装置の製造方法において、前記第４の工程では、前記第２の絶縁膜としてＯＮＯ膜を形成し、前記第５の工程では、前記段差部の側面に前記第２の絶縁膜のうちの少なくともシリコン窒化膜を残し、前記ゲート電極を形成する工程では、前記ゲート絶縁膜となる第３の絶縁膜を前記第２の絶縁膜と同一のＯＮＯ膜により形成する。
【００１９】
請求項１１記載の半導体装置の製造方法は、半導体基板の所定領域をエッチングして溝型素子分離領域を形成するとともに前記溝型素子分離領域に隣接する第１および第２の活性領域を形成する第１の工程と、前記溝型素子分離領域の溝部内に第１の絶縁膜を埋め込む第２の工程と、前記第１の絶縁膜の表面を所定の深さまでエッチングして、前記第１および第２の活性領域の表面よりも前記第１の絶縁膜の表面の高さが低い段差部を形成する第３の工程と、前記第１および第２の活性領域上および溝型素子分離領域上を覆うように第２の絶縁膜としてＯＮＯ膜を形成する第４の工程と、前記第１の活性領域上および前記溝型素子分離領域上のうち前記第１の活性領域に隣接する部分をマスクした後、前記第２の活性領域上および前記溝型素子分離領域上のうち前記第２の活性領域に隣接する部分をエッチングして、前記段差部の側面に前記第２の絶縁膜のうちの少なくともシリコン窒化膜を残す第５の工程と、前記第２の活性領域上にゲート絶縁膜となる第３の絶縁膜を形成する第６の工程と、前記第１および第２の活性領域上にゲート電極となる導電膜を形成し、前記導電膜を所望の形状にエッチングすることで、前記第１および第２の活性領域上にそれぞれ前記ゲート電極を形成するとともに、前記第１の活性領域上および前記溝型素子分離領域上のうち前記第１の活性領域に隣接する部分をエッチングして、前記段差部の側面に前記第２の絶縁膜のうちの少なくともシリコン窒化膜を残す第７の工程と、前記第１および第２の活性領域上のそれぞれのゲート電極の両側方に位置する前記第１および第２の活性領域中にソース・ドレイン領域となる不純物拡散層を形成する第８の工程と、前記第１および第２の活性領域表面にシリサイド膜を形成する第９の工程とを含む。
【発明の効果】
【００２０】
本発明の請求項１記載の半導体装置によれば、溝型素子分離領域と活性領域との境界は、溝型素子分離領域表面の高さが活性領域の高さよりも低い段差形状に形成され、シリサイド膜は、活性領域における境界端部上面を含み、溝型素子分離領域における境界端部上面を含まないように形成されることにより、溝型素子分離領域と分離されているので、素子形成領域の面積を増加することなしに、拡散層上にシリサイド膜を形成するに際しての、素子分離膜と拡散層の境界部における、接合リーク電流を低減することができる。このため、微細かつ高性能な半導体装置を実現できる。
【００２１】
請求項２では、溝型素子分離領域と活性領域との境界において、段差の側面が絶縁膜で覆われているので、絶縁膜により溝型素子分離領域と活性領域との境界をシリサイド膜から離すことができる。
【００２２】
請求項３では、絶縁膜がシリコン窒化膜を含むので、サイドウォールとなる絶縁膜形成後からシリサイド形成の間に、工程を追加する場合においても、安定して段差部サイドウォールを保持できる。
【００２３】
請求項４では、活性領域上にＭＩＳ型電界効果トランジスタが形成され、シリサイド膜は、ＭＩＳ型電界効果トランジスタの少なくともソース・ドレイン領域上に形成されているので、溝型素子分離領域と活性領域との境界をソース・ドレイン電極となるシリサイド膜から離すことができ、この境界部における、接合リーク電流を低減することができる。このため、コスト面、性能面において非常に優れたＭＩＳ型トランジスタを製造することができる。
【００２４】
請求項５では、活性領域上にＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造）に電荷を蓄積させる機能を備えた不揮発性半導体メモリ装置が形成され、シリサイド膜は、不揮発性半導体メモリ装置の少なくともソース・ドレイン領域上に形成されているので、溝型素子分離領域と活性領域との境界をソース・ドレイン電極となるシリサイド膜から離すことができ、この境界部における、接合リーク電流を低減することができる。このため、コスト面、性能面において非常に優れた不揮発性メモリ素子を製造することができる。
【００２５】
請求項６では、活性領域上にＯＮＯ膜に電荷を蓄積させる機能を備えた不揮発性半導体メモリ装置が形成され、シリサイド膜は、不揮発性半導体メモリ装置の少なくともソース・ドレイン領域上に形成され、ＯＮＯ膜内のシリコン窒化膜と絶縁膜内のシリコン窒化膜とは同一膜から形成されているので、特別な工程数の増加なく、溝型素子分離領域と活性領域との境界をソース・ドレイン電極となるシリサイド膜から離すことができ、請求項５と同様の効果が得られる。
【００２６】
本発明の請求項７記載の半導体装置によれば、特別な工程数の増加なく、素子形成領域の面積増加なしに、溝型素子分離領域と活性領域との境界をソース・ドレイン電極となるシリサイド膜から離すことができ、この境界部における、接合リーク電流を低減することができるため、コスト面、性能面において非常に優れたＭＯＳトランジスタと不揮発性メモリ素子が混載された半導体装置を製造することができる。
【００２７】
また、段差部サイドウォールとなる絶縁膜にシリコン窒化膜を含んでいるため、絶縁膜形成後からシリサイド形成の間に、工程を追加する場合においても、安定して段差部サイドウォールを保持できる。
【００２８】
本発明の請求項８記載の半導体装置の製造方法によれば、第１の絶縁膜の表面を所定の深さまでエッチングして、活性領域の表面よりも第１の絶縁膜の表面の高さが低い段差部を形成する工程と、活性領域上および溝型素子分離領域上を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜をエッチングして、段差部の側面に第２の絶縁膜を残す工程と、活性領域表面にシリサイド膜を形成する工程とを含むので、請求項１記載の半導体装置を製造することができる。
【００２９】
請求項９では、第５の工程と第６の工程との間に、ゲート絶縁膜となる第３の絶縁膜およびゲート電極となる導電膜を形成し、導電膜を所望の形状にエッチングすることでゲート電極を形成する工程と、ゲート電極の両側方に位置する活性領域中にソース・ドレイン領域となる不純物拡散層を形成する工程とをさらに含み、第６の工程では、不純物拡散層表面にシリサイド膜を形成するので、活性領域上にＭＩＳ型電界効果トランジスタを形成することができ、請求項４と同様の効果が得られる。
【００３０】
請求項１０では、第４の工程では、第２の絶縁膜としてＯＮＯ膜を形成し、第５の工程では、段差部の側面に第２の絶縁膜のうちの少なくともシリコン窒化膜を残し、ゲート電極を形成する工程では、ゲート絶縁膜となる第３の絶縁膜を第２の絶縁膜と同一のＯＮＯ膜により形成するので、活性領域上に不揮発性半導体メモリ装置を形成することができ、請求項５と同様の効果が得られる。
【００３１】
本発明の請求項１１記載の半導体装置の製造方法によれば、請求項７記載の半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置およびその製造方法について、図１〜図３に基づいて説明する。
【００３３】
図１は、本実施形態に係る半導体装置の構造を示す断面図であり、図２および図３は、図１に示す半導体装置の構造を実現するための製造工程を示す断面図である。
【００３４】
図１に示すように、基板１０１上に形成された、表面の一部にシリサイド膜を有する活性領域１１１と、活性領域１１１に隣接して形成された溝型素子分離領域１０５とを備えている。この場合、一導電型のシリコン基板（又はウェル）１０１上に、シリコン基板１０１の表面付近の領域を多数の素子形成領域に区画する素子分離領域として、溝型の素子分離１０５が形成されている。この素子分離１０５の表面は素子形成領域のシリコン基板１０１の表面よりも十分に低く、両者間には所定の高低差を有する段差部が形成されている。この素子分離１０５は、後述のようにシリコン基板１０１に形成された溝内に絶縁性材料を埋め込んで形成されたものである。
【００３５】
一方、上記素子分離１０５により画成された素子形成領域には、拡散層領域１１１、さらに、拡散層領域１１１の上部は、チタンシリサイド（ＴｉＳｉ_２）で構成された拡散層電極１１３ｂが形成されている。また、上記素子分離１０５とシリコン基板１０１間に形成された段差部により、素子分離１０５と拡散層領域１１１との境界は、素子分離１０５表面の高さが拡散層領域１１１の高さよりも低くなっている。拡散層電極１１３ｂは、拡散層領域１１１における境界端部上面を含み、溝型素子分離領域における境界端部上面を含まないように形成されることにより、素子分離１０５と分離されている。ここで、本実施形態の特徴として、上記素子分離１０５と素子形成領域との段差部側面には、段差部サイドウォール１０６が形成されている。
【００３６】
次に、上記図１の構造を実現するための製造工程について、図２および図３を参照しながら説明する。
【００３７】
まず、図２（ａ）に示すように、シリコン基板１０１上に、シリコン酸化膜１０３及びシリコン窒化膜１０４を堆積し、素子分離領域を開口し素子形成領域を覆うフォトレジスト膜をパターニングした後、フォトレジスト膜をマスクとして、上記シリコン窒化膜１０４及びシリコン酸化膜１０３を選択的に除去し、フォトレジスト膜を除去した後に、上記パターニングされたシリコン窒化膜１０４をマスクとしてシリコン基板１０１をエッチングして、溝部１０２を形成する。
【００３８】
次に、図２（ｂ）に示すように、溝部１０２の深さ及び残存するシリコン窒化膜１０４の厚みを加えた値つまり溝部１０２の底からシリコン窒化膜１０４の表面までの高さよりも十分な厚さの絶縁膜１０５ａ（図示せず）を堆積し、化学的機械研磨（ＣＭＰ）を行ってこの絶縁膜１０５ａをシリコン窒化膜１０４の表面が露出するまで除去し、基板面全体を平坦化する。この工程によって、素子分離領域に、絶縁膜１０５ａで構成される溝型の素子分離１０５が形成される。
【００３９】
次に、図２（ｃ）に示すように、絶縁膜１０５ａのみを選択的にエッチングすることで、素子分離１０５の表面が素子形成領域のシリコン基板１０１の表面よりも十分に低くする。その後、上記シリコン窒化膜１０４を燐酸ボイル液などを用いて除去し、さらにフッ酸系のウェットエッチング液などを用いてシリコン酸化膜１０３を除去して、素子形成領域のシリコン基板１０１表面を露出させる。この時点で、素子形成領域のシリコン基板１０１表面と素子分離１０５の表面との間に十分な高低差を有する段差部が露出されていることが本実施形態の特徴である。
【００４０】
次に、図３（ａ）に示すように、シリコン酸化膜１０６ａを堆積し、この絶縁膜の異方性エッチングを行うことで、図３（ｂ）に示すように、素子分離１０５と素子形成領域との段差部側面に、段差部サイドウォール１０６が形成される。
【００４１】
その後、不純物イオンの注入を行って、拡散層領域１１１を形成した後、拡散層領域１１１の上部をチタンシリサイド（ＴｉＳｉ_２）化することで拡散層電極１１３ｂを形成することで、図１に示す溝埋め込み型分離構造を有する半導体装置が形成される。
【００４２】
このように第１の実施形態によると、素子形成領域側への面積増加なしに、素子形成領域とこれらを分離するように取り囲む溝型素子分離領域との境界を拡散層電極となるシリサイド膜から離すことができ、この境界部における、接合リーク電流を低減することができるため、コスト面、性能面において非常に優れた半導体装置を製造することができる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置およびその製造方法について、図４〜図６に基づいて説明する。
【００４３】
図４は、本実施形態に係る半導体装置の構造を示す断面図であり、図５および図６は、図４に示す半導体装置の構造を実現するための製造工程を示す断面図である。
【００４４】
図４において、第１の実施形態と同様に一導電型のシリコン基板（又はウェル）２０１上に、シリコン基板２０１の表面付近の領域を多数の素子形成領域に区画する素子分離領域には、溝型の素子分離２０５が形成されている。この素子分離２０５の表面は素子形成領域のシリコン基板２０１の表面よりも十分に低く、両者間には所定の高低差を有する段差部が形成されている。この素子分離２０５は、後述のようにシリコン基板２０１に形成された溝内に絶縁性材料を埋め込んで形成されたものである。
【００４５】
一方、上記素子分離２０５により画成された素子形成領域には、ゲート電極２１０，ゲート酸化膜２０８，電極部サイドウォール２１２，ソース・ドレイン領域２１１からなるＭＯＳトランジスタが形成されている。さらに、ゲート電極２１０，ソース・ドレイン領域２１１の上部は、それぞれチタンシリサイド（ＴｉＳｉ_２）で構成された上部ゲート電極２１３ａ，ソース・ドレイン電極２１３ｂが形成されている。
【００４６】
ここで、本実施形態の特徴として、上記素子分離２０５と素子形成領域との段差部側面には、段差部サイドウォール２０６が形成されている。また、上記素子分離２０５やゲート電極２１０等が形成された基板の全面上には層間絶縁膜２１４及び第１層目金属配線２１５が形成されており、第１層目金属配線２１５はコンタクト部２１６を介して素子形成領域の上部ゲート電極２１３ａやソース・ドレイン電極２１３ｂと接続されている。
【００４７】
次に、上記図４の構造を実現するための製造工程について、図５および図６を参照しながら説明する。
【００４８】
まず、図５（ａ）に示すように、シリコン基板２０１上に、シリコン酸化膜２０３及びシリコン窒化膜２０４を堆積し、素子分離領域を開口し素子形成領域を覆うフォトレジスト膜をパターニングした後、フォトレジスト膜をマスクとして、上記シリコン窒化膜２０４及びシリコン酸化膜２０３を選択的に除去し、フォトレジスト膜を除去した後に、上記パターニングされたシリコン窒化膜２０４をマスクとしてシリコン基板２０１をエッチングして、溝部２０２を形成する。
【００４９】
次に、図５（ｂ）に示すように、溝部２０２の深さ及び残存するシリコン窒化膜２０４の厚みを加えた値つまり溝部２０２の底からシリコン窒化膜２０４の表面までの高さよりも十分な厚さの絶縁膜２０５ａ（図示せず）を堆積し、化学的機械研磨（ＣＭＰ）を行ってこの絶縁膜２０５ａをシリコン窒化膜２０４の表面が露出するまで除去し、基板面全体を平坦化する。この工程によって、素子分離領域に、絶縁膜２０５ａで構成される溝型の素子分離２０５が形成される。
【００５０】
次に、図５（ｃ）に示すように、絶縁膜２０５ａのみを選択的にエッチングすることで、素子分離２０５の表面が素子形成領域のシリコン基板２０１の表面よりも十分に低くする。その後、上記シリコン窒化膜２０４を燐酸ボイル液などを用いて除去し、さらにフッ酸系のウェットエッチング液などを用いてシリコン酸化膜２０３を除去して、素子形成領域のシリコン基板２０１表面を露出させる。この時点で、素子形成領域のシリコン基板２０１表面と素子分離２０５の表面との間に十分な高低差を有する段差部が露出されていることが本実施形態の特徴である。
【００５１】
次に、図６（ａ）に示すように、シリコン酸化膜２０８ａ、ポリシリコン膜を堆積し、その上に、ゲート電極及びゲート配線が形成される領域以外の領域を開口したフォトレジスト膜を形成する。そして、このフォトレジスト膜をマスクとして、ドライエッチングを行って、ゲート電極２１０をパターニングする。その後、不純物イオンの注入を行って、ソース・ドレイン領域２１１を形成する。
【００５２】
次に、図６（ｂ）に示すように、シリコン酸化膜２０６ａを堆積し、この絶縁膜の異方性エッチングを行うことで、素子分離２０５と素子形成領域との段差部側面に段差部サイドウォール２０６が、また、ゲート電極２１０の側壁にゲート電極部サイドウォール２１２が形成される。
【００５３】
次に、図６（ｃ）に示すように、ゲート電極２１０，ソース・ドレイン領域２１１の上部をそれぞれチタンシリサイド（ＴｉＳｉ_２）化することで上部ゲート電極２１３ａ，ソース・ドレイン電極２１３ｂを形成する。
【００５４】
その後、層間絶縁膜２１４の堆積及びコンタクトホール２１６の形成と、コンタクトホールへの金属の埋め込み及び第１層目金属配線２１５の形成とを経て、図４に示す溝埋め込み型分離構造を有するＭＯＳ型トランジスタが形成される。
【００５５】
第２の実施形態によると、特別な工程数の増加なく、また素子形成領域の面積増加なしに、素子形成領域とこれらを分離するように取り囲む溝型素子分離領域との境界をソース・ドレイン電極となるシリサイド膜から離すことができ、この境界部における、接合リーク電流を低減することができるため、コスト面、性能面において非常に優れたＭＯＳ型トランジスタを製造することができる。
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置およびその製造方法について、図７〜図９に基づいて説明する。
【００５６】
図７は、本実施形態に係る半導体装置の構造を示す断面図であり、図８および図９は、図７に示す半導体装置の構造を実現するための製造工程を示す断面図である。
【００５７】
図７において、第１の実施形態と同様に一導電型のシリコン基板（又はウェル）３０１上に、シリコン基板３０１の表面付近の領域を多数の素子形成領域に区画する素子分離領域には、溝型の素子分離３０５が形成されている。この素子分離３０５の表面は素子形成領域のシリコン基板３０１の表面よりも十分に低く、両者間には所定の高低差を有する段差部が形成されている。この素子分離３０５は、後述のようにシリコン基板３０１に形成された溝内に絶縁性材料を埋め込んで形成されたものである。
【００５８】
一方、上記素子分離３０５により画成された素子形成領域には、ゲート電極３１０，ゲート絶縁膜となるＯＮＯ膜３０９（シリコン酸化膜３０９ｃ／シリコン窒化膜３０９ｂ／シリコン酸化膜３０９ａの積層構造），電極部サイドウォール３１２，ソース・ドレイン領域３１１からなる、上記ＯＮＯ膜３０９に電荷を蓄積させる不揮発性メモリ素子が形成されている。さらに、ゲート電極３１０，ソース・ドレイン領域３１１の上部は、それぞれチタンシリサイド（ＴｉＳｉ_２）で構成された上部ゲート電極３１３ａ，ソース・ドレイン電極３１３ｂが形成されている。
【００５９】
ここで、本実施形態の特徴として、上記素子分離３０５と素子形成領域との段差部側面には、段差部サイドウォール３０６が形成されている。ここで、上記段差部サイドウォール３０６は、上記ＯＮＯ膜３０９を構成する、シリコン酸化膜３０９ｃ／シリコン窒化膜３０９ｂ／シリコン酸化膜３０９ａの積層構造である。
【００６０】
更に、上記素子分離３０５やゲート電極３１０等が形成された基板の全面上には層間絶縁膜３１４及び第１層目金属配線３１５が形成されており、第１層目金属配線３１５はコンタクト部３１６を介して素子形成領域の上部ゲート電極３１３ａやソース・ドレイン電極３１３ｂと接続されている。
【００６１】
次に、上記図７の構造を実現するための製造工程について、図８および図９を参照しながら説明する。
【００６２】
まず、図８（ａ）に示すように、シリコン基板３０１上に、シリコン酸化膜３０３及びシリコン窒化膜３０４を堆積し、素子分離領域を開口し素子形成領域を覆うフォトレジスト膜をパターニングした後、フォトレジスト膜をマスクとして、上記シリコン窒化膜３０４及びシリコン酸化膜３０３を選択的に除去し、フォトレジスト膜を除去した後に、上記パターニングされたシリコン窒化膜３０４をマスクとしてシリコン基板３０１をエッチングして、溝部３０２を形成する。
【００６３】
次に、図８（ｂ）に示すように、溝部３０２の深さ及び残存するシリコン窒化膜３０４の厚みを加えた値つまり溝部３０２の底からシリコン窒化膜３０４の表面までの高さよりも十分な厚さの絶縁膜３０５ａ（図示せず）を堆積し、化学的機械研磨（ＣＭＰ）を行ってこの絶縁膜３０５ａをシリコン窒化膜３０４の表面が露出するまで除去し、基板面全体を平坦化する。この工程によって、素子分離領域に、絶縁膜３０５ａで構成される溝型の素子分離３０５が形成される。
【００６４】
次に、図８（ｃ）に示すように、絶縁膜３０５ａのみを選択的にエッチングすることで、素子分離３０５の表面が素子形成領域のシリコン基板３０１の表面よりも十分に低くする。その後、上記シリコン窒化膜３０４を燐酸ボイル液などを用いて除去し、さらにフッ酸系のウェットエッチング液などを用いてシリコン酸化膜３０３を除去して、素子形成領域のシリコン基板３０１表面を露出させる。この時点で、素子形成領域のシリコン基板３０１表面と素子分離３０５の表面との間に十分な高低差を有する段差部が露出されていることが本実施形態の第１の特徴である。
【００６５】
次に、図８（ｄ）に示すように、シリコン酸化膜３０９ａ，シリコン窒化膜３０９ｂ，シリコン酸化膜３０９ｃを順次堆積することで、ＯＮＯ膜３０９を形成する。
【００６６】
次に、図９（ａ）に示すように、ポリシリコン膜を堆積し、その上に、ゲート電極及びゲート配線が形成される領域以外の領域を開口したフォトレジスト膜を形成する。そして、このフォトレジスト膜をマスクとして、ドライエッチングを行って、ゲート電極３１０をパターニングする。
【００６７】
次に、図９（ｂ）に示すように、不純物イオンの注入を行って、ソース・ドレイン領域３１１を形成し、シリコン酸化膜を堆積後に、このシリコン酸化膜の異方性エッチングを行うことでゲート電極部サイドウォール３１２を形成する。この時、素子分離３０５と素子形成領域との段差部側面には、段差部サイドウォール３０６が形成される。この段差部サイドウォール３０６は、ＯＮＯ膜３０９を含んでいることが本実施形態の第２の特徴である。
【００６８】
次に、図９（ｃ）に示すように、ゲート電極３１０，ソース・ドレイン領域３１１の上部に、それぞれチタンシリサイド（ＴｉＳｉ_２）化することで上部ゲート電極３１３ａ，ソース・ドレイン電極３１３ｂを形成する。
【００６９】
その後、層間絶縁膜３１４の堆積及びコンタクトホール３１６の形成と、コンタクトホールへの金属の埋め込み及び第１層目金属配線３１５の形成とを経て、図７に示す溝埋め込み型分離構造を有する不揮発性メモリ素子が形成される。
【００７０】
第３の実施形態によると、特別な工程数の増加なく、素子形成領域の面積増加なしに、素子形成領域とこれらを分離するように取り囲む溝型素子分離領域との境界をソース・ドレイン電極となるシリサイド膜から離すことができ、この境界部における、接合リーク電流を低減することができるため、コスト面、性能面において非常に優れた不揮発性メモリ素子を製造することができる。
【００７１】
また、段差部サイドウォール絶縁膜にシリコン窒化膜を含んでいるため、サイドウォール形成後からシリサイド形成の間に、工程を追加する場合においても、安定して段差部サイドウォールを保持できるため、前記と同等の効果が得られる。
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置およびその製造方法について、図１０〜図１３に基づいて説明する。
【００７２】
図１０は、本実施形態に係る半導体装置の構造を示す断面図であり、図９〜図１３は、図１０に示す半導体装置の構造を実現するための製造工程を示す断面図である。
【００７３】
図１０において、第１の実施形態と同様に一導電型のシリコン基板（又はウェル）４０１上に、シリコン基板４０１の表面付近の領域を多数の素子形成領域に区画する素子分離領域には、溝型の素子分離４０５が形成されている。この素子分離４０５の表面は素子形成領域のシリコン基板４０１の表面よりも十分に低く、両者間には所定の高低差を有する段差部が形成されている。この素子分離４０５は、後述のようにシリコン基板４０１に形成された溝内に絶縁性材料を埋め込んで形成されたものである。
【００７４】
一方、上記素子分離４０５により画成された素子形成領域には、ゲート電極４１０，ゲート酸化膜４０８，電極部サイドウォール４１２，ソース・ドレイン領域４１１からなるＭＯＳトランジスタ及びゲート電極５１０，ゲート絶縁膜となるＯＮＯ膜５０９（シリコン酸化膜５０９ｃ／シリコン窒化膜５０９ｂ／シリコン酸化膜５０９ａの積層構造），電極部サイドウォール５１２，ソース・ドレイン領域５１１からなる、上記ＯＮＯ膜５０９に電荷を蓄積させる不揮発性メモリ素子が形成されている。さらに、ゲート電極４１０，５１０，ソース・ドレイン領域４１１，５１１の上部は、それぞれチタンシリサイド（ＴｉＳｉ_２）で構成された上部ゲート電極４１３ａ，５１３ａ，ソース・ドレイン電極４１３ｂ，５１３ｂが形成されている。
【００７５】
ここで、本実施形態の特徴として、上記素子分離４０５と素子形成領域との段差部側面には、段差部サイドウォール４０６，５０６が形成されている。ここで、上記段差部サイドウォール４０６，５０６は、上記ＯＮＯ膜５０９を構成する、シリコン酸化膜５０９ｃ／シリコン窒化膜５０９ｂ／シリコン酸化膜５０９ａの積層構造である。更に、上記素子分離４０５やゲート電極４１０，５１０等が形成された基板の全面上には層間絶縁膜４１４及び第１層目金属配線４１５が形成されており、第１層目金属配線４１５はコンタクト部４１６を介して素子形成領域の上部ゲート電極４１３ａ，５１３ａやソース・ドレイン電極４１３ｂ，５１３ｂと接続されている。
【００７６】
次に、上記図１０の構造を実現するための製造工程について、図１１〜図１３を参照しながら説明する。
【００７７】
まず、図１１（ａ）に示すように、シリコン基板４０１上に、シリコン酸化膜４０３及びシリコン窒化膜４０４を堆積し、素子分離領域を開口し素子形成領域を覆うフォトレジスト膜をパターニングした後、フォトレジスト膜をマスクとして、上記シリコン窒化膜４０４及びシリコン酸化膜４０３を選択的に除去し、フォトレジスト膜を除去した後に、上記パターニングされたシリコン窒化膜４０４をマスクとしてシリコン基板４０１をエッチングして、溝部４０２を形成する。
【００７８】
次に、図１１（ｂ）に示すように、溝部４０２の深さ及び残存するシリコン窒化膜４０４の厚みを加えた値つまり溝部４０２の底からシリコン窒化膜４０４の表面までの高さよりも十分な厚さの絶縁膜４０５ａ（図示せず）を堆積し、化学的機械研磨（ＣＭＰ）を行ってこの絶縁膜４０５ａをシリコン窒化膜４０４の表面が露出するまで除去し、基板面全体を平坦化する。この工程によって、素子分離領域に、絶縁膜４０５ａで構成される溝型の素子分離４０５が形成される。
【００７９】
次に、図１１（ｃ）に示すように、絶縁膜４０５ａのみを選択的にエッチングすることで、素子分離４０５の表面が素子形成領域のシリコン基板４０１の表面よりも十分に低くする。その後、上記シリコン窒化膜４０４を、燐酸ボイル液などを用いて除去し、さらにフッ酸系のウェットエッチング液などを用いてシリコン酸化膜４０３を除去して、素子形成領域のシリコン基板４０１表面を露出させる。この時点で、素子形成領域のシリコン基板４０１表面と素子分離４０５の表面との間に十分な高低差を有する段差部が露出されていることが本実施形態の第１の特徴である。
【００８０】
次に、図１２（ａ）に示すように、シリコン酸化膜５０９ａ，シリコン窒化膜５０９ｂ，シリコン酸化膜５０９ｃを順次堆積することで、ＯＮＯ膜５０９を形成する。
【００８１】
次に、図１２（ｂ）に示すように、不揮発性メモリ素子形成領域を覆うフォトレジスト膜４０７をパターニングした後、フォトレジスト膜４０７をマスクとして、異方性エッチングを行うことで、ＭＯＳトランジスタ形成領域内の素子分離４０５と素子形成領域との段差部側面に、段差部サイドウォール４０６が形成される。この段差部サイドウォール４０６は、ＯＮＯ膜５０９を含んでいることが本実施形態の第２の特徴である。
【００８２】
次に、図１２（ｃ）に示すように、フォトレジスト膜４０７を除去した後に、シリコン酸化膜４０８ａ、ポリシリコン膜を堆積し、その上に、ゲート電極及びゲート配線が形成される領域以外の領域を開口したフォトレジスト膜を形成する。そして、このフォトレジスト膜をマスクとして、ドライエッチングを行って、ゲート電極４１０，５１０をパターニングする。
【００８３】
次に、図１３（ａ）に示すように、不純物イオンの注入を行って、ソース・ドレイン領域４１１，５１１を形成し、シリコン酸化膜を堆積後に、このシリコン酸化膜の異方性エッチングを行うことでゲート電極部サイドウォール４１２，５１２を形成する。この時、不揮発性メモリ素子形成領域内の素子分離４０５と素子形成領域との段差部側面には、段差部サイドウォール５０６が形成される。この段差部サイドウォール５０６は、ＯＮＯ膜５０９を含んでいることが本実施形態の第３の特徴である。
【００８４】
次に、図１３（ｂ）に示すように、ゲート電極４１０，５１０，ソース・ドレイン領域４１１，５１１の上部に、それぞれチタンシリサイド（ＴｉＳｉ_２）化することで上部ゲート電極４１３ａ，５１３ａ、ソース・ドレイン電極４１３ｂ，５１３ｂを形成する。
【００８５】
その後、層間絶縁膜４１４の堆積及びコンタクトホール４１６の形成と、コンタクトホールへの金属の埋め込み及び第１層目金属配線４１５の形成とを経て、図１０に示す溝埋め込み型分離構造を有するＭＯＳトランジスタと不揮発性メモリ素子が混載された半導体装置が形成される。
【００８６】
第４の実施形態によると、特別な工程数の増加なく、素子形成領域の面積増加なしに、素子形成領域とこれらを分離するように取り囲む溝型素子分離領域との境界をソース・ドレイン電極となるシリサイド膜から離すことができ、この境界部における、接合リーク電流を低減することができるため、コスト面、性能面において非常に優れたＭＯＳトランジスタと不揮発性メモリ素子が混載された半導体装置を製造することができる。
【００８７】
また、段差部サイドウォール絶縁膜にシリコン窒化膜を含んでいるため、サイドウォール形成後からシリサイド形成の間に、工程を追加する場合においても、安定して段差部サイドウォールを保持できるため、前記と同等の効果が得られる。
【００８８】
なお、上記に示した第１〜第４の各実施形態においては、素子形成領域と溝型素子分離領域との段差境界部の側面にシリサイド膜が形成されないとして説明したが、現実の製造工程においては、段差部サイドウォール形成後に行なわれるエッチング工程等により、段差部サイドウォールにおける段差側面のうちの上部領域に接する部分が除去され、この部分で半導体基板が露出する場合がある。このとき、後のシリサイド膜形成工程でこの段差側面のうちの上部領域もシリサイド化されることになり、最大、段差境界部の側面のうちの上端から溝型素子分離領域の上面と接する部分を除く領域までがシリサイド化される可能性がある。
【００８９】
したがって、本発明では、このような段差境界部の側面のうち少なくとも溝型素子分離領域の上面と接する部分を除く領域にシリサイド膜が形成される場合を含むものである。
【産業上の利用可能性】
【００９０】
本発明に係る半導体装置及びその製造方法は、微細かつ高性能な半導体装置を実現できるものであり、特に、溝埋め込み型素子分離構造を有し、更に不純物拡散層上にシリサイド層が形成された半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。
【図８】本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。
【図１１】本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１３】本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】従来の半導体装置の構造を示す断面図である。
【符号の説明】
【００９２】
１０１，２０１，３０１，４０１シリコン基板
１０２，２０２，３０２，４０２溝部
１０３，２０３，３０３，４０３シリコン酸化膜
１０４，２０４，３０４，４０４シリコン窒化膜
１０５，２０５，３０５，４０５溝型素子分離
１０６，２０６，３０６，４０６，５０６段差部サイドウォール
４０７フォトレジスト膜
２０８，４０８ゲート酸化膜
３０９，５０９ＯＮＯ膜
２１０，３１０，４１０，５１０ゲート電極
１１１拡散層領域
２１１，３１１，４１１，５１１ソース・ドレイン領域
２１２，３１２，４１２，５１２電極部サイドウォール
１１３ｂ拡散層電極
２１３ｂ，３１３ｂ，４１３ｂ，５１３ｂソース・ドレイン電極
２１３ａ，３１３ａ，４１３ａ，５１３ａ上部ゲート電極
２１４，３１４，４１４層間絶縁膜
２１５，３１５，４１５第１層目金属配線
２１６，３１６，４１６コンタクト部

【特許請求の範囲】
【請求項１】
基板上に形成された、表面の一部にシリサイド膜を有する活性領域と、
前記活性領域に隣接して形成された溝型素子分離領域とを備え、
前記溝型素子分離領域と前記活性領域との境界は、前記溝型素子分離領域表面の高さが前記活性領域の高さよりも低い段差形状に形成され、
前記シリサイド膜は、前記活性領域における前記境界端部上面を含み、前記溝型素子分離領域における前記境界端部上面を含まないように形成されることにより、前記溝型素子分離領域と分離されていることを特徴とする半導体装置。
【請求項２】
前記溝型素子分離領域と前記活性領域との境界において、前記段差の側面が絶縁膜で覆われている請求項１記載の半導体装置。
【請求項３】
前記絶縁膜がシリコン窒化膜を含む請求項２記載の半導体装置。
【請求項４】
前記活性領域上にＭＩＳ型電界効果トランジスタが形成され、前記シリサイド膜は、前記ＭＩＳ型電界効果トランジスタの少なくともソース・ドレイン領域上に形成されている請求項１記載の半導体装置。
【請求項５】
前記活性領域上にＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造）に電荷を蓄積させる機能を備えた不揮発性半導体メモリ装置が形成され、前記シリサイド膜は、前記不揮発性半導体メモリ装置の少なくともソース・ドレイン領域上に形成されている請求項１記載の半導体装置。
【請求項６】
前記活性領域上にＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造）に電荷を蓄積させる機能を備えた不揮発性半導体メモリ装置が形成され、前記シリサイド膜は、前記不揮発性半導体メモリ装置の少なくともソース・ドレイン領域上に形成され、前記ＯＮＯ膜内のシリコン窒化膜と前記絶縁膜内のシリコン窒化膜とは同一膜から形成されている請求項３記載の半導体装置。
【請求項７】
基板上に形成された、表面の一部にシリサイド膜を有する第１および第２の活性領域と、
前記第１および第２の活性領域のそれぞれに隣接して形成された溝型素子分離領域とを備え、
前記溝型素子分離領域と前記第１および第２の活性領域とのそれぞれの境界は、前記溝型素子分離領域表面の高さが前記第１および第２の活性領域のいずれの高さよりも低い段差形状に形成され、
前記第１および第２の活性領域上のシリサイド膜は、前記第１および第２の活性領域における前記境界端部上面を含み、前記溝型素子分離領域における前記境界端部上面を含まないように形成されることにより、前記溝型素子分離領域と分離され、
前記溝型素子分離領域と前記第１および第２の活性領域とのそれぞれの境界において、前記段差の側面がシリコン窒化膜を含む絶縁膜で覆われ、
前記第１の活性領域上にＭＩＳ型電界効果トランジスタが形成され、
前記第１の活性領域上のシリサイド膜は、前記ＭＩＳ型電界効果トランジスタの少なくともソース・ドレイン領域上に形成され、
前記第２の活性領域上にＯＮＯ膜に電荷を蓄積させる機能を備えた不揮発性半導体メモリ装置が形成され、
前記第２の活性領域上のシリサイド膜は、前記不揮発性半導体メモリ装置の少なくともソース・ドレイン領域上に形成され、
前記ＯＮＯ膜内のシリコン窒化膜と前記絶縁膜内のシリコン窒化膜とは同一膜から形成されていることを特徴とする半導体装置。
【請求項８】
半導体基板の所定領域をエッチングして溝型素子分離領域を形成するとともに前記溝型素子分離領域に隣接する活性領域を形成する第１の工程と、
前記溝型素子分離領域の溝部内に第１の絶縁膜を埋め込む第２の工程と、
前記第１の絶縁膜の表面を所定の深さまでエッチングして、前記活性領域の表面よりも前記第１の絶縁膜の表面の高さが低い段差部を形成する第３の工程と、
前記活性領域上および溝型素子分離領域上を覆うように第２の絶縁膜を形成する第４の工程と、
前記第２の絶縁膜をエッチングして、前記段差部の側面に前記第２の絶縁膜を残す第５の工程と、
前記活性領域表面にシリサイド膜を形成する第６の工程とを含む半導体装置の製造方法。
【請求項９】
前記第５の工程と第６の工程との間に、
ゲート絶縁膜となる第３の絶縁膜およびゲート電極となる導電膜を形成し、前記導電膜を所望の形状にエッチングすることで前記ゲート電極を形成する工程と、
前記ゲート電極の両側方に位置する前記活性領域中にソース・ドレイン領域となる不純物拡散層を形成する工程とをさらに含み、
前記第６の工程では、前記不純物拡散層表面にシリサイド膜を形成する請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第４の工程では、前記第２の絶縁膜としてＯＮＯ膜を形成し、
前記第５の工程では、前記段差部の側面に前記第２の絶縁膜のうちの少なくともシリコン窒化膜を残し、
前記ゲート電極を形成する工程では、前記ゲート絶縁膜となる第３の絶縁膜を前記第２の絶縁膜と同一のＯＮＯ膜により形成する請求項９記載の半導体装置の製造方法。
【請求項１１】
半導体基板の所定領域をエッチングして溝型素子分離領域を形成するとともに前記溝型素子分離領域に隣接する第１および第２の活性領域を形成する第１の工程と、
前記溝型素子分離領域の溝部内に第１の絶縁膜を埋め込む第２の工程と、
前記第１の絶縁膜の表面を所定の深さまでエッチングして、前記第１および第２の活性領域の表面よりも前記第１の絶縁膜の表面の高さが低い段差部を形成する第３の工程と、
前記第１および第２の活性領域上および溝型素子分離領域上を覆うように第２の絶縁膜としてＯＮＯ膜を形成する第４の工程と、
前記第１の活性領域上および前記溝型素子分離領域上のうち前記第１の活性領域に隣接する部分をマスクした後、前記第２の活性領域上および前記溝型素子分離領域上のうち前記第２の活性領域に隣接する部分をエッチングして、前記段差部の側面に前記第２の絶縁膜のうちの少なくともシリコン窒化膜を残す第５の工程と、
前記第２の活性領域上にゲート絶縁膜となる第３の絶縁膜を形成する第６の工程と、
前記第１および第２の活性領域上にゲート電極となる導電膜を形成し、前記導電膜を所望の形状にエッチングすることで、前記第１および第２の活性領域上にそれぞれ前記ゲート電極を形成するとともに、前記第１の活性領域上および前記溝型素子分離領域上のうち前記第１の活性領域に隣接する部分をエッチングして、前記段差部の側面に前記第２の絶縁膜のうちの少なくともシリコン窒化膜を残す第７の工程と、
前記第１および第２の活性領域上のそれぞれのゲート電極の両側方に位置する前記第１および第２の活性領域中にソース・ドレイン領域となる不純物拡散層を形成する第８の工程と、
前記第１および第２の活性領域表面にシリサイド膜を形成する第９の工程とを含む半導体装置の製造方法。

【図１】