【課題】ＦＰＧＡセル及びアレー構造体の相互接続部を選択的にプログラムする方法を提供する。
【解決手段】各セルは、フローティングゲートが共通で且つ制御ゲートが共通であるスイッチ用フローティングゲート電界効果トランジスタ及び感知用フローティングゲート電界効果トランジスタを備えている。セルのプログラミングは、共通の制御ゲートラインと、感知トランジスタのソース／ドレインとをバイアスする電圧により行われる。 （もっと読む）

【課題】 プログラム特性の良好なプログラマブル素子及びそのプログラマブル素子を有する半導体装置の製造方法を提供することを目的とする。
【解決手段】 半導体基板１００と、半導体基板１００表面に離間して形成されたソース／ドレイン層１０３と、ソース／ドレイン層１０３間の半導体基板１００上に形成されたＨｆを含有する電荷トラップ膜を有するゲート絶縁膜１０５と、ゲート絶縁膜１０５上に形成されたプログラム電位が印加されるゲート電極１０６を備えることによって、ＦＰＧＡ等のプログラマブルロジックデバイスに使用されるプログラマブル素子のプログラム特性を向上する。 （もっと読む）

【課題】 信頼性が向上しているとともに比較的低い電圧でプログラムされることが可能な電気ヒューズを提供する。
【解決手段】 電気ヒューズは、半導体基板と、導電性または一部導電性のポリシリコンを具備するゲートと、を具備する。半導体基板はゲートの近くにおいてアモルファス化されたパイプ領域を具備するとともにパイプ領域に隣接する第１、第２電極領域を具備する。電気ヒューズは、第１、第２電極領域内の半導体基板上の金属シリサイド層をさらに具備する。金属シリサイドは、ニッケル・シリサイド、コバルト・シリサイド、チタン・シリサイド、パラジウム・シリサイド、プラチナ・シリサイド、エルビウム・シリサイド、およびこれらの組合せからなる群から選択される。 （もっと読む）

内蔵メモリ内の１以上の不良を修理するためのメモリ修理回路は少なくとも１つのヒューズレジスタ及び当該ヒューズレジスタに結合された状態機械回路を含む。状態機械回路は、（ｉ）内蔵メモリ内の１以上の不良に関するステータス情報を受信し、（ii）ステータス情報に基づいてメモリが修理可能かを判断し、（iii）メモリが修理可能であるとみなされるときは、メモリの不良メモリセルに対応するアドレスを記憶し、（iv）メモリ修理回路に供給された電圧源を用いて、不良メモリセルに対応するアドレスをヒューズレジスタに焼き付け、及び（ｖ）不良メモリセルに対応するアドレスがヒューズレジスタに焼き付けられたことを確認するように動作する第１の状態機械を実装する状態機械回路を備える。状態機械回路がさらに、（ｉ）少なくとも１つのヒューズレジスタに記憶された情報を内蔵メモリに関連する少なくとも１つの修理レジスタにダウンロードし、及び（ii）アドレスが内蔵メモリ内の不良メモリ部分に対応する回路で受信されると、不良メモリ部分へのアクセスを少なくとも１つの修理レジスタに再ルーティングするように動作する第２の状態機械を実装する。
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【課題】書き込み時の消費電力が小さく、読み出し専用の記憶装置のメモリ素子に用いられるアンチヒューズを提供する。
【解決手段】アンチヒューズは、第１導電層１１と、第１導電層１１上に非晶質シリコン膜１３と絶縁膜１４とを交互に積層した２層以上の多層膜２０と、多層膜２０上に第２導電層１２を有する。第１導電層１１と第２導電層１２の間に電圧を印加して、多層膜２０の抵抗を低下させることで、メモリ素子にデータを書き込む。第１導電層１１と第２導電層１２の間に非晶質シリコン１３よりも抵抗が高い絶縁膜１４を形成することで、書き込み時にアンチヒューズに流れる電流が低減される。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）

プロセスばらつき耐性メモリを設計するための方法及びシステムが開示される。メモリ回路が機能ブロックに分割される。前記機能ブロックの各々に関して統計的分布が計算される。次に、各ブロックの前記分布が結合されて前記回路の信頼性が検証される。前記信頼性は、前記回路が予め決められた歩留まりを満たす場合に検証される。 （もっと読む）

【課題】配線層のみの変更によって、１つのメモリセルアレイから任意のワード・ビット構成の複数のメモリを生成することが可能な半導体装置を提供する。
【解決手段】半導体基板１０内には、少なくともワード線を除き、複数のメモリセルがロウ及びカラムに配置されたメモリセルアレイ１１と、選択されたメモリセルのデータを読み込むセンスアンプ１２と、選択された前記メモリセルにデータを書き込むライトバッファ１３と、書き込みデータ又は読み出しデータを受ける入出力回路１４と、メモリセルアレイのロウ方向の分割数と少なくとも同数個配置された複数のワード線ドライバ１５−１〜１５−４と、ワード線ドライバの数と同数個のアドレスデコーダ１６−１〜１６−４が配置されている。複数のワード線ドライバ１５−１〜１５−４のそれぞれと、メモリセルアレイのロウに配置された複数のメモリセルは複数のワード線により接続される。 （もっと読む）

半導体メモリストレージセルにおいてリーク電流を減らすための方法と構造が記載される。垂直配向ナノロッド（403）が、アクセストランジスタ（400）のチャネル領域で使用され得る。ナノロッドの直径は、アクセストランジスタのチャネル領域内の電子バンドギャップエネルギーの増加を引き起こすために十分小さくすることができ、これはオフ状態でのチャネルリーク電流を制限するように機能し得る。様々な実施形態では、アクセストランジスタは両面キャパシタ（425）に電気的に結合し得る。本発明の実施形態に従うメモリデバイス、およびそのようなデバイスを含むシステムもまた開示される。
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第１のプロセスから第２のプロセスに組み込みＤＲＡＭアレイをスケーリングするための方法及び装置であって、スケーリングは一定のスケールファクタでフィーチャの直線寸法を縮小することを含む。第１のプロセスから第２のプロセスへと、ＤＲＡＭセルキャパシタの配置面積はスケールファクタの２乗で減少し、セル容量はスケールファクタで減少する。ロジックトランジスタに供給するために利用される電圧は、第１のプロセスから第２のプロセスにスケールダウンされる。しかしながら、センスアンプに供給するために利用される電圧はどちらのプロセスも変わらない。従って、第２のプロセスの組み込みＤＲＡＭアレイにおいては、センスアンプはロジックトランジスタより大きな電圧を供給される。これにより、一つのプロセス世代から次の世代にわたってＤＲＡＭセルの検出電圧を維持しながら、メモリサイズをプロセスのスケールファクタの２乗でスケーリングすることが可能になる。
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４レベルの受動素子セルは低下する抵抗レベルに対応するメモリ状態を有し、それはデータ状態１１、０１、００および１０に好ましくはそれぞれマップされる。ＬＳＢおよびＭＳＢは異なるページの一部として好ましくはマップされる。メモリセル状態を区別するために、選択されたビット線電流は、基準電流レベルおよび読出バイアス電圧の少なくとも２つの異なる組合わせについて検知される。中間レベルの基準はＬＳＢを読出すために用いられる。ＭＳＢを読出すとき、１０から００データ状態の間の第１の基準および０１から１１データ状態の間の第２の基準が用いられてもよく、中間レベルの基準を用いる必要はない。一定の実施例では、ビット線電流は、ビット線電流を異なる値に安定させるための遅延を必要とすることなく、同時に第１および第２の基準に比較され、これにしたがってＭＳＢが生成される。
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【課題】 ある程度の小さいメモリセルを実現しつつ、プレート線を共有化でき、且つメモリセルの直列接続による遅延を無くして高速動作が可能な半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置は、それぞれが、ゲート端子をワード線と接続されたセルトランジスタＱ０〜Ｑ３と、セルトランジスタのソース端子に一端を接続された強誘電体キャパシタＣ０〜Ｃ３と、を具備する複数の第１メモリセルを具備する。複数の第１メモリセルのそれぞれのセルトランジスタのドレイン端子を第１ローカルビット線ＬＢＬとし且つそれぞれの強誘電体キャパシタの他端を第１プレート線ＰＬとして、第１リセットトランジスタは、ソース端子を第１プレート線と接続され、且つドレイン端子を第１ローカルビット線と接続される。第１ブロック選択トランジスタＱＳは、ソース端子を第１ローカルビット線と接続され、且つドレイン端子を第１ビット線と接続される。 （もっと読む）

【課題】ある程度の小さいメモリセルを実現しつつ、プレート線を共有化でき、且つメモリセルの直列接続による遅延を無くして高速動作が可能な半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、それぞれが、ゲート端子をワード線と接続されたセルトランジスタＱ０〜Ｑ３と、セルトランジスタのソース端子に一端を接続された強誘電体キャパシタＣ０〜Ｃ３と、を具備する複数の第１メモリセルを具備する。複数の第１メモリセルのそれぞれのセルトランジスタのドレイン端子を第１ローカルビット線ＬＢＬとし且つそれぞれの強誘電体キャパシタの他端を第１プレート線ＰＬとして、第１リセットトランジスタは、ソース端子を第１プレート線と接続され、且つドレイン端子を第１ローカルビット線と接続される。第１ブロック選択トランジスタＱＳは、ソース端子を第１ローカルビット線と接続され、且つドレイン端子を第１ビット線と接続される。 （もっと読む）

【課題】 本発明は、如何なる処理ステップの変更もせずに従来の論理プロセスを用いて製作できる不揮発性メモリセルを提供する。
【解決手段】 半導体基板上に製作された不揮発性メモリ（ＮＶＭ）セルであって、浮遊ゲート電極（少なくとも部分的にＮＶＭセルの全ての活性領域の上に延在する）を含むＮＶＭセルを提供する。ＮＶＭセルは、第１のｎ型領域に位置するＰＭＯＳアクセストランジスタと、（第１のｎ型領域から分離されている）第２のｎ型領域に位置するＰＭＯＳ制御キャパシタと、ｐ型領域に位置するＮＭＯＳプログラミングトランジスタとを含む。浮遊ゲート電極は、ＰＭＯＳアクセストランジスタ、ＰＭＯＳ制御キャパシタ及びＮＭＯＳプログラミングトランジスタの活性領域の上に延在する連続的な電極である。このＮＶＭセルを用いてアレイをインプリメントするための種々のアレイ接続が提供される。ＰＭＯＳアクセストランジスタ及びＮＭＯＳプログラミングトランジスタは、代替的な実施形態において、ＮＭＯＳアクセストランジスタ及びＰＭＯＳ消去トランジスタにそれぞれ置き換えられる。 （もっと読む）

【課題】 複数のビット線出力をその出力配列順に従って処理するという制約なしに、回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置を提供すること。
【解決手段】 集積回路装置２０は、複数のワード線ＷＬ、複数のビット線ＢＬ及び複数のメモリセルＭＣを有するメモリセルアレイ３１２と、メモリ出力回路３２０とを有するデータメモリを備えている。メモリセルアレイ３１２での複数のビット線ＢＬの配列に従ったデータ読出し配列順序（２画素分Ｒ＜１＞，Ｒ＜１＞，Ｇ＜１＞，…，＜Ｒ０＞）と、メモリ出力回路３２０からのデータ出力配列順序（２画素分Ｒ＜０＞，Ｂ＜０＞，Ｇ＜０＞，Ｒ＜１＞，…Ｒ＜０＞）とが異なっている。メモリ出力回路３２０の領域に並べ替え配線領域４１０を有し、並べ替え配線領域４１０は、データ読み出し配列順序で入力されたデータを配線ＡＬＢ，ＡＬＣにより並べ替えて、データ出力配列順序で出力する。 （もっと読む）

【課題】回路面積の縮小や設計の効率化を実現できる集積回路装置、電子機器の提供。
【解決手段】集積回路装置は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向Ｄ１とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向Ｄ２とした場合に、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮを含む。回路ブロックＣＢ１〜ＣＢＮは、階調特性の調整データの設定を行うロジック回路ブロックＬＢと、設定された調整データに基づいて階調電圧を生成する階調電圧生成回路ブロックＧＢを含む。階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢは、Ｄ１方向に沿って隣接して配置される。 （もっと読む）

【課題】半導体装置の小型化、信号伝播速度のロスを防止すると共に、オーバーヘッドの増大防止を図った半導体装置を提供すること。
【解決手段】一つの配線チップ１０上に配設される記憶装置チップ２０を点在させることなく、メモリ２２として独立した記憶領域を持つ同一な大きさの複数の小メモリ２３を集合させ、それぞれに独立したメモリ機能を持たせたので、半導体装置の小型化、信号伝播速度をロス防止が効率よく図れる。そして、メモリ２２（メモリ集合体）の各々の小メモリ２３を独立した記憶領域で同一な大きさとしているため、共通して制御することができる制御回路（ＢＩＳＴ回路２４やリタンダシー回路２５）を共通回路として配設することができ、ＳＯＣ（シリコン・オン・チップ）のように個々の記憶容量の異なる小メモリに対して制御回路を設ける場合に比べ、メモリセルアレイに対するオーバーヘッドを少なくすることができる。 （もっと読む）

【課題】ＣＭＯＳロジックプロセスを用いる不揮発性プログラム可能メモリセルを提供する。
【解決手段】 カラムビット線およびロウワード線を有するメモリアレイ中で用いられるように形成されたプログラム可能メモリセルが開示される。このメモリセルは、ゲートをプログラムワード線ＷＰと接続された降伏トランジスタＭ０と、降伏トランジスタとセンスノードで直列に接続された書き込みトランジスタＭ１と、を具備する。書き込みトランジスタのゲートは、書き込みワード線ＷＷと接続される。さらに、第１センストランジスタＭ２は、ゲートをセンスノードと接続される。第２センストランジスタＭ３は、第１センストランジスタと直列に接続され、ゲートを読み出しワード線Ｗｒと接続される。第２センストランジスタはソースをカラムビット線ＢＬと接続される。 （もっと読む）

プログラマブルロジックアレイに用いるために適した不揮発性プログラマブルメモリセルは、第２導電型の揮発性ＭＯＳトランジスタ２４と直列に、第１導電型の不揮発性ＭＯＳトランジスタ２２を具備する。不揮発性ＭＯＳトランジスタ２２は、フラッシュトランジスタのようなフローティングゲートトランジスタであるか、又はフローティング電荷トラッピングＳＯＮＯＳ、ＭＯＮＯＳトランジスタ、若しくはナノ結晶トランジスタのような別のタイプの不揮発性トランジスタであってもよい。揮発性ＭＯＳトランジスタ、インバータ、又はバッファ２６は、そのゲート又は入力を、不揮発性ＭＯＳトランジスタ２２と揮発性ＭＯＳトランジスタ２４との間のコモン接続点に接続することによって駆動される。
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集積回路（ＩＣ）１００は、予め定められた動作を行うように構成された高静電容量固体回路領域、データを格納するＦｅＲＡＭブロック１０４、及びＩＣを無線で識別する外部的に提供された固有ＩＤをＲＦＩＤブロックに伝達するように構成されたインタフェースユニットを備え、固有ＩＤは、ＦｅＲＡＭブロックに格納される。ＩＣは、ＩＣの予め定められた領域を通して延長される導電性トレースを更に備え、導電性トレースは、ＲＦＩＤブロックに対するアンテナとして構成され、ここで、ＲＦＩＤブロックは、情報を受信し、アンテナを介して外部ソースに情報を伝達するように構成される。
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