【課題】ＭＩＳＦＥＴのソース／ドレイン間の寄生容量を減少させる電極および配線を有したメモリや、メモリ混載のロジック等の半導体集積回路を提供する。
【解決手段】ゲート電極５より上方に少なくともキャパシタ電極１４，１６または情報記憶部の一部を有する半導体集積回路装置において、ＭＩＳＦＥＴは、ソース・ドレイン拡散層７に接続する少なくとも１つずつの第１のプラグ９を有する。ソース・ドレイン拡散層７のどちらか一方に、第１のプラグ９を介して接続し、キャパシタまたは情報記憶部の一部の下部電極１４と同一工程またはそれより前工程の配線層から成る第１の配線２１を設け、一方のソース・ドレイン拡散層７の上方に第１の配線２１と他の配線２２を接続するプラグを設けず、また、ソース・ドレイン拡散層７の他方の領域の上方に第１の配線２１と同一工程の配線を設けないようにする。 （もっと読む）

【課題】少ない工数の追加でロジック回路とメタル容量素子とを混載し、かつ、ロジック動作特性の劣化を生じることがない半導体装置の製造方法を提供する。
【解決手段】基板11上に第1層間絶縁膜13を形成し、第1層間絶縁膜13に導電体柱14A、14Bを形成する。第1層間絶縁膜13の上面に溝配線部絶縁膜15を形成する。導電体柱14Bの上方において溝配線部絶縁膜15を除去して容量用開口部151を形成し、第1層間絶縁膜15の上面に容量素子用絶縁膜16を形成する。導電体柱14Aの上方において容量素子用絶縁膜16および第1層間絶縁膜15を除去して配線用溝152を形成する。容量用開口部151および配線用溝152に金属体17A、17Bを埋め込む。容量用開口部152の金属体17Aを容量素子の上部電極とし、配線溝152の金属体17Bをロジック配線とする。 （もっと読む）

【課題】
電子デバイスにおける電力消費を低減するシステム及び方法が開示される。この構造及び方法は、大部分が、バルクＣＭＯＳのプロセスフロー及び製造技術を再利用することによって実現され得る。この構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有し、それにより、電力制御の有意義な動的制御が可能になる。
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【課題】
幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。一部の構造及び方法は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。一部の構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得る。
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【課題】ロジック回路を構成する第１トランジスタのオン電流を高くしたまま、ＤＲＡＭのメモリセル、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である第２トランジスタのリーク電流を低くする半導体装置とその製造方法を提供する。
【解決手段】第１トランジスタ１００は、第１ゲート絶縁膜１１０、第１ゲート電極１２０、及び第１サイドウォール１５０を備えている。第２トランジスタ２００は、第２ゲート絶縁膜２１０、第２ゲート電極２２０、及び第２サイドウォール２５０を備えている。容量素子３００は、第２トランジスタ２００のソース・ドレイン領域２４０の一方に接続している。第１ゲート絶縁膜１１０は第２ゲート絶縁膜２１０と厚さが等しく、第１ゲート電極１２０は第２ゲート電極２２０と厚さが等しい。そして第２サイドウォール２５０の幅は、第１サイドウォール１５０の幅より広い。 （もっと読む）

【課題】メモリマクロを含む半導体集積回路装置の遅延故障を確実に検出できないという問題があった。
【解決手段】メモリマクロを備える半導体集積回路装置１であり、スキャンモード制御信号（ＳＭＣ）に応じて、入力データ信号の値とスキャンテスト値とのいずれかを、動作クロックに従って保持する入力データ保持部２２−０〜２２−ｋと、テストモード制御信号（ＴＥＮ）に応じて、入力データ保持部２２−０〜２２−ｋが保持する値とメモリセル部が記憶するデータ値とのいずれかを、複数の入力データ保持部が動作する位相とは異なる位相に従って保持する出力データ保持部４１−０〜４１−ｋと、を備える。入力データ保持部２２−０〜２２−ｋと、出力データ保持部４１−０〜４１−ｋとは、入力データ保持部２２−０を先端として交互に直列に接続され、複数の出力データ保持部の一つが保持する値は、スキャンテスト値として後段の入力データ保持部へ伝送される。 （もっと読む）

【課題】製造プロセスの工程数を少なくし得ると同時に低い接続抵抗を実現し得る構造を持つ半導体装置の製造方法を提供する。
【解決手段】この製造方法は、セルトランジスタの拡散領域２０６Ａ，２０６Ｃ，２０６Ｄ，２０６Ｆに達する第１のコンタクトホールと、セルトランジスタの拡散領域２０６Ｂ，２０６Ｅに達するビット線コンタクトホールと、このビット線コンタクトホールに連通する配線溝とを第１の絶縁膜２０８Ｐに埋め込み形成する。また、これら第１のコンタクトホール、ビット線コンタクトホールおよび配線溝に導電性材料を埋め込むことでそれぞれ第１のコンタクトプラグ２１０Ａ〜２１０Ｄとビット線コンタクト２１１Ｂ，２１１Ｆとを形成し、第１のコンタクトプラグ２１０Ａ〜２１０Ｄを、第２の絶縁膜２１２に形成された開口部を介して、第３の絶縁膜２１４Ｐに形成されたキャパシタと電気的に接続する。 （もっと読む）

【課題】ビット線が階層化された半導体装置において、端部に位置するメモリマットを他のメモリマットと同様に扱えるよう構成する。
【解決手段】グローバルビット線ＧＢＬ及びそれより短いダミーグローバルビット線ＤＧＢＬと、これらの電位差を増幅するセンスアンプＳＡと、階層スイッチＳＷを介してグローバルビット線ＧＢＬに接続されるローカルビット線ＬＢＬをそれぞれ含む複数のメモリブロックＭＢと、ダミー階層スイッチＤＳＷを介してダミーグローバルビット線ＤＧＢＬに接続されるＬＢＬと同じ長さのダミーローカルビット線ＤＬＢＬを含むダミーメモリブロックＤＭＢと、階層スイッチＳＷのいずれか及びダミー階層スイッチＤＳＷを活性化させる制御回路１００とを備える。これにより、端部に位置するメモリマットと他のメモリマットとを同じ記憶容量とすることが可能となる。 （もっと読む）

メモリデバイスが開示されている。このメモリデバイスは、第１の金属層及び第１の金属層に結合された第１の金属酸化物層を具える。このメモリデバイスは、第１の金属酸化物層に結合された第２の金属酸化物層及び第２の金属酸化物層に結合された第２の金属層を有する。第１の金属酸化物層の形成が、第２の金属酸化物層の形成に関するギブスの自由エネルギよりも低いギブスの自由エネルギを有する。 （もっと読む）

【課題】ビット線が階層化された半導体装置においてセンス感度を向上させる。
【解決手段】グローバルビット線ＧＢＬ１，ＢＧＬ２の電位差を増幅するセンスアンプＳＡと、グローバルビット線ＧＢＬ１，ＢＧＬ２に接続された複数の階層スイッチＳＷと、階層スイッチＳＷを介してグローバルビット線ＧＢＬ１，ＧＢＬ２にそれぞれ接続される複数のローカルビット線を含むメモリマットＭＡＴ１，ＭＡＴ２と、階層スイッチＳＷを活性化させる制御回路と、を備える。制御回路は、グローバルビット線ＧＢＬ１，ＧＢＬ２に沿ったセンスアンプＳＡからの距離が互いに等しい階層スイッチＳＷを活性化させる。本発明によれば、どのローカルビット線が選択された場合であっても、寄生ＣＲ分布定数に差が生じないことから、センス感度の低下を防止することが可能となる。 （もっと読む）

【課題】複数の容量部が接続された容量プレート上面とロジック部とで配線層の高さを同じにするメモリ混載の半導体装置、および製造方法を提供する。
【解決手段】半導体装置の製造方法は、ロジック部の第１領域３の第１層間層４３、５３に配線３４を形成する工程と、配線形成後にメモリ部の第２領域２の第１層間層４３、５３における表面領域をエッチングする工程と、エッチングした領域に容量１２用の複数のシリンダ開口部を形成する工程と、複数のシリンダ開口部に下部電極層１２Ｃ、誘電体層１２Ｂ及び共通上部電極１２Ａ、１３を形成して、複数の容量部１２を形成する工程とを具備する。複数の容量部１２を形成する工程は、第１層間層４３、５３の上面と共通上部電極１２Ａ、１３の上面とが略同一平面上になるように共通上部電極１２Ａ、１３を形成する工程を備える。 （もっと読む）

【課題】回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を提供する。
【解決手段】半導体装置は、ＤＲＡＭセルのキャパシタ上部電極１９と、上部電極１９の下方に形成されたキャパシタ下部電極１７とを含む情報記憶部と、情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、アクセストランジスタに接続され、情報記憶部にデータの書き込み又は読み出しを行うビット線１６と、アクセストランジスタのゲート電極に接続され、アクセストランジスタを制御するワード線と、キャパシタ上部電極１９の上方に形成された第１金属配線２１と同一層からなる上部電極２３と、キャパシタ上部電極１９と同一層の下部電極２２とを有し、メモリセルが形成された領域外に形成された容量素子とを備える。 （もっと読む）

【課題】集積回路内では、それぞれの回路の事情により最適なゲート長とゲート酸化膜厚としきい値電圧があることになる。これらの回路を同一基板上に集積する半導体集積回路では、それぞれの回路の最適な値にするために製造工程が複雑化し、結果として歩留まりの低下、製造日数の増加に伴い製造コストの上昇をもたらす。
【解決手段】論理回路には高低２種類のしきい値のトランジスタを用い、メモリセルには高しきい値電圧と同じしきい値電圧のトランジスタにより構成し、入出力回路は上記の高しきい値電圧と同じチャネルの不純物濃度でゲート酸化膜厚を厚くしたトランジスタを用いて構成する。 （もっと読む）

【課題】選択トランジスタと抵抗変化素子との間の配線抵抗を低減して、抵抗変化素子の消去動作を安定して行うことを可能にする半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成された第１ＭＯＳトランジスタ２と、半導体基板１１に形成されていて第１ＭＯＳトランジスタ２の二つの第１拡散層１６Ａ，１７Ａの一つの第１拡散層１７Ａを共通の拡散層とする第２ＭＯＳトランジスタ３と、第１ＭＯＳトランジスタ２の第１ゲート電極１３Ａと第２ＭＯＳトランジスタ３の第２ゲート電極１３Ｂとの間に第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂを介して形成されていて共通の拡散層１８に接続された抵抗変化素子４を有する。抵抗変化層２２は、金属酸化物膜からなる記憶層２４と、記憶層２４に金属イオンを供給もしくは記憶層２４に供給した金属イオンを受給するイオン源層２５からなる。 （もっと読む）

【課題】薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法を提供する。
【解決手段】薄膜トランジスタ１０を利用し、そのうち薄膜トランジスタ１０は中間がベース２１、両端がそれぞれドレイン電極２２、ソース電極２３である半導体層２０を備え、絶縁表面３１を備えた基板３０上に設置され、ゲート電極絶縁層４１が前記半導体層２０上に設置され、ゲート電極４０がゲート電極絶縁層４１上に設置され、電子がゲート電極４０の電場作用下で、熱電子界放射により電子正孔対を形成し、電子正孔対がゲート電極４０の垂直電場により分離され、複数のキャリア（ｎチャネルでいうと正孔）が薄膜トランジスタ１０のベース２１に注入され、薄膜トランジスタ１０の閾値電圧の変化を引き起こし、書き込み動作が完了する。 （もっと読む）

【課題】半導体装置の作製方法において、不純物元素を選択的に偏析させる方法を提供する。また、ディープサブミクロン領域の微細素子を形成することを可能とする。
【解決手段】シリコン基板上に形成された酸化珪素膜と、酸化珪素膜上に形成された単結晶シリコン層を有する半導体装置の作製方法であって、単結晶シリコン層に不純物元素を注入し、単結晶シリコン層に電気的に不活性な元素を注入し、単結晶シリコン層を熱酸化し、不活性な元素を注入した領域に選択的に酸化領域を形成し、酸化領域に不純物元素を偏析させる半導体装置の作製方法により、課題を解決する。 （もっと読む）

【課題】データ読み出し時間を短縮する。
【解決手段】データ入力パッド１１とデータ出力パッド１４との間に配置されたメモリセルアレイ１７の一方の側に、入出力制御回路２０を形成している。更に、この入出力制御回路２０を、ホールド命令入力パッド１３とクロック入力パッド１６との間に配置している。そのため、入出力制御回路２０からパッド１３及び１６までの配線２１−２，２１−４の距離を最短、且つ、配線２１−２と２１−４の距離を同距離にすることができ、メモリセルアレイ１７の読み出し時間を最短にすることができる。しかも、入出力制御回路２０から、アドレスデコーダ１８、及び出力マルチプレクサ１９までの配線距離についても、同距離にすることができるため、メモリセルアレイ１７からの読み出し時間を最短にすることができる。 （もっと読む）

【課題】非ヒステリシストランジスタとヒステリシストランジスタとを混載する場合において、欠陥や不純物混入リスクの少ない良好な基板界面を保ったまま、同一材料の絶縁膜を用いて、ヒステリシストランジスタと非ヒステリシストランジスタとを同一基板上に混載することができる絶縁ゲート型半導体装置の製造方法を提供する。
【解決手段】第１及び第２のトランジスタ形成領域上に第１のトランジスタにヒステリシス特性を与える絶縁膜１を形成し、これを第１のトランジスタのゲート絶縁１膜とする工程、及び、第２のトランジスタ形成領域上の絶縁膜１を部分的にエッチング除去することにより、第２のトランジスタにヒステリシス特性を与えない絶縁膜とし、これを第２のトランジスタのゲート絶縁膜とする工程を含む。 （もっと読む）

半導体装置を製作する方法が、基板上に少なくとも１つの層を形成することと、少なくとも１つの層の上に画像形成性材料よりなる少なくとも２つの離間されたフィーチャを形成することと、少なくとも２つのフィーチャ上に側壁スペーサを形成することと、第１のフィーチャ上の第１の側壁スペーサと第２のフィーチャ上の第２の側壁スペーサとの間の空間をフィラーフィーチャで充填することと、を含む。この方法はまた、第１のフィーチャ、フィラーフィーチャおよび第２のフィーチャを互いに離間した状態で残すように、側壁スペーサを選択的に除去することと、第１のフィーチャ、フィラーフィーチャおよび第２のフィーチャをマスクとして使用して少なくとも１つの層をエッチングすることと、を含む。
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【課題】エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１の表面上部に配設された層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数のビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる側壁絶縁膜３７を有する複数の第２配線３３とを備える。 （もっと読む）