【課題】ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を提供すること。
【解決手段】制御ゲート（ＷＬ）は、インターゲート絶縁膜に接する第１の導電膜と、この第１の導電膜に電気的に接続される第２の導電膜と、を含む。第１スタックゲート構造と第２スタックゲート構造との間を絶縁する層間絶縁膜は、浮遊ゲート（ＦＧ）間、及び制御ゲート（ＷＬ）の一部分間を絶縁する第１の絶縁膜と、制御ゲート（ＷＬ）の他部分間を絶縁する第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜との間に設けられ、第１、第２の絶縁膜に対してエッチング選択比をとれる第３の絶縁膜と、を含む。 （もっと読む）

パスゲートトランジスタのための向上されたオン−オフ変化を有する集積回路が、提供される。該集積回路は、コアトランジスタとパスゲートトランジスタとを含むコア領域を含む。コアトランジスタは、第１の厚さと関連付けられたゲート酸化膜を有し、パストランジスタは、第１の厚さよりも小さな厚さと関連付けられたゲート酸化膜を有する。一実施形態において、パスゲートトランジスタのゲート酸化膜のために用いられる材料は、４より大きな誘電率を有し、一方で、コアトランジスタのゲート酸化膜のために用いられる材料は、４以下の誘電率を有する。集積回路を製造するための方法も、提供される。
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【課題】メモリセルアレイの微細化、及び高集積化を進展させ易い半導体メモリを含む半導体集積回路装置を提供すること
【解決手段】セルウェル３５と、セルウェル３５上に形成され、メモリセルエリア１１、及びセルウェルコンタクトエリア１３を有するメモリセルアレイ３と、メモリセルエリア１１に配置された第１配線体（BL、WL、SGD、SGS）と、セルウェルコンタクトエリア１３に配置された第２配線体（CPWELL、WL、SGD、SGS）と、を備える。そして、第１配線体のレイアウトパターンと、第２配線体のレイアウトパターンとを同じとする。 （もっと読む）

【課題】０.３μｍ未満の幅を有する素子分離領域によって電気的に分離された電界効果トランジスタの信頼性を向上させることのできる技術を提供する。
【解決手段】マスクＲＯＭ領域のゲート長方向に隣接する電界効果トランジスタを電気的に分離する素子分離領域を、その電界効果トランジスタのゲート電極と同時に形成されるフィールドプレート分離によって構成する。これにより、素子分離領域の分離幅を０.３μｍ未満と相対的に狭くした場合でも、素子分離領域に挟まれた活性領域ＡＣＴに発生する応力を相対的に小さくすることができるので、応力を起因とする結晶欠陥の発生が緩和または抑制できて、電界効果トランジスタのソースとドレインとの間に所望しないリーク電流が具合を低減することができる。 （もっと読む）

本発明は、制御ゲート電位のノードと、ドレイン、ソース、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラム可能なノードに接続されると共に、第２のプログラム可能なノードに接続されたドレイン、第１のフローティングゲートフラッシュメモリトランジスタのフローティングゲートに接続されたフローティングゲート、制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを有するプログラム可能な相互接続セル切り替え回路構造を備え、それによって、第１のフローティングゲートフラッシュメモリトランジスタのソースまたはドレインが、プログラム動作の間、セルの外でアースに接続されることを必要とする。
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【課題】一つの選択トランジスタ及び８の倍数から構成された相変化可変抵抗素子から形成されたメモリセルを備える半導体メモリ装置の構造と、そのプログラミング方法とを提供する。
【解決手段】相変化メモリセルは、それぞれ、一端が対応するビットラインに連結され、他端が共通で選択トランジスタのドレインに連結され、８の倍数から構成された複数の相変化可変抵抗素子と、ゲートが対応するワードラインに連結され、ソースが基準電圧に連結された選択トランジスタと、を備える複数の相変化メモリセルを備える半導体メモリ装置である。これにより、半導体メモリ装置は、一つのメモリセルが８の倍数個の相変化可変抵抗素子を備えることにより、半導体装置の集積度を高めうる。 （もっと読む）

フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）の集積回路（「ＩＣ」）デバイスのコンフィギュレーション・メモリセル（「ＣＲＡＭ」）は、シングルイベントアップセット（「ＳＥＵ」）に対する増加された抵抗力を与えられる。ＣＲＡＭの入力ノードのゲート構造の一部分は、そのゲート構造の残りの部分の名目上のサイズに対して、サイズが増加される。拡大されたゲート構造の部位はＩＣのＮウェル領域に容量的に近くに配置され、別の部位はＩＣのＰウェル領域に容量的に近くに配置される。この配置は、その入力ノードのロジックレベルに関係なく、その入力ノードに、ＳＥＵに抵抗するための増加された静電容量を与える。本発明はまた、ＳＥＵへの抵抗力を増加させることが所望される任意のタイプのメモリセルの任意のノードに対しても応用可能である。
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