【課題】スタンバイモードにおける集積回路のリーケージ電流を制限する小型かつ容易に集積できる電流制限回路を実現する。
【解決手段】電流制限回路７０はスタンバイモードで動作する間に携帯用無線装置１０のメモリ回路２４のリーケージ電流を制御する。第１の半導体ウエル６４が第２の半導体ウエル６６に配置されたメモリ回路２４を隔離する。スタンバイモードにおいて、電流制限回路は非導通モードに切り替えられ第２の半導体ウエル６４と第１の半導体ウエル６６で形成されるダイオードおよび基板６２と第２の半導体ウエル６４で形成されるダイオードのリーケージ電流を制限する。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置の歩留まりを向上させることの可能な半導体装置の製造方法および方法により得られた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、不揮発性メモリ形成領域のドレイン形成領域側において、ダミーゲート１６に対向しない第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅が、ソース形成領域側において、第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅Ｘよりも長い第２サイドウォール４３を得る工程を含む。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】配線層を多層化することなく、第３配線層がユニットセルや基本セルの配線に使用できない領域にゲートアレイを配置して、該領域を有効利用することできる半導体記憶装置を提供する。
【解決手段】積層された３つの配線層を有する半導体記憶装置であって、メモリアレイ領域を第１配線層、第２配線層、及び第３配線層を複数のメモリセルの配線に用いることが可能な領域に形成し、第１配線層、第２配線層、及び第３配線層を複数の基本セルの配線に用いることが可能な領域に第１のゲートアレイ領域を形成し、第１及び第２配線層の２つの配線層を複数のユニットセルの配線に用いることが可能な領域に第２のゲートアレイ領域を形成すると共に、第２のゲートアレイ領域の複数の基本セルを、第３配線層を用いて配設すべき配線を第１配線層を用いて配設するために必要な間隔を隔てて配列する。 （もっと読む）

【課題】標準ロジックのＣＭＯＳプロセスで不揮発性メモリを実現し、キャパシタをコンパクトに配置して面積を最小限にする、不揮発性半導体メモリ素子を提供する。
【解決手段】第１トランジスタＴ１および第２トランジスタＴ２を形成するトランジスタ形成部３０を上下方向（縦方向）に配置し、このトランジスタ形成部の左側に、メタル配線（ビット線）１２を配置し、また、第１トランジスタのゲートのポリシリコン層８と、第２トランジスタのソースに接続されるメタル配線１３とを左右方向（横方向）に配置する。またトランジスタ形成部３０の左側にｎ型ウェル２を配置し、このｎ型ウェル２の表面と第２トランジスタの第２のゲート領域部（符号４で示す領域）とに対向するようにフローティングゲート９を左右方向に配置し、このフローティングゲート９に電位を付与するコントロールゲート配線１９も左右方向に配置する。 （もっと読む）

【課題】高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。
【解決手段】複数のメモリセルは、接続領域４１１、第１の方向に延びる導電ビット線４０１０、第２の方向に延びる導電ワード線６０３０、および導電制御線６０１０，６０２０と共に２つの方向に２次元で配置されている。接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。接続領域４１１は、処理を経済的にするために逆導電型領域４０１と同じ処理ステップで形成する。 （もっと読む）

【課題】パッド数の増加によるチップ面積の拡大を抑え、更にプローブカードの共用化により、安価なメモリマクロ混載型半導体集積回路を提供する。
【解決手段】メモリマクロ（ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、フラッシュメモリなど）混載型半導体集積回路において、メモリマクロ２上にメモリマクロ検査専用パッド５を配置することによって、通常パッド４の増加を抑え、チップ面積の拡大を抑える。更に、メモリマクロ２上に配置したパッド５の配置位置を同一メモリマクロで固定することにより、メモリマクロを搭載した複数のメモリマクロ混載型半導体集積回路のプローブ検査で用いる１個測定用プローブカードを共用し、安価な検査コストを実現する。 （もっと読む）

【課題】新たなレイアウトパターンを作成せずにＮＭＯＳの駆動力を向上することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、半導体基板１００と、第１の導電型の第１の半導体素子が設けられる半導体基板１００に形成される第１の半導体素子領域と、第２の導電型の第２の半導体素子が設けられる半導体基板１００に形成される第２の半導体素子領域と、第１の半導体素子領域と第２の半導体素子領域とを分離する素子分離領域１２０とを備え、第１の半導体素子領域は、第１の半導体素子領域に隣接する素子分離領域１２０より高い位置に形成され、素子分離領域１２０の表面からの第１の半導体素子領域の表面までの距離が、第１の半導体素子領域の上面視における幅以下である。 （もっと読む）

【課題】従来のメモリセルよりも小型かつ長寿命なメモリセルのデザインを提供する。
【解決手段】メモリデバイス用メモリセル構造は、フローティングゲートノードＦＧを有したリードトランジスタ１２０と、第１プログラミング端子１６０を有したトンネリングコンデンサ１３０と、第２プログラミング端子１５０を有したカップリングコンデンサスタック２００とを具備する。トンネリングコンデンサ１３０及びカップリングコンデンサスタック２００は、ＦＧに接続されている。カップリングコンデンサスタック２００は、ＦＧと第２プログラミング端子１５０との間に直列に接続された少なくとも２つのカップリングコンデンサから成り、トンネリングコンデンサ１３０よりも大きい静電容量を有する。 （もっと読む）

ゲート端子（１２）を備える少なくとも１個のゲート（Ｇ）と、ソース端子（１４）を備える少なくとも１個のソース（Ｓ）と、ドレイン端子（１６）を備える少なくとも１個のドレイン（Ｄ）と、基板端子（１８）を備える少なくとも１個の基板（１０）とを備える、プログラマブルアンチヒューズトランジスタ（１００）、特に、ＮチャネルＭＯＳトランジスタ、及び少なくとも１個のそのようなアンチヒューズトランジスタ（１００）をプログラムする方法を、能動回路／回路素子をアンチヒューズから著しく離れた場所に位置させる必要がなく、従って、処理ステップを全く追加せずに必要とする面積を最小化するように、更に改良するために、前記ソース端子（１４）と前記基板端子（１８）との間の電位差レベルが約０．５ボルト以下、特に、約０．３ボルト以下であり、ドレイン端子（１６）とソース端子（１４）とが異なる電位に置かれ、そしてドレイン−ソース電圧及び／又はゲート−ソース電圧を調節することによって、ソース（Ｓ）とドレイン（Ｄ）との間に荷電キャリアのフローを生じさせ、ソース（Ｓ）とドレイン（Ｄ）との間で半導体材料（２０）を加熱して局所的に融解し、ソース（Ｓ）とドレイン（Ｄ）との間に少なくとも１個の固定伝導チャネルを形成することが提案される。
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【課題】メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供する。
【解決手段】半導体基板１と、半導体基板１上の絶縁層１９と、絶縁層１９内の複数のコンタクトプラグ１６，６６と、絶縁層３０と、絶縁層３０内に設けられた、キャパシタ８２、複数のコンタクトプラグ２５，７５、バリアメタル層２７，８７及び銅配線２９，８８とを備えている。半導体基板１の上面内のソース・ドレイン領域９は銅配線２９に電気的に接続されている。また、半導体基板１の上面内のソース・ドレイン領域５９の一方は銅配線８８に電気的に接続されている。そして、ソース・ドレイン領域５９の他方はキャパシタ８２に電気的に接続されている。 （もっと読む）

ＭＯＳフューズ（２００）の少なくとも１つのＭＯＳパラメータが、少なくとも１つのＭＯＳパラメータ基準値を与えるために特徴付けられる。そして、ＭＯＳフューズ（２００）は、フューズ端子（２０４，２０６）にプログラミング信号が印加されることによってプログラミング電流がフューズリンク（２０２）を流れることにより、プログラムされる。フューズ抵抗は、第１の論理値と関連する測定されたフューズ抵抗を与えるために測定される。プログラムされたＭＯＳフューズのＭＯＳパラメータは、測定されたＭＯＳパラメータ値を与えるために測定される。測定されたＭＯＳパラメータ値は、ＭＯＳフューズの第２の論理値を決定するために基準ＭＯＳパラメータ値と比較され、その比較に基づいてビット値が出力される。
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【課題】embedded DRAMに対して、ロジック回路に用いるＣＭＯＳトランジスタのゲート電極上およびソース／ドレイン領域をコバルトシリサイド化することができる半導体装置の製造方法を提供する。
【解決手段】少なくともメモリセル領域を除く領域のソース／ドレイン領域7a、7b上に形成されたＵＳＧ９と、ゲート電極4上に形成されたＵＳＧ９及びシリコン酸化膜5を除去する。ＵＳＧ９は、耐コバルトシリサイド化反応膜として作用する。コバルトをスパッタ法によりウエハ全面に成膜してランプアニール等の熱処理を行うことにより、ＵＳＧに覆われていない領域のロジック回路領域のトランジスタのソース／ドレイン領域７ａ、７ｂとゲート電極４上にコバルトシリサイド膜１１を形成することにより、ロジック回路の高性能化及び高集積化が可能となる。 （もっと読む）

【課題】不揮発性メモリを混載したロジック半導体装置に関し、周辺トランジスタのゲート絶縁膜の絶縁耐圧低下を防止しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板に活性領域を画定する素子分離領域を形成する工程と、第１の絶縁膜を形成する工程と、第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜を形成する工程と、少なくとも活性領域と素子分離領域との境界を含む領域に形成された第２の絶縁膜を、フルオロカーボン系のエッチングガスを用いたドライエッチングにより除去する工程と、酸素を含む雰囲気に曝すことにより、ドライエッチングの際に第１の絶縁膜上に付着したフルオロカーボン膜を除去する工程と、第１の絶縁膜をウェットエッチングにより除去する工程とを有する。 （もっと読む）

方法は、電子サブアセンブリの形成について、調整可能な閾値電圧を有する少なくとも１つの第１のトランジスタ（１１０）を担持する半導体層（１０３）が絶縁層（１０２、１０５）に接合される組み立てステップと、半導体層および第１のトラッピングゾーンが容量結合されるように、第１のトラッピングゾーン（２２０）が所定の第１の深さで絶縁層に形成される形成ステップであって、前記第１のトラッピングゾーンが、前記第１のトランジスタのチャネルの少なくとも下に延び、かつ前記第１のトラッピングゾーンの外側のトラップの密度より高い密度のトラップを有する形成ステップとを含み、前記第１のトランジスタからの有用な情報はこのトランジスタ内の電荷移動である。具体的な実施形態において、第２のトランジスタのチャネルの少なくとも下に延びる第２のトラッピングゾーンが、第１のトラッピングゾーンに使用されるのとは異なるエネルギーおよび／または用量および／または原子の第２の注入によって形成される。
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【課題】スタック構造のゲート電極をドライエッチングによりパターニングする際に、エッチングの終点を確実に検出し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１６上のメモリセルアレイ領域１２に形成された複数のフラッシュメモリセル３４であって、半導体基板１６上にトンネル絶縁膜２０を介して形成されたフローティングゲート２２_Ｒと、フローティングゲート２２_Ｒ上にＯＮＯ膜２４を介して形成されたコントロールゲート２６_Ｒとをそれぞれ有する複数のフラッシュメモリセル３４と、半導体基板１６上のパッド領域１４に形成された複数のダミーセル３８であって、半導体基板１６上にトンネル絶縁膜２０を介して形成され、フローティングゲート２２_Ｄと、フローティングゲート２２_Ｄ上にＯＮＯ膜２４を介して形成されたコントロールゲート２６_Ｄとをそれぞれ有する複数のダミーセル３８とを有している。 （もっと読む）

【課題】集積回路を構成するＭＩＳＦＥＴの処理速度の向上とリーク電流の低減を両立させ、かつ、半導体装置の小型化を達成することができる技術を提供する。
【解決手段】単体のＭＩＳＦＥＴから構成される回路素子に代えて、しきい値電圧の異なる複数のＭＩＳＦＥＴからなる同一ノードトランジスタから回路素子を構成する。例えば、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂを並列接続しかつ、それぞれのゲート電極Ｇを電気的に接続する。このとき、例えば、ｎチャネル型ＭＩＳＦＥＴ１ａを高ＶｔｈＭＩＳＦＥＴから構成し、ｎチャネル型ＭＩＳＦＥＴ１ｂを低ＶｔｈＭＩＳＦＥＴから構成する。 （もっと読む）

【課題】不揮発性メモリと画素ＴＦＴが同一基板上に併設されており、かつ高信頼性とされた液晶装置を提供する。
【解決手段】本発明の電気光学装置は、画素部と、これを駆動させる駆動回路と、不揮発性メモリと、を備えた電気光学装置である。画素部及び前記駆動回路の少なくとも一方におけるスイッチング素子は、不揮発性メモリとともに基板１０Ａ上に形成されている。スイッチング素子のゲート絶縁膜は、第１絶縁膜３５と第２絶縁膜３６と第３絶縁膜３８との積層構造からなっており、不揮発性メモリは、第２絶縁膜３６を介して半導体層３３上に設けられたフローティングゲート電極３７と、第３絶縁膜３８を介してフローティングゲート電極３７上に設けられたコントロールゲート電極３９Ａと、を有するメモリセル１１０ａを備えている。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の
端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

【課題】回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロを提供すること。
【解決手段】コンパイラブルメモリマクロ１は、最低限必要な複数の基本的機能を提供する一般ブロックＡ〜Ｅと、一般ブロックＡ〜Ｅの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックであるＶＳＳレベル昇圧回路１４とを備える。一般ブロックＡ〜Ｅは、予め決められた配置規則に従って配置されている。ＶＳＳレベル昇圧回路１４は、配置規則に従って一般ブロックＡ〜Ｅが配置された際に生じるデッドスペースＤＳに、配置されている。 （もっと読む）