電気光学装置、電子機器、電気光学装置の製造方法
【課題】不揮発性メモリと画素ＴＦＴが同一基板上に併設されており、かつ高信頼性とされた液晶装置を提供する。
【解決手段】本発明の電気光学装置は、画素部と、これを駆動させる駆動回路と、不揮発性メモリと、を備えた電気光学装置である。画素部及び前記駆動回路の少なくとも一方におけるスイッチング素子は、不揮発性メモリとともに基板１０Ａ上に形成されている。スイッチング素子のゲート絶縁膜は、第１絶縁膜３５と第２絶縁膜３６と第３絶縁膜３８との積層構造からなっており、不揮発性メモリは、第２絶縁膜３６を介して半導体層３３上に設けられたフローティングゲート電極３７と、第３絶縁膜３８を介してフローティングゲート電極３７上に設けられたコントロールゲート電極３９Ａと、を有するメモリセル１１０ａを備えている。
【解決手段】本発明の電気光学装置は、画素部と、これを駆動させる駆動回路と、不揮発性メモリと、を備えた電気光学装置である。画素部及び前記駆動回路の少なくとも一方におけるスイッチング素子は、不揮発性メモリとともに基板１０Ａ上に形成されている。スイッチング素子のゲート絶縁膜は、第１絶縁膜３５と第２絶縁膜３６と第３絶縁膜３８との積層構造からなっており、不揮発性メモリは、第２絶縁膜３６を介して半導体層３３上に設けられたフローティングゲート電極３７と、第３絶縁膜３８を介してフローティングゲート電極３７上に設けられたコントロールゲート電極３９Ａと、を有するメモリセル１１０ａを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、電子機器、電気光学装置の製造方法に関する。
【背景技術】
【０００２】
一般に、液晶装置等の電気光学装置は、マトリクス状に配置され薄膜トランジスタ（ＴＦＴ）を有する画素部と、画素部を駆動する走査線駆動回路やデータ線駆動回路等の駆動回路と、を備えている。近年では、電気光学装置の多機能化、高機能化に伴い、電気光学装置に記憶装置としてのメモリが搭載されるようになってきている。このようなメモリとして、電気的なデータの読出し、書込み、及び消去が可能な不揮発性メモリ、例えばＥＥＰＲＯＭがある。
【０００３】
ＥＥＰＲＯＭは、半導体層上にトンネル絶縁膜を介して設けられたフローティングゲート電極と、フローティングゲート電極を覆って設けられた絶縁膜と、この絶縁膜上に設けられたコントロールゲートと、を有するメモリセルを複数備えている。フローティングゲート電極に電圧が印加されると、トンネル絶縁膜中を電流が流れることで、フローティングゲート電極に電荷（データ）が注入（書込み）、あるいはフローティングゲート電極から電荷（データ）が放出（消去）される。また、フローティングゲート電極の電荷状態を検出することにより、データを読出すことが可能となっている。
【０００４】
従来、メモリは電気光学パネルに外付けされており、メモリが搭載された電気光学装置の十分な小型化を図ることができなかった。そこで、ＳＯＩ技術を用いてＴＦＴを形成することにより、同一基板内に、画素部、駆動回路、及びメモリを形成し、装置の小型化を図った技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００１−３２６２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、トンネル絶縁膜は、この膜中に電流が良好に流れるように、通常のゲート絶縁膜よりも薄くする必要がある。しかしながら、特許文献１に開示された製造方法では、メモリセルを構成するトンネル絶縁膜と画素部のＴＦＴを構成するゲート絶縁膜とが同一の工程で形成されるため、その膜厚が等しくなる。そのため、画素部のＴＦＴにおいてもゲート絶縁膜を透過するトンネル電流が流れる不具合、あるいはメモリセルにおいてはトンネル絶縁膜にトンネル電流が流れない不具合が生じてしまう。このような不具合により動作不良が生じるおそれがあり、信頼性のあるものを得ることができなかった。
【０００６】
本発明は、前記事情に鑑みてなされたものであって、電気光学装置を構成する基板上に画素部のＴＦＴと不揮発性メモリとを効率よく混載することができ、かつ高信頼性の電気光学装置が得られる製造方法を提供することを目的の一つとする。また、これにより得られた良好に動作可能な電気光学装置を提供することを目的の一つとする、また、これを備えた良好な電子機器を提供することを目的の一つとする。
【課題を解決するための手段】
【０００７】
本発明の電気光学装置の製造方法は、画素部と、該画素部を駆動する駆動回路と、不揮発性メモリと、を同一基板上に備えた電気光学装置の製造方法であって、基板上に半導体膜を形成する工程と、前記半導体膜をパターニングし、前記不揮発性メモリを構成する第１半導体層を形成するとともに、前記画素部及び前記駆動回路の少なくとも一方のスイッチング素子を構成する第２半導体層を形成する工程と、前記第１半導体層及び前記第２半導体層を覆う第１絶縁膜を形成する工程と、前記第１半導体層におけるチャネル部上の第１絶縁膜を除去して、該チャネル部を露出させる開口部を形成する工程と、前記開口部の内側に露出した第１半導体層、及び前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、前記チャネル部上の第２絶縁膜を覆うフローティングゲート電極を形成する工程と、前記フローティングゲート電極上、及び前記第２絶縁膜上を覆う第３絶縁膜を形成する工程と、前記チャネル部上の第３絶縁膜を覆うコントロールゲート電極を形成するとともに、前記第２半導体層上の第３絶縁膜を覆うゲート電極を形成するゲート電極形成工程と、を有することを特徴とする。
【０００８】
このようにすれば、第１半導体層上に、第２絶縁膜（トンネル絶縁膜）、フローティングゲート電極、第３絶縁膜、コントロールゲート絶縁膜が順に形成され、これらからなる不揮発性メモリを形成することができる。また、第２半導体層上には、第１絶縁膜、第２絶縁膜、第３絶縁膜、ゲート電極が順に形成され、第１〜３絶縁膜をゲート絶縁膜とする薄膜トランジスタ（ＴＦＴ）、すなわち画素部や駆動回路のスイッチング素子を形成することができる。不揮発性メモリのトンネル絶縁膜は、スイッチング素子のゲート絶縁膜よりも薄く形成されるので、使用時においてゲート絶縁膜中には電流が流れないように、かつトンネル絶縁膜中には電流が流れるようにすることができ、不揮発性メモリとスイッチング素子とをともに良好に機能させることができる。本発明によれば、このような高信頼性の電気光学装置を製造することができるようになる。
【０００９】
また、第１、２半導体層を形成する工程や、第１〜第３絶縁膜を形成する工程、コントロールゲート電極及びゲート電極を形成する工程は、不揮発性メモリ側とスイッチング素子側とで共通して行うので、不揮発性メモリとスイッチング素子とを独立して形成する場合よりも、プロセスが格段に効率化される。これにより、同じ基板上に不揮発性メモリとスイッチング素子とが併設された電気光学装置を効率よく製造することができる。
【００１０】
また、前記第３絶縁膜を形成する工程では、前記第２絶縁膜の膜厚以上の厚さに第３絶縁膜を形成することが好ましい。
このようにすれば、使用時において第２絶縁膜中にトンネル電流が流れるように、かつ第３絶縁膜中を電流が流れないようにすることができる。これにより、フローティング電極に良好に電荷を注入させることができ、不揮発性メモリを良好に機能させることができる。本発明によれば、このような高信頼性の電気光学装置を製造することができるようになる。
【００１１】
前記フローティングゲート電極を形成する工程では、前記第２絶縁膜上において少なくとも前記開口部の内側全体を覆うフローティングゲート電極を形成することが好ましい。
通常、フローティングゲート電極は、その形成材料を成膜した後に、この材料膜をエッチング等によりパターニングして形成する。前記のように第２絶縁膜はトンネル絶縁膜として機能させるので薄くする必要があるが、前記材料膜をエッチングする際にその下地となる第２絶縁膜側がオーバーエッチされ、第２絶縁膜にサイドエッチ等を生じる場合がある。
前記第２絶縁膜上において少なくとも開口部の内側全体を覆うフローティングゲート電極を形成するようにすれば、例えば第１絶縁膜よりも薄い第２絶縁膜とした場合に、前記第１半導体層と当接する部分の第２絶縁膜は、開口部の側壁に沿う部分の第２絶縁膜により前記エッチングから保護される。これにより、第１半導体層と当接する部分の第２絶縁膜にサイドエッチ等を生じることが防止され、良好な第２絶縁膜となる。したがって、第１半導体層とフローティングゲート電極との間のリーク等が防止され、良好に機能する不揮発性メモリとすることができる。本発明によれば、このような電気光学装置を製造することができるようになる。
【００１２】
また、前記コントロールゲート電極を形成する工程では、前記第３絶縁膜上において少なくとも前記開口部の内側全体を覆うコントロールゲート電極を形成することが好ましい。
通常、コントロールゲート電極は、その形成材料を成膜した後に、この材料膜をエッチング等によりパターニングして形成する。ここで、コントロールゲート電極が開口部の内側を覆わない場合、コントロールゲートのエッチング時の最下層に第１絶縁膜が存在しないことになり、オーバーエッチングとなった場合には第１半導体層が露出してしまう場合がある。
前記第３絶縁膜上において少なくとも前記開口部の内側全体を覆うコントロールゲート電極を形成するようにすれば、例えばオーバーエッチングになった場合でも第１絶縁膜によりエッチングから保護される。これにより、第１半導体層が露出してしまうというようなことが防止される。したがって、第１半導体層とフローティングゲート電極との間のリーク等が防止され、良好に機能する不揮発性メモリとすることができる。本発明によれば、このような電気光学装置を製造することができるようになる。
【００１３】
また、前記コントロールゲート電極を形成する工程では、前記第３絶縁膜上において少なくとも前記フローティングゲート電極の上面全体を覆うコントロールゲート電極を形成することが好ましい。
通常、コントロールゲート電極は、その形成材料を成膜した後に、この材料膜をエッチング等によりパターニングして形成する。ここで、コントロールゲート電極をフローティングゲート電極よりも小さく形成した場合、コントロールゲートのエッチング時にフローティングゲートまでオーバーエッチングしてしまう場合があり、この場合、両ゲート間のカップリング容量が小さくなってしまう。前記第３絶縁膜上において少なくとも前記フローティングゲート電極の上面全体を覆うコントロールゲート電極を形成するようにすれば、例えばオーバーエッチングになった場合でも両ゲート間のカップリング容量が確保でき、良好に機能する不揮発性メモリとすることができる。本発明によれば、このような電気光学装置を製造することができるようになる。
【００１４】
また、前記基板上に形成したアモルファスシリコン膜を加熱して、前記アモルファスシリコン膜を結晶化することで得たポリシリコン膜を前記半導体膜として用いることが好ましい。
このようにすれば、例えば低温プロセスによる低温ポリシリコン膜が半導体層として形成されるので、安価で耐熱性の低いガラス等を基板として用いることが可能となり、基板材料の選択自由度が高くなるとともに低コスト化が図られる。
【００１５】
また、前記不揮発性メモリは選択トランジスタを有しており、前記ゲート電極形成工程では、前記画素部及び前記駆動回路の少なくとも一方のゲート電極を形成するとともに、前記選択トランジスタを構成するゲート電極を形成することが好ましい。
このようにすれば、選択トランジスタを備えた不揮発性メモリ（ＥＥＰＲＯＭ）を同一基板上に良好に形成することができる。
【００１６】
本発明の電気光学装置は、画素部と、該画素部を駆動させる駆動回路と、不揮発性メモリと、を備えた電気光学装置であって、前記画素部及び前記駆動回路の少なくとも一方におけるスイッチング素子は、前記不揮発性メモリとともに前記基板上に形成されてなり、前記スイッチング素子のゲート絶縁膜は、第１絶縁膜と第２絶縁膜と第３絶縁膜との積層構造からなっており、前記不揮発性メモリは、前記第２絶縁膜を介して半導体層上に設けられたフローティングゲート電極と、前記第３絶縁膜を介して前記フローティングゲート電極上に設けられたコントロールゲート電極と、を有するメモリセルを備えていることを特徴とする。
【００１７】
このようにすれば、画素部や駆動回路のスイッチング素子のゲート絶縁膜は、第１〜３絶縁膜との積層構造からなっており、その膜厚が不揮発性メモリのトンネル絶縁膜（第２絶縁膜）よりも厚くなる。したがって、ゲート絶縁膜とトンネル絶縁膜が同じ膜厚の場合にゲート絶縁膜中にトンネル電流が流れてしまう不具合、あるいはトンネル絶縁膜中にトンネル電流が流れない不具合等が防止され、前記スイッチング素子と不揮発性メモリとをともに良好に機能させることができる。よって、これらを備えた電気光学装置は、前記不具合に起因する動作不良が防止された高信頼性のものとなる。
【００１８】
また、前記第３絶縁膜の膜厚が、前記第２絶縁膜の膜厚以上となっていることが好ましい。
このようにすれば、第２絶縁膜中にトンネル電流が流れるように、かつ第３絶縁膜中を電流が流れないようにすることができる。これにより、良好にフローティングゲート電極に電荷を蓄積させることができ、良好に機能する不揮発性メモリとなる。
【００１９】
また、前記半導体層は、前記基板上に形成したアモルファスシリコン膜を低温プロセスにより結晶化させた低温ポリシリコン膜からなることが好ましい。
このようにすれば、例えば低温プロセスによる低温ポリシリコン膜が半導体層として形成できるので、安価で耐熱性の低いガラス等を前記基板として採用でき、基板材料の選択自由度が高まるとともに低コストの電気光学装置とすることができる。
【００２０】
本発明の電子機器は、前記の本発明の電気光学装置を備えていることを特徴とする。
このようにすれば、同一基板上に不揮発性メモリと、画素部や駆動回路のスイッチング素子とが形成されており、かつ不揮発性メモリとスイッチング素子とがともに高信頼性とされた電気光学装置を備えているので、高性能かつ高信頼性の電子機器となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。
【００２２】
（電気光学装置）
本実施形態の電気光学装置は、本発明を液晶装置に適用した例である。この液晶装置は、アクティブマトリクス方式の液晶パネルであって、ＴＦＴアレイ基板と対向基板との間に液晶層が挟持されている。ＴＦＴアレイ基板に設けられたスイッチング素子（ＴＦＴ素子）は、本発明の電気光学装置の製造方法により得られたものである。
【００２３】
図１は、本実施形態の液晶装置の構成を概略して示す平面図である。
本実施形態の液晶装置１は、図１に示すように、略長方形状のＴＦＴアレイ基板１０上には、略長方形状の対向基板２０が設けられている。対向基板２０は、その周縁部に沿って設けられたシール材５２により、ＴＦＴアレイ基板１０に固着されている。また、ＴＦＴアレイ基板１０と対向基板２０との間には、液晶層が封入されている。液晶層は、例えばシール材５２に設けられた液晶注入口５２ａからＴＦＴアレイ基板１０と対向基板２０との間に液晶材料が注入され、その後に封止材２５によって封止されたものである。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が設けられている。
【００２４】
シール材５２の外側の領域には、データ線駆動回路（駆動回路）２０１及び外部回路接続端子２０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路（駆動回路）１０４がこの一辺に隣接する一辺に沿って設けられている。また、データ線駆動回路２０１が設けられた側と反対のＴＦＴアレイ基板１０の周縁部に、メモリコントローラ回路１１２、ＳＲＡＭ１１３、及び不揮発性メモリ１１０が設けられている。なお、本実施形態においてメモリコントローラ回路１１２とは、ＳＲＡＭ１１３および不揮発性メモリ１１０に画像データを格納したり読み出したりという動作を制御するための制御回路である。ＳＲＡＭ１１３は高速なデータの書き込みを行うために設けられている。なお、ＳＲＡＭ１１３の代わりにＤＲＡＭを設けてもよく、また、高速な書き込みが可能な不揮発性メモリであれば、特にＳＲＡＭ１１３を設けなくてもよい。
【００２５】
シール材５２の内側には、シール材５２に並行して額縁としての遮光膜５３（周辺見切り）が設けられている。遮光膜５３に囲まれた領域には、複数の画素部Ｐがマトリックス状に配置されている。なお、フルカラー表示の電気光学装置にあっては、フルカラー表示の最小単位が複数の単色表示単位、例えば赤、青、緑からなっている場合がある。この場合に単色表示単位と対応する画素部がサブ画素と称される場合もある。すなわち、フルカラー表示の液晶装置である場合に、画素部Ｐはサブ画素と称される場合もある。
【００２６】
図２は、マトリクス状に形成された複数の画素部の等価回路図であり、本実施形態の画素部は、データ線と走査線とによって囲まれた部分である。図２に示すように、画素部には画素電極９、及び画素電極９をスイッチング制御するための画素ＴＦＴ３０が形成されている。画素ＴＦＴ３０のソースには、データ線駆動回路２０１からの画像信号を供給するデータ線６ａが電気的に接続され、画素ＴＦＴ３０のドレインには、画素電極９が電気的に接続されている。また、画素ＴＦＴ３０のゲート電極は、データ線６ａと直交して延びる走査線３ａに電気的に接続されている。画素電極９には、スイッチング素子である画素ＴＦＴ３０を一定期間だけオン状態とすることにより、データ線６ａから供給される画像信号が所定のタイミングで書き込まれる。画素電極９を介して液晶に書き込まれた所定レベルの画像信号は、対向基板２０に形成された共通電極（後述する）との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極９と共通電極との間に形成される液晶容量と並列に、蓄積容量７０が設けられている。具体的には、蓄積容量７０は、一端が走査線３ａと平行して延びる容量線３ｂに、他端が画素ＴＦＴ３０のドレイン及び画素電極９の間に接続されている。
【００２７】
本実施形態に係る液晶装置１は、画素ＴＦＴ３０及び不揮発性メモリ１１０がＴＦＴアレイ基板１０上に直接形成されており、画素ＴＦＴ３０及び不揮発性メモリ１１０は、本発明の製造方法を適用して、一括して形成されたものである。
【００２８】
（不揮発性メモリ）
図３（ａ）は、不揮発性メモリ１１０の等価回路を示す図であり、図３（ｂ）は、不揮発性メモリ１１０の構成を概略して示す断面図である。なお、不揮発性メモリ１１０は複数のメモリセルによって構成されているが、図３（ａ）には２つのメモリセルを図示しており、図３（ｂ）には一つのメモリセルを図示している。本実施形態では、不揮発性メモリ１１０として、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）を採用している。ＥＥＰＲＯＭでは、データの書込み、読出し、及び消去がメモリセルごとに可能である。
【００２９】
本実施形態の不揮発性メモリ１１０は、図３（ａ）に示すように、メモリセル１１０ａ、１１０ｂと、選択ＴＦＴ１１１ａ、１１１ｂとを備えて構成されており、メモリセル１１０ａ、１１０ｂのそれぞれに、選択ＴＦＴ１１１ａ、１１１ｂが直列に配置された回路構成となっている。ここでは、メモリセル１１０ａ、１１０ｂのそれぞれのドレイン側に、グランド線Ｇａ、Ｇｂが電気的に接続されており、選択ＴＦＴ１１１ａ、１１１ｂのそれぞれのソース側に、ビット線Ｂａ、Ｂｂが電気的に接続されている。また、メモリセル１１０ａ、１１０ｂのコントロールゲート電極は、ともにワード線Ｗに電気的に接続されており、選択ＴＦＴ１１１ａ、１１１ｂのゲート電極は、ともに選択線Ｖに電気的に接続されている。このような構成の不揮発性メモリはＮＯＲ型フル機能ＥＥＰＲＯＭと呼ばれている。なお、本実施形態では、メモリセル１１０ａ、１１０ｂおよび選択ＴＦＴ１１１ａ、１１１ｂがいずれもｎチャネル型ＴＦＴの場合について説明する。
【００３０】
図３（ｂ）に示すように、本実施形態のメモリセル１１０ａ及び選択ＴＦＴ１１１ａは、低温ポリシリコンからなる半導体層３３を共有しており、半導体層３３には、高濃度ｎ型不純物領域３３ａ、３３ｅ、３３ｆ、３３ｊ、及び低濃度ｎ型不純物領域３３ｂ、３３ｄ、３３ｇ、３３ｉが形成されている。
【００３１】
低濃度ｎ型不純物領域３３ｂ、３３ｄの間は、メモリセル１１０ａのチャネル部３３ｃとなっており、ここでは高濃度ｎ型不純物領域３３ｅ側がソース、高濃度ｎ型不純物領域３３ａ側がドレインとなっている。メモリセル１１０ａは、半導体層３３の一部である第１半導体層と、チャネル部３３ｃ上に順に設けられた第２絶縁膜３６、フローティングゲート電極３７、第３絶縁膜３８、及びコントロールゲート電極３９Ａを備えて構成されている。第２絶縁膜３６は、トンネル絶縁膜として機能するようになっている。第１半導体層は、チャネル部３３ｃ、低濃度ｎ型不純物領域３３ｂ、３３ｄ、及び高濃度ｎ型不純物領域３３ａ、３３ｅからなっている。
【００３２】
また、低濃度ｎ型不純物領域３３ｇ、３３ｉの間は、選択ＴＦＴ１１１ａのチャネル部３３ｈとなっており、ここでは高濃度ｎ型不純物領域３３ｊ側がソース、高濃度ｎ型不純物領域３３ｆ側がドレインとなっている。選択ＴＦＴ１１１ａは、半導体層３３の一部である第２半導体層と、チャネル部３３ｈ上に順に設けられた第１絶縁膜３５、第２絶縁膜３６、第３絶縁膜３８、及びゲート電極３９Ｂを備えて構成されている。第１絶縁膜３５、第２絶縁膜３６、及び第３絶縁膜３８からなる積層体は、選択ＴＦＴ１１１ａのゲート絶縁膜として機能するようになっている。第２半導体層は、チャネル部３３ｈ、低濃度ｎ型不純物領域３３ｇ、３３ｉ、高濃度ｎ型不純物領域３３ｆ、３３ｊからなっている。また、高濃度ｎ型不純物領域３３ｅ、３３ｆは一体に形成されており、メモリセル１１０ａと選択ＴＦＴ１１１ａとの接続部として機能するようになっている。
なお、前記画素ＴＦＴ３０は、選択ＴＦＴ１１１ａと同じプロセスで形成されたものであり、選択ＴＦＴ１１１ａと同様の構造となっている。
【００３３】
次に、本実施形態に係る液晶装置１の動作方法について、不揮発性メモリ１１０の動作方法を中心に説明する。
メモリセル１１０ａにデータの書込みを行う場合には、グランド線ＧａをＧＮＤ（０Ｖ）とするとともに、ビット線Ｂａ、ワード線Ｗ、および選択線Ｖにそれぞれ正の電圧（例えば２０Ｖ）を印加する。これにより、メモリセル１１０ａ及び選択ＴＦＴ１１１ａがオンとなり、チャネル部３３ｃ、３３ｈに電流が流れるとともに、インパクトイオン化によるホットエレクトロン（電荷）が、第２絶縁膜３６中を通ってフローティングゲート電極３７に蓄積される。ワード線Ｗに印加する電圧をあるしきい値よりも小さくすると、蓄積された電荷（データ）は、第２絶縁膜３６中を通ることができなくなり、フローティングゲート電極３７に保持される。
データの読出しを行う場合には、選択線Ｖに所定の電圧（例えば５Ｖ）を印加して選択ＴＦＴ１１１ａをオンとする。また、グランド線ＧａをＧＮＤとするとともに、ワード線Ｗに所定の電圧（例えば５Ｖ）を印加する。これにより、フローティングゲート電極３７の電荷の有無に応じて、メモリセル１１０ａのチャネル部３３ｃに電流が流れ、電荷（データ）を検知する（読出す）ことが可能となる。
【００３４】
データの消去を行う場合には、グランド線Ｇａ及びワード線ＷをＧＮＤとするとともに、選択線Ｖ及びビット線Ｂａに正の高電圧（例えば２０Ｖ）を印加する。これにより、フローティングゲート電極３７に蓄積された電荷（データ）は、第２絶縁膜３６中を通ってドレインに放出される。なお、同じ列の他のメモリセル１１０ｂについては、選択ＴＦＴ１１１ｂをオフとしておくことにより、データの消去が行われない。これにより、メモリセル１１０ａのデータのみを消去することが可能になっている。
なお、前記の動作において、非選択の選択線Ｖは全て０Ｖとすればよい。また、動作電圧の値は一例であって、その値に限られるわけではない。
【００３５】
図４は、液晶装置１の動作を説明するブロック図である。図４に示すように、液晶装置１は、画像信号、クロック信号もしくは同期信号等が、外部回路接続端子２０２に接続されたＦＰＣ（フレキシブルプリント基板）１１７を経由して入力されるようになっている。また、外部回路接続端子２０２は、図示略の配線によってメモリコントローラ回路１１２に電気的に接続されており、これにより画像信号、クロック信号もしくは同期信号等をメモリコントローラ回路１１２に入力することができる。例えばパソコン本体やテレビ受信アンテナ等の外部入力装置から送られてきた画像信号は、１フレーム毎にＳＲＡＭ１１３に格納（記憶）され、その画像信号はメモリコントローラ回路１１２によって順次画素部Ｐに入力され表示される。ＳＲＡＭ１１３には少なくとも画素部Ｐに表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、少なくとも画素数に６ビットを掛け合わせた容量のＳＲＡＭを必要とする。また、メモリコントローラ回路１１２により、必要に応じて、ＳＲＡＭ１１３に格納された画像信号を不揮発性メモリ１１０へ格納し、あるいは不揮発性メモリ１１０に格納された画像信号を画素ＴＦＴ３０に入力し、これによって画素電極９と対向電極との間に電圧を印加し、液晶層５０の液晶分子を配向させることにより、画像表示を行うことが可能となる。
【００３６】
なお、ＳＲＡＭ１１３および不揮発性メモリ１１０に格納する画像データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／ＤコンバータをＴＦＴアレイ基板１０上に形成することが望ましい。
【００３７】
以上のように本実施形態の液晶装置１は、画素部Ｐに表示された画像を常にＳＲＡＭ１１３に記憶させておくことができ、画像の一時停止を容易に行うことができる。また、ＳＲＡＭ１１３に記憶された画像信号を不揮発性メモリ１１０へ格納し、あるいは不揮発性メモリ１１０に記憶された画像信号を画素部Ｐへ入力することによって、例えば画像の録画や再生を容易に行うこともできる。
【００３８】
（液晶装置の製造方法）
次に、本発明の電気光学装置の製造方法の一実施形態を説明する。本実施形態は、本発明を液晶装置１の製造に適用した例である。なお、本実施形態に係る製造方法では、低温プロセスによって形成したポリシリコンを能動層として用い、前記ＴＦＴアレイ基板１０上に設けられた不揮発性メモリ１１０を構成するＴＦＴ（メモリセル、選択ＴＦＴ）及び画素部Ｐを構成する画素ＴＦＴ３０を同一基板上に形成する。
【００３９】
図５（ａ）〜（ｅ）、 図６（ａ）〜（ｅ）、図７（ａ）〜（ｄ）は、本実施形態の電気光学装置の製造方法を示す断面工程図である。なお、以下の説明に用いる図において、符号Ａ１は、メモリセル１１０ａが形成される領域に対応する部分、符号Ａ２は、メモリセル１１０ａに直列に接続される選択ＴＦＴ１１１ａが形成される領域に対応する部分、符号Ａ３は、画素ＴＦＴ３０が形成される領域に対応する部分、をそれぞれ示している。
【００４０】
電気光学装置の製造に先立ち、予めＴＦＴアレイ基板１０を構成する基板本体１０Ａとして、ガラス基板を用意し、これを硫酸洗浄しておく。
そして、図５（ａ）に示すように、基板本体１０Ａ上に下地保護膜３１と、ポリシリコン膜３２を順に形成する。具体的には、基板温度が約１５０℃から約４５０℃の温度条件下で、基板本体１０Ａの表面にプラズマＣＶＤ法によりシリコン酸化物（ＳｉＯ２）からなる下地保護膜３１を形成する。下地保護膜３１の原料ガスとしては、例えばＴＥＯＳ（テトラエトキシシラン）及び酸素含有の混合ガス、あるいはジシラン及びアンモニア含有の混合ガス等を用いることができる。次に、基板本体１０Ａを外気に曝すことなく、基板温度が約１５０℃から約４５０℃の温度条件下で、同じくプラズマＣＶＤ法により基板本体１０Ａの全面に厚さが５０ｎｍ〜７５ｎｍのアモルファスシリコン膜を形成する。アモルファスシリコン膜の原料ガスとしては、例えばジシランやモノシランを用いることができる。そして、アモルファスシリコン膜上に酸化シリコン膜を形成し、アモルファスシリコン膜にチャネルドープを行った後、ウエットエッチングにより前記酸化シリコン膜を剥離する。そして、アモルファスシリコン膜が形成された基板本体１０Ａをレーザーアニール装置のチャンバー内へ移し、アモルファスシリコン膜にレーザ光を照射する。これにより、アモルファスシリコン膜を結晶化することができ、結晶化した膜をポリシリコン膜３２とすることができる。
【００４１】
次に、図５（ｂ）に示すように、例えば公知のフォトリソグラフィ法及びエッチング技術等を用いてポリシリコン膜３２をパターニングし、半導体層３３、３４を形成する。半導体層３３は、後にメモリセル１１０ａ（図３（ｂ）参照）の第１半導体層、及び選択ＴＦＴ１１１ａの第２半導体層となる部分である。また、半導体層３４は、後に画素ＴＦＴ３０の第２半導体層となる部分である。
【００４２】
次に、図５（ｃ）に示すように、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法を用いて、半導体層３３、３４を覆ってシリコン酸化物からなる第１絶縁膜３５を基板本体１０Ａ上に形成する。そして、図５（ｄ）に示すように、後にメモリセル１１０ａのチャネル部３３ｃとなる部分の半導体層３３上の第１絶縁膜３５を、例えば公知のフォトリソグラフィ法及びエッチング技術等を用いて除去し、チャネル部３３ｃとなる部分を露出させる開口部３５ａを形成する。
【００４３】
次に、図５（ｅ）に示すように、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法を用いて、開口部３５ａの内側に露出した半導体層３３、及び半導体層３４上の第１絶縁膜３５を覆って、例えば基板１０Ａ上の略全面に第２絶縁膜３６を形成する。第２絶縁膜３６は、不揮発性メモリ１１０においてトンネル絶縁膜と機能させるので、膜中にトンネル電流を良好に流すことが可能な膜厚（例えば１０〜２０ｎｍ程度）とすることが好ましい。ここでは、シリコン酸化物からなり第１絶縁膜３５よりも薄い第２絶縁膜３６を形成する。
【００４４】
次に、図６（ａ）に示すように、前記チャネル部３３ｃとなる部分上の第２絶縁膜３６を覆うフローティングゲート電極３７を形成する。フローティングゲート電極の形成材料としては、アルミニウム（Ａｌ）タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）等の金属、窒化タンタル、窒化タングステン、窒化チタン膜等の前記金属の窒化物、Ｍｏ−Ｗ合金、Ｍｏ−Ｔａ合金等の前記金属の合金、タングステンシリサイド、チタンシリサイド等の前記金属のシリサイド等を用いることができる。また、フローティングゲート電極の形成方法としては、ＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法等により、第２絶縁膜３６上に前記したフローティングゲート形成材料を成膜し、この膜を公知のフォトリソグラフィ法及びエッチング技術等を用いてパターニングする方法が挙げられる。
【００４５】
本実施形態では、第２絶縁膜３６上にスパッタリング法でＡｌを成膜する。膜厚は、１００ｎｍ以下、特に５０ｎｍ程度とすることが好ましい。そして、フォトリソグラフィ法等用いて、開口部３５ａの内側全体を覆うとともに開口部３５ａの内側から外側に張り出したレジストパターンを形成する。そして、これをマスクとしＡｌ膜をエッチングしてフローティングゲート電極３７を形成する。開口部３５ａの内側全体を覆うようにすれば、Ａｌ膜がオーバーエッチされた場合に、半導体層３３に当接する部分の第２絶縁膜３６が、開口部３５ａの側壁に沿う部分の第２絶縁膜３６に保護されるので、ここにサイドエッチ等を生じることが防止される。さらに、開口部３５ａの外側に張り出してその周辺部も覆うようにすれば、前記側壁に沿う部分も、張り出したレジストパターンやその下地のＡｌ膜、第２絶縁膜３６により保護される。このようにして、半導体層３３に当接する部分は、エッチングされることが確実に防止され、良好に保持される。
なお、フローティングゲート電極は単層の導電膜で形成しても良く、複数層の導電膜を積層したもので形成しても良い。また、フローティングゲート形成材料を成膜する前に、ブラシによる洗浄（スクラブ洗浄）工程を設けてもよい。
【００４６】
次に、図６（ｂ）に示すように、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法を用いて、フローティングゲート電極３７、及び半導体層３４上の第２絶縁膜３６を覆って、例えば基板１０Ａ上の略全面に、シリコン酸化物からなる第３絶縁膜３８を形成する。これにより、フローティングゲート電極３７の非形成領域には、第１絶縁膜３５、第２絶縁膜３６、及び第３絶縁膜３８が積層される。第３絶縁膜３８の厚さとしては、第２絶縁膜３６と同じ、もしくはこれよりも厚くすることが好ましい。第１絶縁膜の厚さとしては、第１絶縁膜３５、第２絶縁膜３６、及び第３絶縁膜３８からなる積層体の厚さが７０〜８０ｎｍ程度となるようにすることが好ましい。例えば、第２絶縁膜３６を１０ｎｍ程度、第３絶縁膜３８を４０ｎｍ程度とした場合には、第１絶縁膜３５を２０〜３０ｎｍとすることが好ましい。
【００４７】
次に、図６（ｃ）に示すように、半導体層３３、３４に不純物を注入する。具体的には、フローティングゲート電極３７及び後述する工程により形成される画素ＴＦＴ３０のゲート電極よりも幅の広いレジストマスクＭ１を用い、ＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。そして、アッシングによりレジストマスクＭ１を剥離し、スクラブ洗浄（ブラシ洗浄）を行う。フローティングゲート電極３７の非形成領域には、半導体層３３、３４上に第１絶縁膜３５、第２絶縁膜３６、及び第３絶縁膜３８からなる積層体が形成されており、この領域において半導体層３３、３４は前記積層体の表面からの深さが均一になっている。そのため、この領域に一括して良好に不純物を注入することができる。
【００４８】
次に、図６（ｄ）に示すように、コントロールゲート電極３９Ａ、ゲート電極３９Ｂ、及びゲート電極３９Ｃを一括して形成する。具体的には、フローティングゲート電極３７上、及び第３絶縁膜３８上の全面にＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法等により、例えばＴｉＮとＡｌとＴｉとを順に成膜する。そして、この積層膜上に、公知のレジスト技術やフォトリソグラフィ法等を用いてレジストパターンを形成する。本実施形態では、前記積層膜上において、少なくともフローティングゲート電極３７の上面全体を覆うように前記レジストパターンを形成する。そして、このレジストパターンをマスクとし公知のエッチング技術等により、前記積層膜をエッチングしてこれをパターニングする。このようにすれば、前記積層膜がオーバーエッチングになった場合でも、フローティングゲート電極３７及びこの上の第３絶縁膜３８は、これら上の前記積層膜及びレジストパターンにより保護されるので、これらがエッチングされることがなくなる。これにより、フローティングゲート電極３７とコントロールゲート電極３９Ａとの間のカップリング容量を所定の値とすることができる。
【００４９】
次に、図６（ｅ）に示すように、半導体層３３、３４に不純物を再度注入する。具体的には、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープする。
【００５０】
次に、図７（ａ）に示すように、基板本体１０Ａ上方の全面を覆うカバー絶縁膜６１を形成した後、図示部分の外部において不純物を注入し周辺回路部等のＰチャンネル等を形成し、次いでカバー絶縁膜６１を覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる層間絶縁膜６２を形成する。層間絶縁膜６２の膜厚としては、５００〜１５００ｎｍとすることが好ましく、８００ｎｍ程度とすることがより好ましい。この後、ポリシリコン膜安定化のための水素化処理を行う（ダングリングボンド低減）。
【００５１】
次に、層間絶縁膜６２が形成された基板本体１０Ａにアニール処理等を行って、前記した２回の不純物注入による結晶欠陥を回復するとともに、注入された不純物を電気的に活性化する。これにより、図７（ｂ）に示すように、半導体層３３には、高濃度ｎ型不純物領域３３ａ、３３ｅ、３３ｆ、３３ｊ、及び低濃度ｎ型不純物領域３３ｂ、３３ｄ、３３ｇ、３３ｉが形成され、半導体層３４には、高濃度ｎ型不純物領域３３ｋ、３３ｏ、及び低濃度ｎ型不純物領域３３ｌ、３３ｎが形成される。低濃度ｎ型不純物領域３３ｂ、３３ｄの間は、メモリセル１１０ａのチャネル部３３ｃとなる部分であり、低濃度ｎ型不純物領域３３ｇ、３３ｉの間は、選択ＴＦＴ１１１ａのチャネル部３３ｆとなる部分である。また、低濃度ｎ型不純物領域３３ｌ、３３ｎの間は、画素ＴＦＴ３０のチャネル部３３ｍとなる部分である。
【００５２】
次に、図７（ｃ）に示すように、層間絶縁膜６２の所定位置にコンタクトホールを設け、このコンタクトホールを介して、選択ＴＦＴ１１１ａのソース領域となる高濃度ｎ型不純物領域３３ｊに接続するソース電極６３、及び画素ＴＦＴ３０のドレイン領域となるに高濃度ｎ型不純物領域３３ｋに接続するドレイン電極６４を形成する。なお、本実施形態では、基板本体１０Ａ上方の全面に、ＴｉＮ、Ａｌ、Ｔｉを順に成膜した後、この積層膜をパターニングしてソース電極６３及びドレイン電極６４を形成する。
【００５３】
次に、図７（ｄ）に示すように、ソース電極６３及びドレイン電極６４を覆うように例えばＣＶＤ法により、シリコン酸化物からなるパッシベーション膜６５を形成した後、パッシベーション膜６５を覆ってアクリルからなる平坦化膜６６を形成し、次いでパッシベーション膜６５及び平坦化膜６６を貫通してドレイン電極６４を露出するコンタクトホールをドライエッチングによって形成し、次いでこのコンタクトホールを介してドレイン電極６４に接続するＩＴＯからなる画素電極９を形成する。なお、画素ＴＦＴ３０を構成するその他の配線、前記不揮発性メモリを構成する、選択線、ビット線、ワード線等を製造する工程については従来と同様の手法によって形成できることから、その詳細な説明については省略する。
以上のようにして、同一基板上に、メモリセル１１０ａ及び選択ＴＦＴ１１１ａからなる不揮発性メモリ１１０と、画素ＴＦＴ３０と、が混載された液晶装置１が得られる。
【００５４】
本発明の液晶装置の製造方法にあっては、メモリセル１１０ａのトンネル絶縁膜（第２絶縁膜）３６が、選択ＴＦＴ１１１ａ及び画素ＴＦＴ３０ａのゲート絶縁膜（第１絶縁膜３５、第２絶縁膜３６、及び第３絶縁膜３８の積層体）よりも確実に薄く形成される。また、開口部３５ａの形成工程やフローティングゲート電極３７の形成工程以外のほとんどの製造工程を、画素ＴＦＴ３０や選択ＴＦＴ１１１ａと共通して行うことができるので、極めて効率よく液晶装置１を製造することができる。
これにより得られた液晶装置１は、メモリセル１１０ａのトンネル絶縁膜が選択ＴＦＴ１１１ａ及び画素ＴＦＴ３０ａのゲート絶縁膜よりも確実に薄くなっているので、不揮発性メモリ１１０及び画素ＴＦＴ３０を良好に機能させることできる。これにより、液晶装置１は、高性能とすることができかつ高信頼性のものとなっている。
【００５５】
（電子機器）
次に、本発明の電子機器について、携帯電話、投射型液晶表示装置（液晶プロジェクタ）を例に挙げて説明する。
図８は、携帯電話６００の全体構成を示す斜視図である。携帯電話６００は、筺体６０１、複数の操作ボタンが設けられた操作部６０２、画像や動画、文字等を表示する表示部６０３を有する。表示部６０３には、本発明に係る液晶装置１が搭載されている。電子機器（携帯電話）６００は、不揮発性メモリを有し信頼性の高い液晶装置１を備えているので、高信頼性かつ高性能のものとなっている。
【００５６】
図９は、投射型液晶表示装置（液晶プロジェクタ）の構成を示す模式図である。図９に示すように、投射型液晶表示装置１１００は、液晶装置１を含む液晶モジュール３個を、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いたプロジェクタとして構成されている。投射型液晶表示装置１１００では、メタルハライドランプなどの白色光源のランプユニット１１０２から光が出射されると、３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置１／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１２２、リレーレンズ１１２３、および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ１１１４を介してスクリーン１１２０などにカラー画像として投射される。このような投影型液晶表示装置１１００は、不揮発性メモリを有し信頼性の高い液晶装置１を備えているので、高信頼性かつ高性能のものとなっている。
【００５７】
なお、電子機器としては、前記携帯電話６００、投射型液晶表示装置１１００以外にも、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。
【図面の簡単な説明】
【００５８】
【図１】電気光学装置の一実施形態に係る液晶装置の概略構成平面図である。
【図２】マトリクス状に形成された複数の画素部の等価回路図である。
【図３】（ａ）、（ｂ）は不揮発性メモリの等価回路及び概略構成を示す図である。
【図４】液晶装置のブロック図である。
【図５】液晶装置の製造工程を示す図である。
【図６】図５に続く、液晶装置の製造工程を示す図である。
【図７】図６に続く、液晶装置の製造工程を示す図である。
【図８】携帯電話の概略構成を示す図である。
【図９】投射型液晶表示装置の概略構成を示す図である。
【符号の説明】
【００５９】
Ｐ・・・画素部、１・・・液晶装置（電気光学装置）、１０Ａ・・・基板本体（基板）、３０・・・画素ＴＦＴ（スイッチング素子）、３２・・・ポリシリコン膜、３３・・・半導体層、３４・・・半導体層、３５・・・第１絶縁膜、３６・・・第２絶縁膜、３７・・・フローティングゲート電極、３８・・・第３絶縁膜、３９Ａ・・・コントロールゲート電極、３９Ｂ、３９Ｃ・・・ゲート電極、１０４・・・走査線駆動回路（駆動回路）、１１０・・・不揮発性メモリ、１１０ａ、１１０ｂ・・・メモリセル、１１１ａ、１１１ｂ・・・選択ＴＦＴ（選択トランジスタ）、２０１・・・データ線駆動回路（駆動回路）、６００・・・携帯電話（電子機器）、１１００・・・投射型液晶表示装置（電子機器）
【技術分野】
【０００１】
本発明は、電気光学装置、電子機器、電気光学装置の製造方法に関する。
【背景技術】
【０００２】
一般に、液晶装置等の電気光学装置は、マトリクス状に配置され薄膜トランジスタ（ＴＦＴ）を有する画素部と、画素部を駆動する走査線駆動回路やデータ線駆動回路等の駆動回路と、を備えている。近年では、電気光学装置の多機能化、高機能化に伴い、電気光学装置に記憶装置としてのメモリが搭載されるようになってきている。このようなメモリとして、電気的なデータの読出し、書込み、及び消去が可能な不揮発性メモリ、例えばＥＥＰＲＯＭがある。
【０００３】
ＥＥＰＲＯＭは、半導体層上にトンネル絶縁膜を介して設けられたフローティングゲート電極と、フローティングゲート電極を覆って設けられた絶縁膜と、この絶縁膜上に設けられたコントロールゲートと、を有するメモリセルを複数備えている。フローティングゲート電極に電圧が印加されると、トンネル絶縁膜中を電流が流れることで、フローティングゲート電極に電荷（データ）が注入（書込み）、あるいはフローティングゲート電極から電荷（データ）が放出（消去）される。また、フローティングゲート電極の電荷状態を検出することにより、データを読出すことが可能となっている。
【０００４】
従来、メモリは電気光学パネルに外付けされており、メモリが搭載された電気光学装置の十分な小型化を図ることができなかった。そこで、ＳＯＩ技術を用いてＴＦＴを形成することにより、同一基板内に、画素部、駆動回路、及びメモリを形成し、装置の小型化を図った技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００１−３２６２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、トンネル絶縁膜は、この膜中に電流が良好に流れるように、通常のゲート絶縁膜よりも薄くする必要がある。しかしながら、特許文献１に開示された製造方法では、メモリセルを構成するトンネル絶縁膜と画素部のＴＦＴを構成するゲート絶縁膜とが同一の工程で形成されるため、その膜厚が等しくなる。そのため、画素部のＴＦＴにおいてもゲート絶縁膜を透過するトンネル電流が流れる不具合、あるいはメモリセルにおいてはトンネル絶縁膜にトンネル電流が流れない不具合が生じてしまう。このような不具合により動作不良が生じるおそれがあり、信頼性のあるものを得ることができなかった。
【０００６】
本発明は、前記事情に鑑みてなされたものであって、電気光学装置を構成する基板上に画素部のＴＦＴと不揮発性メモリとを効率よく混載することができ、かつ高信頼性の電気光学装置が得られる製造方法を提供することを目的の一つとする。また、これにより得られた良好に動作可能な電気光学装置を提供することを目的の一つとする、また、これを備えた良好な電子機器を提供することを目的の一つとする。
【課題を解決するための手段】
【０００７】
本発明の電気光学装置の製造方法は、画素部と、該画素部を駆動する駆動回路と、不揮発性メモリと、を同一基板上に備えた電気光学装置の製造方法であって、基板上に半導体膜を形成する工程と、前記半導体膜をパターニングし、前記不揮発性メモリを構成する第１半導体層を形成するとともに、前記画素部及び前記駆動回路の少なくとも一方のスイッチング素子を構成する第２半導体層を形成する工程と、前記第１半導体層及び前記第２半導体層を覆う第１絶縁膜を形成する工程と、前記第１半導体層におけるチャネル部上の第１絶縁膜を除去して、該チャネル部を露出させる開口部を形成する工程と、前記開口部の内側に露出した第１半導体層、及び前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、前記チャネル部上の第２絶縁膜を覆うフローティングゲート電極を形成する工程と、前記フローティングゲート電極上、及び前記第２絶縁膜上を覆う第３絶縁膜を形成する工程と、前記チャネル部上の第３絶縁膜を覆うコントロールゲート電極を形成するとともに、前記第２半導体層上の第３絶縁膜を覆うゲート電極を形成するゲート電極形成工程と、を有することを特徴とする。
【０００８】
このようにすれば、第１半導体層上に、第２絶縁膜（トンネル絶縁膜）、フローティングゲート電極、第３絶縁膜、コントロールゲート絶縁膜が順に形成され、これらからなる不揮発性メモリを形成することができる。また、第２半導体層上には、第１絶縁膜、第２絶縁膜、第３絶縁膜、ゲート電極が順に形成され、第１〜３絶縁膜をゲート絶縁膜とする薄膜トランジスタ（ＴＦＴ）、すなわち画素部や駆動回路のスイッチング素子を形成することができる。不揮発性メモリのトンネル絶縁膜は、スイッチング素子のゲート絶縁膜よりも薄く形成されるので、使用時においてゲート絶縁膜中には電流が流れないように、かつトンネル絶縁膜中には電流が流れるようにすることができ、不揮発性メモリとスイッチング素子とをともに良好に機能させることができる。本発明によれば、このような高信頼性の電気光学装置を製造することができるようになる。
【０００９】
また、第１、２半導体層を形成する工程や、第１〜第３絶縁膜を形成する工程、コントロールゲート電極及びゲート電極を形成する工程は、不揮発性メモリ側とスイッチング素子側とで共通して行うので、不揮発性メモリとスイッチング素子とを独立して形成する場合よりも、プロセスが格段に効率化される。これにより、同じ基板上に不揮発性メモリとスイッチング素子とが併設された電気光学装置を効率よく製造することができる。
【００１０】
また、前記第３絶縁膜を形成する工程では、前記第２絶縁膜の膜厚以上の厚さに第３絶縁膜を形成することが好ましい。
このようにすれば、使用時において第２絶縁膜中にトンネル電流が流れるように、かつ第３絶縁膜中を電流が流れないようにすることができる。これにより、フローティング電極に良好に電荷を注入させることができ、不揮発性メモリを良好に機能させることができる。本発明によれば、このような高信頼性の電気光学装置を製造することができるようになる。
【００１１】
前記フローティングゲート電極を形成する工程では、前記第２絶縁膜上において少なくとも前記開口部の内側全体を覆うフローティングゲート電極を形成することが好ましい。
通常、フローティングゲート電極は、その形成材料を成膜した後に、この材料膜をエッチング等によりパターニングして形成する。前記のように第２絶縁膜はトンネル絶縁膜として機能させるので薄くする必要があるが、前記材料膜をエッチングする際にその下地となる第２絶縁膜側がオーバーエッチされ、第２絶縁膜にサイドエッチ等を生じる場合がある。
前記第２絶縁膜上において少なくとも開口部の内側全体を覆うフローティングゲート電極を形成するようにすれば、例えば第１絶縁膜よりも薄い第２絶縁膜とした場合に、前記第１半導体層と当接する部分の第２絶縁膜は、開口部の側壁に沿う部分の第２絶縁膜により前記エッチングから保護される。これにより、第１半導体層と当接する部分の第２絶縁膜にサイドエッチ等を生じることが防止され、良好な第２絶縁膜となる。したがって、第１半導体層とフローティングゲート電極との間のリーク等が防止され、良好に機能する不揮発性メモリとすることができる。本発明によれば、このような電気光学装置を製造することができるようになる。
【００１２】
また、前記コントロールゲート電極を形成する工程では、前記第３絶縁膜上において少なくとも前記開口部の内側全体を覆うコントロールゲート電極を形成することが好ましい。
通常、コントロールゲート電極は、その形成材料を成膜した後に、この材料膜をエッチング等によりパターニングして形成する。ここで、コントロールゲート電極が開口部の内側を覆わない場合、コントロールゲートのエッチング時の最下層に第１絶縁膜が存在しないことになり、オーバーエッチングとなった場合には第１半導体層が露出してしまう場合がある。
前記第３絶縁膜上において少なくとも前記開口部の内側全体を覆うコントロールゲート電極を形成するようにすれば、例えばオーバーエッチングになった場合でも第１絶縁膜によりエッチングから保護される。これにより、第１半導体層が露出してしまうというようなことが防止される。したがって、第１半導体層とフローティングゲート電極との間のリーク等が防止され、良好に機能する不揮発性メモリとすることができる。本発明によれば、このような電気光学装置を製造することができるようになる。
【００１３】
また、前記コントロールゲート電極を形成する工程では、前記第３絶縁膜上において少なくとも前記フローティングゲート電極の上面全体を覆うコントロールゲート電極を形成することが好ましい。
通常、コントロールゲート電極は、その形成材料を成膜した後に、この材料膜をエッチング等によりパターニングして形成する。ここで、コントロールゲート電極をフローティングゲート電極よりも小さく形成した場合、コントロールゲートのエッチング時にフローティングゲートまでオーバーエッチングしてしまう場合があり、この場合、両ゲート間のカップリング容量が小さくなってしまう。前記第３絶縁膜上において少なくとも前記フローティングゲート電極の上面全体を覆うコントロールゲート電極を形成するようにすれば、例えばオーバーエッチングになった場合でも両ゲート間のカップリング容量が確保でき、良好に機能する不揮発性メモリとすることができる。本発明によれば、このような電気光学装置を製造することができるようになる。
【００１４】
また、前記基板上に形成したアモルファスシリコン膜を加熱して、前記アモルファスシリコン膜を結晶化することで得たポリシリコン膜を前記半導体膜として用いることが好ましい。
このようにすれば、例えば低温プロセスによる低温ポリシリコン膜が半導体層として形成されるので、安価で耐熱性の低いガラス等を基板として用いることが可能となり、基板材料の選択自由度が高くなるとともに低コスト化が図られる。
【００１５】
また、前記不揮発性メモリは選択トランジスタを有しており、前記ゲート電極形成工程では、前記画素部及び前記駆動回路の少なくとも一方のゲート電極を形成するとともに、前記選択トランジスタを構成するゲート電極を形成することが好ましい。
このようにすれば、選択トランジスタを備えた不揮発性メモリ（ＥＥＰＲＯＭ）を同一基板上に良好に形成することができる。
【００１６】
本発明の電気光学装置は、画素部と、該画素部を駆動させる駆動回路と、不揮発性メモリと、を備えた電気光学装置であって、前記画素部及び前記駆動回路の少なくとも一方におけるスイッチング素子は、前記不揮発性メモリとともに前記基板上に形成されてなり、前記スイッチング素子のゲート絶縁膜は、第１絶縁膜と第２絶縁膜と第３絶縁膜との積層構造からなっており、前記不揮発性メモリは、前記第２絶縁膜を介して半導体層上に設けられたフローティングゲート電極と、前記第３絶縁膜を介して前記フローティングゲート電極上に設けられたコントロールゲート電極と、を有するメモリセルを備えていることを特徴とする。
【００１７】
このようにすれば、画素部や駆動回路のスイッチング素子のゲート絶縁膜は、第１〜３絶縁膜との積層構造からなっており、その膜厚が不揮発性メモリのトンネル絶縁膜（第２絶縁膜）よりも厚くなる。したがって、ゲート絶縁膜とトンネル絶縁膜が同じ膜厚の場合にゲート絶縁膜中にトンネル電流が流れてしまう不具合、あるいはトンネル絶縁膜中にトンネル電流が流れない不具合等が防止され、前記スイッチング素子と不揮発性メモリとをともに良好に機能させることができる。よって、これらを備えた電気光学装置は、前記不具合に起因する動作不良が防止された高信頼性のものとなる。
【００１８】
また、前記第３絶縁膜の膜厚が、前記第２絶縁膜の膜厚以上となっていることが好ましい。
このようにすれば、第２絶縁膜中にトンネル電流が流れるように、かつ第３絶縁膜中を電流が流れないようにすることができる。これにより、良好にフローティングゲート電極に電荷を蓄積させることができ、良好に機能する不揮発性メモリとなる。
【００１９】
また、前記半導体層は、前記基板上に形成したアモルファスシリコン膜を低温プロセスにより結晶化させた低温ポリシリコン膜からなることが好ましい。
このようにすれば、例えば低温プロセスによる低温ポリシリコン膜が半導体層として形成できるので、安価で耐熱性の低いガラス等を前記基板として採用でき、基板材料の選択自由度が高まるとともに低コストの電気光学装置とすることができる。
【００２０】
本発明の電子機器は、前記の本発明の電気光学装置を備えていることを特徴とする。
このようにすれば、同一基板上に不揮発性メモリと、画素部や駆動回路のスイッチング素子とが形成されており、かつ不揮発性メモリとスイッチング素子とがともに高信頼性とされた電気光学装置を備えているので、高性能かつ高信頼性の電子機器となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。
【００２２】
（電気光学装置）
本実施形態の電気光学装置は、本発明を液晶装置に適用した例である。この液晶装置は、アクティブマトリクス方式の液晶パネルであって、ＴＦＴアレイ基板と対向基板との間に液晶層が挟持されている。ＴＦＴアレイ基板に設けられたスイッチング素子（ＴＦＴ素子）は、本発明の電気光学装置の製造方法により得られたものである。
【００２３】
図１は、本実施形態の液晶装置の構成を概略して示す平面図である。
本実施形態の液晶装置１は、図１に示すように、略長方形状のＴＦＴアレイ基板１０上には、略長方形状の対向基板２０が設けられている。対向基板２０は、その周縁部に沿って設けられたシール材５２により、ＴＦＴアレイ基板１０に固着されている。また、ＴＦＴアレイ基板１０と対向基板２０との間には、液晶層が封入されている。液晶層は、例えばシール材５２に設けられた液晶注入口５２ａからＴＦＴアレイ基板１０と対向基板２０との間に液晶材料が注入され、その後に封止材２５によって封止されたものである。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が設けられている。
【００２４】
シール材５２の外側の領域には、データ線駆動回路（駆動回路）２０１及び外部回路接続端子２０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路（駆動回路）１０４がこの一辺に隣接する一辺に沿って設けられている。また、データ線駆動回路２０１が設けられた側と反対のＴＦＴアレイ基板１０の周縁部に、メモリコントローラ回路１１２、ＳＲＡＭ１１３、及び不揮発性メモリ１１０が設けられている。なお、本実施形態においてメモリコントローラ回路１１２とは、ＳＲＡＭ１１３および不揮発性メモリ１１０に画像データを格納したり読み出したりという動作を制御するための制御回路である。ＳＲＡＭ１１３は高速なデータの書き込みを行うために設けられている。なお、ＳＲＡＭ１１３の代わりにＤＲＡＭを設けてもよく、また、高速な書き込みが可能な不揮発性メモリであれば、特にＳＲＡＭ１１３を設けなくてもよい。
【００２５】
シール材５２の内側には、シール材５２に並行して額縁としての遮光膜５３（周辺見切り）が設けられている。遮光膜５３に囲まれた領域には、複数の画素部Ｐがマトリックス状に配置されている。なお、フルカラー表示の電気光学装置にあっては、フルカラー表示の最小単位が複数の単色表示単位、例えば赤、青、緑からなっている場合がある。この場合に単色表示単位と対応する画素部がサブ画素と称される場合もある。すなわち、フルカラー表示の液晶装置である場合に、画素部Ｐはサブ画素と称される場合もある。
【００２６】
図２は、マトリクス状に形成された複数の画素部の等価回路図であり、本実施形態の画素部は、データ線と走査線とによって囲まれた部分である。図２に示すように、画素部には画素電極９、及び画素電極９をスイッチング制御するための画素ＴＦＴ３０が形成されている。画素ＴＦＴ３０のソースには、データ線駆動回路２０１からの画像信号を供給するデータ線６ａが電気的に接続され、画素ＴＦＴ３０のドレインには、画素電極９が電気的に接続されている。また、画素ＴＦＴ３０のゲート電極は、データ線６ａと直交して延びる走査線３ａに電気的に接続されている。画素電極９には、スイッチング素子である画素ＴＦＴ３０を一定期間だけオン状態とすることにより、データ線６ａから供給される画像信号が所定のタイミングで書き込まれる。画素電極９を介して液晶に書き込まれた所定レベルの画像信号は、対向基板２０に形成された共通電極（後述する）との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極９と共通電極との間に形成される液晶容量と並列に、蓄積容量７０が設けられている。具体的には、蓄積容量７０は、一端が走査線３ａと平行して延びる容量線３ｂに、他端が画素ＴＦＴ３０のドレイン及び画素電極９の間に接続されている。
【００２７】
本実施形態に係る液晶装置１は、画素ＴＦＴ３０及び不揮発性メモリ１１０がＴＦＴアレイ基板１０上に直接形成されており、画素ＴＦＴ３０及び不揮発性メモリ１１０は、本発明の製造方法を適用して、一括して形成されたものである。
【００２８】
（不揮発性メモリ）
図３（ａ）は、不揮発性メモリ１１０の等価回路を示す図であり、図３（ｂ）は、不揮発性メモリ１１０の構成を概略して示す断面図である。なお、不揮発性メモリ１１０は複数のメモリセルによって構成されているが、図３（ａ）には２つのメモリセルを図示しており、図３（ｂ）には一つのメモリセルを図示している。本実施形態では、不揮発性メモリ１１０として、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）を採用している。ＥＥＰＲＯＭでは、データの書込み、読出し、及び消去がメモリセルごとに可能である。
【００２９】
本実施形態の不揮発性メモリ１１０は、図３（ａ）に示すように、メモリセル１１０ａ、１１０ｂと、選択ＴＦＴ１１１ａ、１１１ｂとを備えて構成されており、メモリセル１１０ａ、１１０ｂのそれぞれに、選択ＴＦＴ１１１ａ、１１１ｂが直列に配置された回路構成となっている。ここでは、メモリセル１１０ａ、１１０ｂのそれぞれのドレイン側に、グランド線Ｇａ、Ｇｂが電気的に接続されており、選択ＴＦＴ１１１ａ、１１１ｂのそれぞれのソース側に、ビット線Ｂａ、Ｂｂが電気的に接続されている。また、メモリセル１１０ａ、１１０ｂのコントロールゲート電極は、ともにワード線Ｗに電気的に接続されており、選択ＴＦＴ１１１ａ、１１１ｂのゲート電極は、ともに選択線Ｖに電気的に接続されている。このような構成の不揮発性メモリはＮＯＲ型フル機能ＥＥＰＲＯＭと呼ばれている。なお、本実施形態では、メモリセル１１０ａ、１１０ｂおよび選択ＴＦＴ１１１ａ、１１１ｂがいずれもｎチャネル型ＴＦＴの場合について説明する。
【００３０】
図３（ｂ）に示すように、本実施形態のメモリセル１１０ａ及び選択ＴＦＴ１１１ａは、低温ポリシリコンからなる半導体層３３を共有しており、半導体層３３には、高濃度ｎ型不純物領域３３ａ、３３ｅ、３３ｆ、３３ｊ、及び低濃度ｎ型不純物領域３３ｂ、３３ｄ、３３ｇ、３３ｉが形成されている。
【００３１】
低濃度ｎ型不純物領域３３ｂ、３３ｄの間は、メモリセル１１０ａのチャネル部３３ｃとなっており、ここでは高濃度ｎ型不純物領域３３ｅ側がソース、高濃度ｎ型不純物領域３３ａ側がドレインとなっている。メモリセル１１０ａは、半導体層３３の一部である第１半導体層と、チャネル部３３ｃ上に順に設けられた第２絶縁膜３６、フローティングゲート電極３７、第３絶縁膜３８、及びコントロールゲート電極３９Ａを備えて構成されている。第２絶縁膜３６は、トンネル絶縁膜として機能するようになっている。第１半導体層は、チャネル部３３ｃ、低濃度ｎ型不純物領域３３ｂ、３３ｄ、及び高濃度ｎ型不純物領域３３ａ、３３ｅからなっている。
【００３２】
また、低濃度ｎ型不純物領域３３ｇ、３３ｉの間は、選択ＴＦＴ１１１ａのチャネル部３３ｈとなっており、ここでは高濃度ｎ型不純物領域３３ｊ側がソース、高濃度ｎ型不純物領域３３ｆ側がドレインとなっている。選択ＴＦＴ１１１ａは、半導体層３３の一部である第２半導体層と、チャネル部３３ｈ上に順に設けられた第１絶縁膜３５、第２絶縁膜３６、第３絶縁膜３８、及びゲート電極３９Ｂを備えて構成されている。第１絶縁膜３５、第２絶縁膜３６、及び第３絶縁膜３８からなる積層体は、選択ＴＦＴ１１１ａのゲート絶縁膜として機能するようになっている。第２半導体層は、チャネル部３３ｈ、低濃度ｎ型不純物領域３３ｇ、３３ｉ、高濃度ｎ型不純物領域３３ｆ、３３ｊからなっている。また、高濃度ｎ型不純物領域３３ｅ、３３ｆは一体に形成されており、メモリセル１１０ａと選択ＴＦＴ１１１ａとの接続部として機能するようになっている。
なお、前記画素ＴＦＴ３０は、選択ＴＦＴ１１１ａと同じプロセスで形成されたものであり、選択ＴＦＴ１１１ａと同様の構造となっている。
【００３３】
次に、本実施形態に係る液晶装置１の動作方法について、不揮発性メモリ１１０の動作方法を中心に説明する。
メモリセル１１０ａにデータの書込みを行う場合には、グランド線ＧａをＧＮＤ（０Ｖ）とするとともに、ビット線Ｂａ、ワード線Ｗ、および選択線Ｖにそれぞれ正の電圧（例えば２０Ｖ）を印加する。これにより、メモリセル１１０ａ及び選択ＴＦＴ１１１ａがオンとなり、チャネル部３３ｃ、３３ｈに電流が流れるとともに、インパクトイオン化によるホットエレクトロン（電荷）が、第２絶縁膜３６中を通ってフローティングゲート電極３７に蓄積される。ワード線Ｗに印加する電圧をあるしきい値よりも小さくすると、蓄積された電荷（データ）は、第２絶縁膜３６中を通ることができなくなり、フローティングゲート電極３７に保持される。
データの読出しを行う場合には、選択線Ｖに所定の電圧（例えば５Ｖ）を印加して選択ＴＦＴ１１１ａをオンとする。また、グランド線ＧａをＧＮＤとするとともに、ワード線Ｗに所定の電圧（例えば５Ｖ）を印加する。これにより、フローティングゲート電極３７の電荷の有無に応じて、メモリセル１１０ａのチャネル部３３ｃに電流が流れ、電荷（データ）を検知する（読出す）ことが可能となる。
【００３４】
データの消去を行う場合には、グランド線Ｇａ及びワード線ＷをＧＮＤとするとともに、選択線Ｖ及びビット線Ｂａに正の高電圧（例えば２０Ｖ）を印加する。これにより、フローティングゲート電極３７に蓄積された電荷（データ）は、第２絶縁膜３６中を通ってドレインに放出される。なお、同じ列の他のメモリセル１１０ｂについては、選択ＴＦＴ１１１ｂをオフとしておくことにより、データの消去が行われない。これにより、メモリセル１１０ａのデータのみを消去することが可能になっている。
なお、前記の動作において、非選択の選択線Ｖは全て０Ｖとすればよい。また、動作電圧の値は一例であって、その値に限られるわけではない。
【００３５】
図４は、液晶装置１の動作を説明するブロック図である。図４に示すように、液晶装置１は、画像信号、クロック信号もしくは同期信号等が、外部回路接続端子２０２に接続されたＦＰＣ（フレキシブルプリント基板）１１７を経由して入力されるようになっている。また、外部回路接続端子２０２は、図示略の配線によってメモリコントローラ回路１１２に電気的に接続されており、これにより画像信号、クロック信号もしくは同期信号等をメモリコントローラ回路１１２に入力することができる。例えばパソコン本体やテレビ受信アンテナ等の外部入力装置から送られてきた画像信号は、１フレーム毎にＳＲＡＭ１１３に格納（記憶）され、その画像信号はメモリコントローラ回路１１２によって順次画素部Ｐに入力され表示される。ＳＲＡＭ１１３には少なくとも画素部Ｐに表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、少なくとも画素数に６ビットを掛け合わせた容量のＳＲＡＭを必要とする。また、メモリコントローラ回路１１２により、必要に応じて、ＳＲＡＭ１１３に格納された画像信号を不揮発性メモリ１１０へ格納し、あるいは不揮発性メモリ１１０に格納された画像信号を画素ＴＦＴ３０に入力し、これによって画素電極９と対向電極との間に電圧を印加し、液晶層５０の液晶分子を配向させることにより、画像表示を行うことが可能となる。
【００３６】
なお、ＳＲＡＭ１１３および不揮発性メモリ１１０に格納する画像データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／ＤコンバータをＴＦＴアレイ基板１０上に形成することが望ましい。
【００３７】
以上のように本実施形態の液晶装置１は、画素部Ｐに表示された画像を常にＳＲＡＭ１１３に記憶させておくことができ、画像の一時停止を容易に行うことができる。また、ＳＲＡＭ１１３に記憶された画像信号を不揮発性メモリ１１０へ格納し、あるいは不揮発性メモリ１１０に記憶された画像信号を画素部Ｐへ入力することによって、例えば画像の録画や再生を容易に行うこともできる。
【００３８】
（液晶装置の製造方法）
次に、本発明の電気光学装置の製造方法の一実施形態を説明する。本実施形態は、本発明を液晶装置１の製造に適用した例である。なお、本実施形態に係る製造方法では、低温プロセスによって形成したポリシリコンを能動層として用い、前記ＴＦＴアレイ基板１０上に設けられた不揮発性メモリ１１０を構成するＴＦＴ（メモリセル、選択ＴＦＴ）及び画素部Ｐを構成する画素ＴＦＴ３０を同一基板上に形成する。
【００３９】
図５（ａ）〜（ｅ）、 図６（ａ）〜（ｅ）、図７（ａ）〜（ｄ）は、本実施形態の電気光学装置の製造方法を示す断面工程図である。なお、以下の説明に用いる図において、符号Ａ１は、メモリセル１１０ａが形成される領域に対応する部分、符号Ａ２は、メモリセル１１０ａに直列に接続される選択ＴＦＴ１１１ａが形成される領域に対応する部分、符号Ａ３は、画素ＴＦＴ３０が形成される領域に対応する部分、をそれぞれ示している。
【００４０】
電気光学装置の製造に先立ち、予めＴＦＴアレイ基板１０を構成する基板本体１０Ａとして、ガラス基板を用意し、これを硫酸洗浄しておく。
そして、図５（ａ）に示すように、基板本体１０Ａ上に下地保護膜３１と、ポリシリコン膜３２を順に形成する。具体的には、基板温度が約１５０℃から約４５０℃の温度条件下で、基板本体１０Ａの表面にプラズマＣＶＤ法によりシリコン酸化物（ＳｉＯ２）からなる下地保護膜３１を形成する。下地保護膜３１の原料ガスとしては、例えばＴＥＯＳ（テトラエトキシシラン）及び酸素含有の混合ガス、あるいはジシラン及びアンモニア含有の混合ガス等を用いることができる。次に、基板本体１０Ａを外気に曝すことなく、基板温度が約１５０℃から約４５０℃の温度条件下で、同じくプラズマＣＶＤ法により基板本体１０Ａの全面に厚さが５０ｎｍ〜７５ｎｍのアモルファスシリコン膜を形成する。アモルファスシリコン膜の原料ガスとしては、例えばジシランやモノシランを用いることができる。そして、アモルファスシリコン膜上に酸化シリコン膜を形成し、アモルファスシリコン膜にチャネルドープを行った後、ウエットエッチングにより前記酸化シリコン膜を剥離する。そして、アモルファスシリコン膜が形成された基板本体１０Ａをレーザーアニール装置のチャンバー内へ移し、アモルファスシリコン膜にレーザ光を照射する。これにより、アモルファスシリコン膜を結晶化することができ、結晶化した膜をポリシリコン膜３２とすることができる。
【００４１】
次に、図５（ｂ）に示すように、例えば公知のフォトリソグラフィ法及びエッチング技術等を用いてポリシリコン膜３２をパターニングし、半導体層３３、３４を形成する。半導体層３３は、後にメモリセル１１０ａ（図３（ｂ）参照）の第１半導体層、及び選択ＴＦＴ１１１ａの第２半導体層となる部分である。また、半導体層３４は、後に画素ＴＦＴ３０の第２半導体層となる部分である。
【００４２】
次に、図５（ｃ）に示すように、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法を用いて、半導体層３３、３４を覆ってシリコン酸化物からなる第１絶縁膜３５を基板本体１０Ａ上に形成する。そして、図５（ｄ）に示すように、後にメモリセル１１０ａのチャネル部３３ｃとなる部分の半導体層３３上の第１絶縁膜３５を、例えば公知のフォトリソグラフィ法及びエッチング技術等を用いて除去し、チャネル部３３ｃとなる部分を露出させる開口部３５ａを形成する。
【００４３】
次に、図５（ｅ）に示すように、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法を用いて、開口部３５ａの内側に露出した半導体層３３、及び半導体層３４上の第１絶縁膜３５を覆って、例えば基板１０Ａ上の略全面に第２絶縁膜３６を形成する。第２絶縁膜３６は、不揮発性メモリ１１０においてトンネル絶縁膜と機能させるので、膜中にトンネル電流を良好に流すことが可能な膜厚（例えば１０〜２０ｎｍ程度）とすることが好ましい。ここでは、シリコン酸化物からなり第１絶縁膜３５よりも薄い第２絶縁膜３６を形成する。
【００４４】
次に、図６（ａ）に示すように、前記チャネル部３３ｃとなる部分上の第２絶縁膜３６を覆うフローティングゲート電極３７を形成する。フローティングゲート電極の形成材料としては、アルミニウム（Ａｌ）タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）等の金属、窒化タンタル、窒化タングステン、窒化チタン膜等の前記金属の窒化物、Ｍｏ−Ｗ合金、Ｍｏ−Ｔａ合金等の前記金属の合金、タングステンシリサイド、チタンシリサイド等の前記金属のシリサイド等を用いることができる。また、フローティングゲート電極の形成方法としては、ＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法等により、第２絶縁膜３６上に前記したフローティングゲート形成材料を成膜し、この膜を公知のフォトリソグラフィ法及びエッチング技術等を用いてパターニングする方法が挙げられる。
【００４５】
本実施形態では、第２絶縁膜３６上にスパッタリング法でＡｌを成膜する。膜厚は、１００ｎｍ以下、特に５０ｎｍ程度とすることが好ましい。そして、フォトリソグラフィ法等用いて、開口部３５ａの内側全体を覆うとともに開口部３５ａの内側から外側に張り出したレジストパターンを形成する。そして、これをマスクとしＡｌ膜をエッチングしてフローティングゲート電極３７を形成する。開口部３５ａの内側全体を覆うようにすれば、Ａｌ膜がオーバーエッチされた場合に、半導体層３３に当接する部分の第２絶縁膜３６が、開口部３５ａの側壁に沿う部分の第２絶縁膜３６に保護されるので、ここにサイドエッチ等を生じることが防止される。さらに、開口部３５ａの外側に張り出してその周辺部も覆うようにすれば、前記側壁に沿う部分も、張り出したレジストパターンやその下地のＡｌ膜、第２絶縁膜３６により保護される。このようにして、半導体層３３に当接する部分は、エッチングされることが確実に防止され、良好に保持される。
なお、フローティングゲート電極は単層の導電膜で形成しても良く、複数層の導電膜を積層したもので形成しても良い。また、フローティングゲート形成材料を成膜する前に、ブラシによる洗浄（スクラブ洗浄）工程を設けてもよい。
【００４６】
次に、図６（ｂ）に示すように、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法を用いて、フローティングゲート電極３７、及び半導体層３４上の第２絶縁膜３６を覆って、例えば基板１０Ａ上の略全面に、シリコン酸化物からなる第３絶縁膜３８を形成する。これにより、フローティングゲート電極３７の非形成領域には、第１絶縁膜３５、第２絶縁膜３６、及び第３絶縁膜３８が積層される。第３絶縁膜３８の厚さとしては、第２絶縁膜３６と同じ、もしくはこれよりも厚くすることが好ましい。第１絶縁膜の厚さとしては、第１絶縁膜３５、第２絶縁膜３６、及び第３絶縁膜３８からなる積層体の厚さが７０〜８０ｎｍ程度となるようにすることが好ましい。例えば、第２絶縁膜３６を１０ｎｍ程度、第３絶縁膜３８を４０ｎｍ程度とした場合には、第１絶縁膜３５を２０〜３０ｎｍとすることが好ましい。
【００４７】
次に、図６（ｃ）に示すように、半導体層３３、３４に不純物を注入する。具体的には、フローティングゲート電極３７及び後述する工程により形成される画素ＴＦＴ３０のゲート電極よりも幅の広いレジストマスクＭ１を用い、ＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。そして、アッシングによりレジストマスクＭ１を剥離し、スクラブ洗浄（ブラシ洗浄）を行う。フローティングゲート電極３７の非形成領域には、半導体層３３、３４上に第１絶縁膜３５、第２絶縁膜３６、及び第３絶縁膜３８からなる積層体が形成されており、この領域において半導体層３３、３４は前記積層体の表面からの深さが均一になっている。そのため、この領域に一括して良好に不純物を注入することができる。
【００４８】
次に、図６（ｄ）に示すように、コントロールゲート電極３９Ａ、ゲート電極３９Ｂ、及びゲート電極３９Ｃを一括して形成する。具体的には、フローティングゲート電極３７上、及び第３絶縁膜３８上の全面にＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法等により、例えばＴｉＮとＡｌとＴｉとを順に成膜する。そして、この積層膜上に、公知のレジスト技術やフォトリソグラフィ法等を用いてレジストパターンを形成する。本実施形態では、前記積層膜上において、少なくともフローティングゲート電極３７の上面全体を覆うように前記レジストパターンを形成する。そして、このレジストパターンをマスクとし公知のエッチング技術等により、前記積層膜をエッチングしてこれをパターニングする。このようにすれば、前記積層膜がオーバーエッチングになった場合でも、フローティングゲート電極３７及びこの上の第３絶縁膜３８は、これら上の前記積層膜及びレジストパターンにより保護されるので、これらがエッチングされることがなくなる。これにより、フローティングゲート電極３７とコントロールゲート電極３９Ａとの間のカップリング容量を所定の値とすることができる。
【００４９】
次に、図６（ｅ）に示すように、半導体層３３、３４に不純物を再度注入する。具体的には、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープする。
【００５０】
次に、図７（ａ）に示すように、基板本体１０Ａ上方の全面を覆うカバー絶縁膜６１を形成した後、図示部分の外部において不純物を注入し周辺回路部等のＰチャンネル等を形成し、次いでカバー絶縁膜６１を覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる層間絶縁膜６２を形成する。層間絶縁膜６２の膜厚としては、５００〜１５００ｎｍとすることが好ましく、８００ｎｍ程度とすることがより好ましい。この後、ポリシリコン膜安定化のための水素化処理を行う（ダングリングボンド低減）。
【００５１】
次に、層間絶縁膜６２が形成された基板本体１０Ａにアニール処理等を行って、前記した２回の不純物注入による結晶欠陥を回復するとともに、注入された不純物を電気的に活性化する。これにより、図７（ｂ）に示すように、半導体層３３には、高濃度ｎ型不純物領域３３ａ、３３ｅ、３３ｆ、３３ｊ、及び低濃度ｎ型不純物領域３３ｂ、３３ｄ、３３ｇ、３３ｉが形成され、半導体層３４には、高濃度ｎ型不純物領域３３ｋ、３３ｏ、及び低濃度ｎ型不純物領域３３ｌ、３３ｎが形成される。低濃度ｎ型不純物領域３３ｂ、３３ｄの間は、メモリセル１１０ａのチャネル部３３ｃとなる部分であり、低濃度ｎ型不純物領域３３ｇ、３３ｉの間は、選択ＴＦＴ１１１ａのチャネル部３３ｆとなる部分である。また、低濃度ｎ型不純物領域３３ｌ、３３ｎの間は、画素ＴＦＴ３０のチャネル部３３ｍとなる部分である。
【００５２】
次に、図７（ｃ）に示すように、層間絶縁膜６２の所定位置にコンタクトホールを設け、このコンタクトホールを介して、選択ＴＦＴ１１１ａのソース領域となる高濃度ｎ型不純物領域３３ｊに接続するソース電極６３、及び画素ＴＦＴ３０のドレイン領域となるに高濃度ｎ型不純物領域３３ｋに接続するドレイン電極６４を形成する。なお、本実施形態では、基板本体１０Ａ上方の全面に、ＴｉＮ、Ａｌ、Ｔｉを順に成膜した後、この積層膜をパターニングしてソース電極６３及びドレイン電極６４を形成する。
【００５３】
次に、図７（ｄ）に示すように、ソース電極６３及びドレイン電極６４を覆うように例えばＣＶＤ法により、シリコン酸化物からなるパッシベーション膜６５を形成した後、パッシベーション膜６５を覆ってアクリルからなる平坦化膜６６を形成し、次いでパッシベーション膜６５及び平坦化膜６６を貫通してドレイン電極６４を露出するコンタクトホールをドライエッチングによって形成し、次いでこのコンタクトホールを介してドレイン電極６４に接続するＩＴＯからなる画素電極９を形成する。なお、画素ＴＦＴ３０を構成するその他の配線、前記不揮発性メモリを構成する、選択線、ビット線、ワード線等を製造する工程については従来と同様の手法によって形成できることから、その詳細な説明については省略する。
以上のようにして、同一基板上に、メモリセル１１０ａ及び選択ＴＦＴ１１１ａからなる不揮発性メモリ１１０と、画素ＴＦＴ３０と、が混載された液晶装置１が得られる。
【００５４】
本発明の液晶装置の製造方法にあっては、メモリセル１１０ａのトンネル絶縁膜（第２絶縁膜）３６が、選択ＴＦＴ１１１ａ及び画素ＴＦＴ３０ａのゲート絶縁膜（第１絶縁膜３５、第２絶縁膜３６、及び第３絶縁膜３８の積層体）よりも確実に薄く形成される。また、開口部３５ａの形成工程やフローティングゲート電極３７の形成工程以外のほとんどの製造工程を、画素ＴＦＴ３０や選択ＴＦＴ１１１ａと共通して行うことができるので、極めて効率よく液晶装置１を製造することができる。
これにより得られた液晶装置１は、メモリセル１１０ａのトンネル絶縁膜が選択ＴＦＴ１１１ａ及び画素ＴＦＴ３０ａのゲート絶縁膜よりも確実に薄くなっているので、不揮発性メモリ１１０及び画素ＴＦＴ３０を良好に機能させることできる。これにより、液晶装置１は、高性能とすることができかつ高信頼性のものとなっている。
【００５５】
（電子機器）
次に、本発明の電子機器について、携帯電話、投射型液晶表示装置（液晶プロジェクタ）を例に挙げて説明する。
図８は、携帯電話６００の全体構成を示す斜視図である。携帯電話６００は、筺体６０１、複数の操作ボタンが設けられた操作部６０２、画像や動画、文字等を表示する表示部６０３を有する。表示部６０３には、本発明に係る液晶装置１が搭載されている。電子機器（携帯電話）６００は、不揮発性メモリを有し信頼性の高い液晶装置１を備えているので、高信頼性かつ高性能のものとなっている。
【００５６】
図９は、投射型液晶表示装置（液晶プロジェクタ）の構成を示す模式図である。図９に示すように、投射型液晶表示装置１１００は、液晶装置１を含む液晶モジュール３個を、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いたプロジェクタとして構成されている。投射型液晶表示装置１１００では、メタルハライドランプなどの白色光源のランプユニット１１０２から光が出射されると、３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置１／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１２２、リレーレンズ１１２３、および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ１１１４を介してスクリーン１１２０などにカラー画像として投射される。このような投影型液晶表示装置１１００は、不揮発性メモリを有し信頼性の高い液晶装置１を備えているので、高信頼性かつ高性能のものとなっている。
【００５７】
なお、電子機器としては、前記携帯電話６００、投射型液晶表示装置１１００以外にも、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。
【図面の簡単な説明】
【００５８】
【図１】電気光学装置の一実施形態に係る液晶装置の概略構成平面図である。
【図２】マトリクス状に形成された複数の画素部の等価回路図である。
【図３】（ａ）、（ｂ）は不揮発性メモリの等価回路及び概略構成を示す図である。
【図４】液晶装置のブロック図である。
【図５】液晶装置の製造工程を示す図である。
【図６】図５に続く、液晶装置の製造工程を示す図である。
【図７】図６に続く、液晶装置の製造工程を示す図である。
【図８】携帯電話の概略構成を示す図である。
【図９】投射型液晶表示装置の概略構成を示す図である。
【符号の説明】
【００５９】
Ｐ・・・画素部、１・・・液晶装置（電気光学装置）、１０Ａ・・・基板本体（基板）、３０・・・画素ＴＦＴ（スイッチング素子）、３２・・・ポリシリコン膜、３３・・・半導体層、３４・・・半導体層、３５・・・第１絶縁膜、３６・・・第２絶縁膜、３７・・・フローティングゲート電極、３８・・・第３絶縁膜、３９Ａ・・・コントロールゲート電極、３９Ｂ、３９Ｃ・・・ゲート電極、１０４・・・走査線駆動回路（駆動回路）、１１０・・・不揮発性メモリ、１１０ａ、１１０ｂ・・・メモリセル、１１１ａ、１１１ｂ・・・選択ＴＦＴ（選択トランジスタ）、２０１・・・データ線駆動回路（駆動回路）、６００・・・携帯電話（電子機器）、１１００・・・投射型液晶表示装置（電子機器）
【特許請求の範囲】
【請求項１】
画素部と、該画素部を駆動する駆動回路と、不揮発性メモリと、を同一基板上に備えた電気光学装置の製造方法であって、
基板上に半導体膜を形成する工程と、
前記半導体膜をパターニングし、前記不揮発性メモリを構成する第１半導体層を形成するとともに、前記画素部及び前記駆動回路の少なくとも一方のスイッチング素子を構成する第２半導体層を形成する工程と、
前記第１半導体層及び前記第２半導体層を覆う第１絶縁膜を形成する工程と、
前記第１半導体層におけるチャネル部上の第１絶縁膜を除去して、該チャネル部を露出させる開口部を形成する工程と、
前記開口部の内側に露出した第１半導体層、及び前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
前記チャネル部上の第２絶縁膜を覆うフローティングゲート電極を形成する工程と、
前記フローティングゲート電極上及び前記第２絶縁膜上を覆う第３絶縁膜を形成する工程と、
前記チャネル部上の第３絶縁膜を覆うコントロールゲート電極を形成するとともに、前記第２半導体層上の第３絶縁膜を覆うゲート電極を形成するゲート電極形成工程と、を有することを特徴とする電気光学装置の製造方法。
【請求項２】
前記第３絶縁膜を形成する工程では、前記第２絶縁膜の膜厚以上の厚さに第３絶縁膜を形成することを特徴とする請求項１に記載の電気光学装置の製造方法。
【請求項３】
前記フローティングゲート電極を形成する工程では、前記第２絶縁膜上において少なくとも前記開口部の内側全体を覆うフローティングゲート電極を形成することを特徴とする請求項１又は２に記載の電気光学装置の製造方法。
【請求項４】
前記コントロールゲート電極を形成する工程では、前記第３絶縁膜上において少なくとも前記開口部の内側全体を覆うコントロールゲート電極を形成することを特徴とする請求項１〜３のいずれか一項に記載の電気光学装置の製造方法。
【請求項５】
前記コントロールゲート電極を形成する工程では、前記第３絶縁膜上において少なくとも前記フローティングゲート電極の上面全体を覆うコントロールゲート電極を形成することを特徴とする請求項１〜４のいずれか一項に記載の電気光学装置の製造方法。
【請求項６】
前記基板上に形成したアモルファスシリコン膜を加熱して、前記アモルファスシリコン膜を結晶化することで得たポリシリコン膜を前記半導体膜として用いることを特徴とする請求項１〜５いずれか一項に記載の電気光学装置の製造方法。
【請求項７】
前記不揮発性メモリは選択トランジスタを有しており、前記ゲート電極形成工程では、前記画素部及び前記駆動回路の少なくとも一方のゲート電極を形成するとともに、前記選択トランジスタを構成するゲート電極を形成することを特徴とする請求項１〜６のいずれか一項に記載の電気光学装置の製造方法。
【請求項８】
画素部と、該画素部を駆動させる駆動回路と、不揮発性メモリと、を備えた電気光学装置であって、
前記画素部及び前記駆動回路の少なくとも一方におけるスイッチング素子は、前記不揮発性メモリとともに前記基板上に形成されてなり、
前記スイッチング素子のゲート絶縁膜は、第１絶縁膜と第２絶縁膜と第３絶縁膜との積層構造からなっており、
前記不揮発性メモリは、前記第２絶縁膜を介して半導体層上に設けられたフローティングゲート電極と、前記第３絶縁膜を介して前記フローティングゲート電極上に設けられたコントロールゲート電極と、を有するメモリセルを備えていることを特徴とする電気光学装置。
【請求項９】
前記第３絶縁膜の膜厚が、前記第２絶縁膜の膜厚以上となっていること特徴とする請求項８に記載の電気光学装置。
【請求項１０】
前記半導体層は、前記基板上に形成したアモルファスシリコン膜を低温プロセスにより結晶化させた低温ポリシリコン膜からなることを特徴とする請求項８又は９に記載の電気光学装置。
【請求項１１】
請求項８〜１０のいずれか一項に記載の電気光学装置を備えていることを特徴とする電子機器。
【請求項１】
画素部と、該画素部を駆動する駆動回路と、不揮発性メモリと、を同一基板上に備えた電気光学装置の製造方法であって、
基板上に半導体膜を形成する工程と、
前記半導体膜をパターニングし、前記不揮発性メモリを構成する第１半導体層を形成するとともに、前記画素部及び前記駆動回路の少なくとも一方のスイッチング素子を構成する第２半導体層を形成する工程と、
前記第１半導体層及び前記第２半導体層を覆う第１絶縁膜を形成する工程と、
前記第１半導体層におけるチャネル部上の第１絶縁膜を除去して、該チャネル部を露出させる開口部を形成する工程と、
前記開口部の内側に露出した第１半導体層、及び前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
前記チャネル部上の第２絶縁膜を覆うフローティングゲート電極を形成する工程と、
前記フローティングゲート電極上及び前記第２絶縁膜上を覆う第３絶縁膜を形成する工程と、
前記チャネル部上の第３絶縁膜を覆うコントロールゲート電極を形成するとともに、前記第２半導体層上の第３絶縁膜を覆うゲート電極を形成するゲート電極形成工程と、を有することを特徴とする電気光学装置の製造方法。
【請求項２】
前記第３絶縁膜を形成する工程では、前記第２絶縁膜の膜厚以上の厚さに第３絶縁膜を形成することを特徴とする請求項１に記載の電気光学装置の製造方法。
【請求項３】
前記フローティングゲート電極を形成する工程では、前記第２絶縁膜上において少なくとも前記開口部の内側全体を覆うフローティングゲート電極を形成することを特徴とする請求項１又は２に記載の電気光学装置の製造方法。
【請求項４】
前記コントロールゲート電極を形成する工程では、前記第３絶縁膜上において少なくとも前記開口部の内側全体を覆うコントロールゲート電極を形成することを特徴とする請求項１〜３のいずれか一項に記載の電気光学装置の製造方法。
【請求項５】
前記コントロールゲート電極を形成する工程では、前記第３絶縁膜上において少なくとも前記フローティングゲート電極の上面全体を覆うコントロールゲート電極を形成することを特徴とする請求項１〜４のいずれか一項に記載の電気光学装置の製造方法。
【請求項６】
前記基板上に形成したアモルファスシリコン膜を加熱して、前記アモルファスシリコン膜を結晶化することで得たポリシリコン膜を前記半導体膜として用いることを特徴とする請求項１〜５いずれか一項に記載の電気光学装置の製造方法。
【請求項７】
前記不揮発性メモリは選択トランジスタを有しており、前記ゲート電極形成工程では、前記画素部及び前記駆動回路の少なくとも一方のゲート電極を形成するとともに、前記選択トランジスタを構成するゲート電極を形成することを特徴とする請求項１〜６のいずれか一項に記載の電気光学装置の製造方法。
【請求項８】
画素部と、該画素部を駆動させる駆動回路と、不揮発性メモリと、を備えた電気光学装置であって、
前記画素部及び前記駆動回路の少なくとも一方におけるスイッチング素子は、前記不揮発性メモリとともに前記基板上に形成されてなり、
前記スイッチング素子のゲート絶縁膜は、第１絶縁膜と第２絶縁膜と第３絶縁膜との積層構造からなっており、
前記不揮発性メモリは、前記第２絶縁膜を介して半導体層上に設けられたフローティングゲート電極と、前記第３絶縁膜を介して前記フローティングゲート電極上に設けられたコントロールゲート電極と、を有するメモリセルを備えていることを特徴とする電気光学装置。
【請求項９】
前記第３絶縁膜の膜厚が、前記第２絶縁膜の膜厚以上となっていること特徴とする請求項８に記載の電気光学装置。
【請求項１０】
前記半導体層は、前記基板上に形成したアモルファスシリコン膜を低温プロセスにより結晶化させた低温ポリシリコン膜からなることを特徴とする請求項８又は９に記載の電気光学装置。
【請求項１１】
請求項８〜１０のいずれか一項に記載の電気光学装置を備えていることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１２３８７７（Ｐ２００９−１２３８７７Ａ）
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願番号】特願２００７−２９５５８８（Ｐ２００７−２９５５８８）
【出願日】平成１９年１１月１４日（２００７．１１．１４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願日】平成１９年１１月１４日（２００７．１１．１４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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