ヘテロ接合酸化物の不揮発性メモリデバイス
メモリデバイスが開示されている。このメモリデバイスは、第1の金属層及び第1の金属層に結合された第1の金属酸化物層を具える。このメモリデバイスは、第1の金属酸化物層に結合された第2の金属酸化物層及び第2の金属酸化物層に結合された第2の金属層を有する。第1の金属酸化物層の形成が、第2の金属酸化物層の形成に関するギブスの自由エネルギよりも低いギブスの自由エネルギを有する。
【発明の詳細な説明】
【技術分野】
【0001】
関連技術の相互参照
本出願は、35USC119(e)の下で、2009年8月14日に出願された米国仮特許出願番号61/234,183の利益を要求するものである。
【0002】
本発明は、概して、メモリデバイスに関し、特に、ヘテロ接合酸化物材料を含むメモリデバイスに関する。
【背景技術】
【0003】
ムーアの法則が予測しているように、過去15乃至20年についてのシリコンのメモリセルの容量が、事実上毎年倍増している。ムーアの法則は、シリコンウェハ上の構成又はゲートの量が毎年倍増するというものであるが、価格は基本的に同じままである。あるケースにおいては、価格が低下することもある。これらのメモリセルは縮小し続け、技術が量子限界として知られる障壁に到達し始めており、分子境界に近づいており、セルをこれ以上小さくできない。
【0004】
ディスクドライブは、ディスクドライブの個々の記憶ドメイン(磁気的な遷移部位)が、半導体メモリセルのディスクメモリサイトとは違い、これらのドメインに対する入出力のための接続を必要としないため、ピーク容量の観点から優位な主記憶装置である。ここで最近では、半導体のレゾリューションが、45及び25ナノメートルサイズに進行する90ナノメートルのレゾリューションに形状寸法を適用し、これらの性能とともに、メモリセルサイズ及びチップ容量の均衡が変化し、さらに、特定の半導体メモリ技術が幾何学的冗長性の原理を適用し、多数のデータビットが1つのセルに記憶される。多数の値をサポートするためのメモリセルのこのような特性は、時としてそのダイナミックレンジに言及する。これまで、メモリセルは、1乃至4ビットのダイナミックレンジをどこでもサポートする能力を有しており、メモリセル当たり多数の記憶を与えている。半導体のこれらの複合特性は、容量及びコストを増しており、現在ではディスクドライブと直接的に張り合っている。
【0005】
半導体メモリセルの製造に関する別の問題は、設置するための10億ドルを上回る半導体製造工場の実質的なコストである。償却費がメモリチップの単価を膨らましている。最近では、このような象徴的な価格障壁が、ディスクドライブファイルの容量当たりのコストと比較される。現在では、より小さなセルサイズ及びメモリセル当たりの多数のビットレベルの幾何学的冗長性を可能にする半導体工場のレゾリューションの進歩により、半導体メモリセルの単価が実際には、安くなっており、ディスクドライブのメモリファイルよりも高いGの力の観点から実質的にはより頑丈になっている。
【0006】
フラッシュメモリでは、ムーアの法則の効果の修正があるが、セルがより小さくなり始めると、書き込み周期の限界及びダイナミックレンジをサポートする能力が落ちるため、消えていく定理となっている。
【0007】
このため基本的に、最近の論評に特徴があるように、フラッシュメモリは量子限界が近づいているため、単価当たりのデータ容量を増しているという点で、よく知られている壁に当たっている。
【0008】
しかしながら、フラッシュメモリの別の問題は、その書き込み速さの限界である。ディスクドライブの性能と競争するために、メモリセルのワード構造は、並列に切り替わるよう構成されている。別の問題は、永久的に機能しなくなる前に許容される書き込み周期の数の限界である。セルの大きさの実質的な減少の前に、それは、およそ100万の範囲内であったが、半導体製造工場での形状のレゾリューションが大きさを減少させると、書き換え周期が約10万サイクルに減少した。最も主要でない記憶の適用では、それは現実的である。しかしながら、実際に相当な繰り返し速さでデータを交換するSRAM又はDRAMの適用では、マイクロ秒当たり数回である。
【0009】
したがって、上記のような問題を解決するメモリシステム及び方法が望まれている。このようなシステム及び方法は、簡単に実施でき、コスト効率がよく、既存の記憶装置に適応可能であることが必要である。本発明は、このような必要性に取り組むものである。
【発明の概要】
【0010】
1つのメモリデバイスが開示されている。このメモリデバイスは、第1の金属層及び第1の金属層に結合された第1の金属酸化物層を含む。このメモリデバイスは、第1の金属酸化物層に結合された第2の金属酸化物層及び第2の金属酸化物層に結合された第2の金属層を有する。第1の金属酸化物層の形成は、第2の金属酸化物層の形成に関するギブスの自由エネルギよりも低いギブスの自由エネルギを有する。
【図面の簡単な説明】
【0011】
【図1】図1は、一実施例に係るメモリデバイスを示す。
【図2】図2は、様々な金属に関する抵抗対ギブスの自由エネルギを示すグラフである。
【図3】図3は、一実施例に係るメモリデバイスの電流対電圧ループを示すグラフである。
【図4】図4は、2つのタイプのメモリデバイスに関するヒステリシスループを示すグラフである。
【図5】図5は、実施例に係るPCMOデバイスの分類を示す。
【図6】図6は、図5のPCMOデバイスの特性を示す。
【図7A】図7Aは、シリコン表面上への金属2の提供を示す。
【図7B】図7Bは、金属2の表面上への金属2の酸化物のスパッタリングを示す。
【図7C】図7Cは、金属2の酸化物に適切なエネルギレベルの金属1を与えることによって自発的に形成する金属酸化物1を示す。
【図7D】図7Dは、金属酸化物2の表面上にスパッタリングした金属酸化物1を示しており、不活性金属が金属2の酸化物の上部に与えられている。
【図8】図8は、電流対電圧の時計方向のヒステリシスを有するスイッチ抵抗及び電流対電圧の反時計方向のヒステリシスを有するスイッチ抵抗の動作を示す。
【図9】図9は、一実施例に係る逆並列スイッチ抵抗の図である。
【図10】図10は、三状態逆並列スイッチ抵抗デバイスの動作の図である。
【図11】図11は、図10の三状態の逆並列スイッチデバイスを扱うための第1の方法を示す。
【図12】図12は、00状態対01,10状態(非破壊読み取り)を特定するのを示す図である。
【図13】図13は、10状態対01状態(読み取りの後に再インストールするのに必要な破壊読み取り)を特定するのを示す図である。
【図14】図14は、一実施例に係るアレイのシングルセルの扱いを示す。
【図15】図15は、デバイスに非対称を形成してデバイスのリセットの必要性をなくすことを示す。
【発明を実施するための形態】
【0012】
本発明は、概してメモリデバイスに関し、特に、ヘテロ接合酸化物層を有するメモリデバイスに関する。以下の説明は、当業者が本発明を作製且つ使用できるよう与えられ、特許出願及びその要件にしたがって与えられる。ここに記載された好適な実施例及び一般的原理及び態様の様々な変更が、当業者にとって明らかである。このため本発明は、図示する実施例に限定することを意図するものではないが、ここで説明される原理及び態様に一致した最も広い範囲が認められる。
【0013】
本発明はメモリデバイスを扱う。メモリデバイスは、独立型不揮発性メモリから内蔵型デバイスまでの様々な適用例で使用できる。これらの適用例は、様々なSOC(システムオンチップ)、プログラム可能な又は構造化可能なASICのスイッチ、コンピュータ及びサーバで使用される半導体ドライブ、カメラ、携帯電話、ipod等といったモバイル電子機器で使用されるメモリスティックで使用される内蔵型メモリを有するがこれに限定されない。メモリデバイスは、第1の金属層及び第1の金属層に結合された第1の金属酸化物層と具える。メモリデバイスは、第1の金属酸化物層に結合された第2の金属酸化物層及び第2の金属酸化物層に結合された第2の金属層を有する。これらの金属及び金属酸化物層は様々なタイプを有し、これらの使用は本発明の精神及び範囲の中にある。特に、ここで説明される多くの実施例が、金属酸化物層としてPCMOを有する。本発明をこのような金属酸化物層又はここで開示される他の層に限定すべきではいことが当業者にとって良く理解されよう。重要な要素は、第1の酸化物層の形成が、第2の金属酸化物層の形成に関するギブスの自由エネルギよりも低いギブスの自由エネルギを有することである。
【0014】
図1aは、金属でできた上部電極12に結合されるプラセオジムカルシウムマンガン酸化物(PCMO)層14に結合される白金(Pt)の下部電極16を有するメモリデバイス10を図示するものである。上部電極12の酸化物の形成に関するギブスの自由エネルギは、PCMO層14の酸化物の形成に関するギブスの自由エネルギよりも小さく(より負である)、上部電極金属12は、図1bに示すように界面に薄い金属酸化物18を自発的に形成する。第1の金属酸化物層は、好適には、第2の酸化物層よりも薄い。一実施例では、第2の金属酸化物層(このケースではPCMO)は、第1の金属酸化物層よりも20乃至50倍厚い。例えば、第1の金属酸化物層の厚さは10乃至50オングストロームの範囲であり、PCMOの厚さは500乃至1000オングストロームである。
【0015】
ここで図2を参照すると、下部のPt電極に結合されたPCMOに結合された様々な上部金属に関する抵抗対ギブスの自由エネルギを示すグラフを示す。図示するように、PCMOよりも高い酸化に関するギブスの自由エネルギを有する金、銀、及び白金といった元素は、PCMOとの接触により自発的に酸化物を形成しない。しかしながら、アルミニウム、チタン、及びタンタルは、PCMOよりも低い(より負の)酸化に関するギブスの自由エネルギを有しており、それらと接触すると自発的に形成する金属酸化物が可能となる。図3は、2つのタイプの界面における金属酸化物の形成(又は非形成)の断面を示す透過型電子顕微鏡写真である。電子顕微鏡写真102に示すように、白金とPCMOとの界面を示しており金属酸化物の形成がない。電子顕微鏡写真104−106は総て、アルミニウム、チタン及びタンタルがそれぞれPCMOに結合する場合の金属酸化物の形成を示す。
【0016】
図4は、作製された状態の「金属−PCMO−金属」デバイスを、PCMOの酸化に関するギブスの自由エネルギに対する金属の酸化に関するギブスの自由エネルギの相対値に基づいて2つのタイプに分類するための方法を示す。タイプ1のデバイスでは、上部及び下部金属電極の双方が、PCMOの酸化に関するギブスの自由エネルギよりも高い酸化に関するギブスの自由エネルギを有する。デバイスの構造は、金属−PCMO−金属又はM/PCMO/Mである。タイプ2のデバイスでは、金属電極の一方(上部電極)が、PCMOのギブスの自由エネルギよりも低い酸化に関するギブスの自由エネルギを有する。PCMOとの接触による金属酸化物の自発形成により、正確なデバイス構造は、金属−金属酸化物−PCMO−金属又はM/MO/PCMO/Mである。このためタイプ2のデバイスは、ヘテロ接合する金属酸化物デバイスである。ベースの金属−酸化物材料に対する酸化に関する自由エネルギの相対値を用いる上記の規則は、任意の金属酸化物に一般化できる。例えば、Al,Ta及びTiが、Pt,Au又はAgに結合されたタングステン酸化物を具えた図2に示すようなタイプ2のデバイスを形成できる。
【0017】
図5は、上記のタイプ1及びタイプ2のデバイスが異なる電流−電圧(I−V)ヒステリシス曲線を発生することを示す。タイプ1のデバイス(202a,202b及び202c)は、反時計方向(CCW)のヒステリシスループを発生する一方、タイプ2のデバイス(204a,204b及び204c)は時計方向のヒステリシスループを発生する。さらに、タイプ2のヒステリシスループは、タイプ1のヒステリシスループよりもかなり大きい。バイアスの極性が入れ替わると、CCWループ及びCWループが入れ替わる。これらのユニークなI−V特性を様々な適用例で利用できる。
【0018】
異なるヒステリシスループは、PCMO及び金属−酸化物双方がスイッチ抵抗であり、正確な極性及び振幅を具えた電圧により、抵抗器が低抵抗状態(LRS)から高抵抗状態(HRS)に切り替わり(RESET)、又はHRSからLRSに切り替わり(SET)得ることを示す。一般に、低い酸化に関するギブスの自由エネルギにより、HRSでのPCMOの抵抗よりもHRSで非常に高い抵抗を有する、より安定な酸化物構造を得る。金属酸化物層はPCMOよりも非常に薄く、LRSでのその抵抗は、HRSでのPCMOの抵抗に匹敵する。このような態様は極めて重要である。金属酸化物がHRSにある場合、タイプ2のデバイスに印加される電圧の大部分が金属酸化物にわたって降下することで、HRSからLRSへの切り替わり(SET)を引き起こす高い内部電場を形成する。一方、金属酸化物がLRSにある場合、タイプ2のデバイスに印加される電圧が金属−酸化物及びPCMOで共有されることで、これらの金属酸化物層で電場誘起の酸素イオン移動が起こり得る。
【0019】
これらの概念は、長期にわたってデータを保持し得るヘテロ接合不揮発性メモリデバイスを与える利点のために使用される。図6は、これらのタイプのデバイスのそれぞれの特性を示す。示されるようにいずれのタイプもメモリデバイスとして利用できるが、タイプ2のデバイスがより効果的であり、より良好な特性を有する。キーとなる要素は、第1の金属酸化物層の形成が、第2の金属酸化物層の形成に関するギブスの自由エネルギよりも低いギブスの自由エネルギを有することである。その際、2つの金属酸化物層が、デバイスの連続的な設定及び休止を可能にするヘテロ接合を与える。
【0020】
図7A−7Cは、このようなデバイスを作製するプロセスを示す。図7aは、シリコンの表面に金属2を与えるステップを示す。図7Bは、金属2の表面に金属酸化物2をスパッタリングするステップを示す。次のステップは、2つの代替的なプロセスのうちの一方である。まず、図7Cに示すように、金属1が金属2よりも低い酸化に関する自由エネルギを有する場合に、金属酸化物2に金属1を与えることによって金属酸化物1を自発的に形成し、金属酸化物1を金属1と金属酸化物2との間に自発的に形成できる。図7Dに示すように代替例として、金属酸化物1が金属酸化物2の表面にスパッタリングされ、不活性金属が金属酸化物1の上部に与えられる。
【0021】
このシステムの使用を通して、既存のデバイスよりも顕著に良好な特性を有するヘテロ接合酸化物非メモリデバイスを与えることができる。
【0022】
ヘテロ接合スイッチ抵抗を使用して、高密度のメモリアレイを構成できる。それは双極デバイスであるため、一般に、それは多くの従来技術のように個々のデバイスにアドレス付けをするためのトランジスタ回路を要する。本発明に係るシステムでは、逆並列抵抗デバイスを使用してトランジスタ回路の必要性を無くす。このようなタイプのメモリシステムはあまり電力を使用せず、従来のメモリシステムよりもプロセスステップが少ない。より重要なことには、ユニットのソース領域当たりのセル密度をさらに改善する多層メモリセルを形成するための簡単な方法が可能となる。
【0023】
図8は、電流対電圧(I−V)の理想的な時計方向のヒステリシス306を有するスイッチ抵抗302及び理想的な反時計方向のI−Vヒステリシス308を有するスイッチ抵抗304を示す。CW及びCCWスイッチ抵抗302及び304は、上部の金属電極を選択することによって、図5に示すタイプ2及びタイプ1にできる。それはまた、上部及び下部の電極が反転した同じタイプのデバイスを使用することによって構成できる。理想的なI−V特性を使用してスイッチ抵抗デバイスの実施例を示す。実際のデバイスはここで使用される理想的なものとは異なるI−V曲線を有することが当業者に明らかである。しかしながら、実際のデバイスでも原理は有効のままである。
【0024】
図9は、一実施例に係る逆並列スイッチデバイス320の図及びこのような組み合わせデバイスのI−V特性である。これらの2つの抵抗器302’及び304’は、同じような理想的なI−V特性を有するが、極性が逆である。I−V特性は、一方の抵抗器がHRSからLRSに切り替わるときに、他方の抵抗器がLRSからHRSに切り替わるという事実によるものである。閾値電圧Va及びVb間(正の側又は負の側)のスイッチ電圧を使用することによって、双方の抵抗器302及び304をLRSに切り替えできる。
【0025】
図10は、逆並列スイッチデバイス320’が3つの状態を引き起こすことを示す。いずれかの抵抗器302’又は304’がHRSのときに、デバイス320はHRSにある。このため、2つのHRS、すなわち01又は10状態がある。双方の抵抗器がLRSにあるときに、デバイスはLRS又は00状態にある。
【0026】
図11の表408は、図10の逆並列スイッチデバイス320の3つの状態にアドレスを付けるための方法を示す。一般に、00状態を01又は10状態に設定でき、この逆もまた可能である。
【0027】
図12は、00状態502対01,10状態504を特定するための方法を示す図である。ここで、読み込み電圧は、2つの閾値電圧の範囲内にある(Va−<V<Va+)ため、デバイスが元の状態のままにある。これは非破壊読み取りである。
【0028】
非破壊読み取りは、00状態(LRS)を01又は10状態(HRS状態)から区別するのみできる。01対10状態をさらに区別するために、LRSへのHRS抵抗器の切り替えを引き起こすスイッチ電圧(Vb−<V<Va−又はVa+<V<Vb+)の極性をテストする必要がある。これは非破壊読み取りであるため、非破壊読み取りの前に初期状態にデバイスをリセットするためにさらなるパルスを必要とする。図13は、10状態対01状態を特定するための方法を示す図である。3つの状態を読み込むために多くの他の電圧パルス又はシーケンスを発生できることは当業者にとって容易に明らかである。
【0029】
逆並列スイッチ抵抗デバイスのアドレス付け可能及び読み込み可能な3つの状態を使用して、アクティブトランジスタ回路の必要性を無くすメモリアレイを形成でき、選択及びセット/リセット及び読み込みを実施する。例えば、01状態及び10状態は、2つのアドレス付け可能及び区別可能なHRSであるため、メモリセルの0又は1状態に割り当てることができる。0及び1状態はいずれも高抵抗を有するため、本システムは非常に低い漏れ電流を有する。図11の表に示すように、Vb+よりも高い又はVb−よりも低い正又は負の電圧が、デバイスを1に設定でき、又はデバイスを0状態に休止できる。読み込み動作では、テストパルスを実行してセルを00状態に設定し、バイアスの極性から10又は01状態を引き出す。読み込み動作の後に元の状態を再インストールする必要があることに留意されたい。
【0030】
特定のメモリセルにアドレス付けを行うために、メモリアレイの他のセルの状態が影響されないように、読み込み及び書き出しラインに関する適切な電圧を必要とする。図14は、一実施例に係る、アレイの1つのセルにアドレス付けするときにこのような要求を遂行できるバイアスパターンの図を示す。
【0031】
上記の説明は、2つの同一なヘテロ接合酸化物抵抗器に基づいている。2つのスイッチ抵抗器702及び704のHRS状態が図15に示すように相当大きな差を有する場合、逆並列抵抗デバイスの非破壊読み取りの実行が可能である。そうすることによって、読み込みの後にデバイスをリセットする必要性を無くすことができる。
【0032】
図示する実施例にしたがって本発明を説明したが、実施例に対するバリエーションがあり、これらのバリエーションは本発明の精神及び範囲の中にあることを当業者は容易に認識するであろう。したがって、添付の特許請求の範囲の精神及び範囲から逸脱せずに、当業者によって多くの変更が行われる。
【図1a】
【図1b】
【技術分野】
【0001】
関連技術の相互参照
本出願は、35USC119(e)の下で、2009年8月14日に出願された米国仮特許出願番号61/234,183の利益を要求するものである。
【0002】
本発明は、概して、メモリデバイスに関し、特に、ヘテロ接合酸化物材料を含むメモリデバイスに関する。
【背景技術】
【0003】
ムーアの法則が予測しているように、過去15乃至20年についてのシリコンのメモリセルの容量が、事実上毎年倍増している。ムーアの法則は、シリコンウェハ上の構成又はゲートの量が毎年倍増するというものであるが、価格は基本的に同じままである。あるケースにおいては、価格が低下することもある。これらのメモリセルは縮小し続け、技術が量子限界として知られる障壁に到達し始めており、分子境界に近づいており、セルをこれ以上小さくできない。
【0004】
ディスクドライブは、ディスクドライブの個々の記憶ドメイン(磁気的な遷移部位)が、半導体メモリセルのディスクメモリサイトとは違い、これらのドメインに対する入出力のための接続を必要としないため、ピーク容量の観点から優位な主記憶装置である。ここで最近では、半導体のレゾリューションが、45及び25ナノメートルサイズに進行する90ナノメートルのレゾリューションに形状寸法を適用し、これらの性能とともに、メモリセルサイズ及びチップ容量の均衡が変化し、さらに、特定の半導体メモリ技術が幾何学的冗長性の原理を適用し、多数のデータビットが1つのセルに記憶される。多数の値をサポートするためのメモリセルのこのような特性は、時としてそのダイナミックレンジに言及する。これまで、メモリセルは、1乃至4ビットのダイナミックレンジをどこでもサポートする能力を有しており、メモリセル当たり多数の記憶を与えている。半導体のこれらの複合特性は、容量及びコストを増しており、現在ではディスクドライブと直接的に張り合っている。
【0005】
半導体メモリセルの製造に関する別の問題は、設置するための10億ドルを上回る半導体製造工場の実質的なコストである。償却費がメモリチップの単価を膨らましている。最近では、このような象徴的な価格障壁が、ディスクドライブファイルの容量当たりのコストと比較される。現在では、より小さなセルサイズ及びメモリセル当たりの多数のビットレベルの幾何学的冗長性を可能にする半導体工場のレゾリューションの進歩により、半導体メモリセルの単価が実際には、安くなっており、ディスクドライブのメモリファイルよりも高いGの力の観点から実質的にはより頑丈になっている。
【0006】
フラッシュメモリでは、ムーアの法則の効果の修正があるが、セルがより小さくなり始めると、書き込み周期の限界及びダイナミックレンジをサポートする能力が落ちるため、消えていく定理となっている。
【0007】
このため基本的に、最近の論評に特徴があるように、フラッシュメモリは量子限界が近づいているため、単価当たりのデータ容量を増しているという点で、よく知られている壁に当たっている。
【0008】
しかしながら、フラッシュメモリの別の問題は、その書き込み速さの限界である。ディスクドライブの性能と競争するために、メモリセルのワード構造は、並列に切り替わるよう構成されている。別の問題は、永久的に機能しなくなる前に許容される書き込み周期の数の限界である。セルの大きさの実質的な減少の前に、それは、およそ100万の範囲内であったが、半導体製造工場での形状のレゾリューションが大きさを減少させると、書き換え周期が約10万サイクルに減少した。最も主要でない記憶の適用では、それは現実的である。しかしながら、実際に相当な繰り返し速さでデータを交換するSRAM又はDRAMの適用では、マイクロ秒当たり数回である。
【0009】
したがって、上記のような問題を解決するメモリシステム及び方法が望まれている。このようなシステム及び方法は、簡単に実施でき、コスト効率がよく、既存の記憶装置に適応可能であることが必要である。本発明は、このような必要性に取り組むものである。
【発明の概要】
【0010】
1つのメモリデバイスが開示されている。このメモリデバイスは、第1の金属層及び第1の金属層に結合された第1の金属酸化物層を含む。このメモリデバイスは、第1の金属酸化物層に結合された第2の金属酸化物層及び第2の金属酸化物層に結合された第2の金属層を有する。第1の金属酸化物層の形成は、第2の金属酸化物層の形成に関するギブスの自由エネルギよりも低いギブスの自由エネルギを有する。
【図面の簡単な説明】
【0011】
【図1】図1は、一実施例に係るメモリデバイスを示す。
【図2】図2は、様々な金属に関する抵抗対ギブスの自由エネルギを示すグラフである。
【図3】図3は、一実施例に係るメモリデバイスの電流対電圧ループを示すグラフである。
【図4】図4は、2つのタイプのメモリデバイスに関するヒステリシスループを示すグラフである。
【図5】図5は、実施例に係るPCMOデバイスの分類を示す。
【図6】図6は、図5のPCMOデバイスの特性を示す。
【図7A】図7Aは、シリコン表面上への金属2の提供を示す。
【図7B】図7Bは、金属2の表面上への金属2の酸化物のスパッタリングを示す。
【図7C】図7Cは、金属2の酸化物に適切なエネルギレベルの金属1を与えることによって自発的に形成する金属酸化物1を示す。
【図7D】図7Dは、金属酸化物2の表面上にスパッタリングした金属酸化物1を示しており、不活性金属が金属2の酸化物の上部に与えられている。
【図8】図8は、電流対電圧の時計方向のヒステリシスを有するスイッチ抵抗及び電流対電圧の反時計方向のヒステリシスを有するスイッチ抵抗の動作を示す。
【図9】図9は、一実施例に係る逆並列スイッチ抵抗の図である。
【図10】図10は、三状態逆並列スイッチ抵抗デバイスの動作の図である。
【図11】図11は、図10の三状態の逆並列スイッチデバイスを扱うための第1の方法を示す。
【図12】図12は、00状態対01,10状態(非破壊読み取り)を特定するのを示す図である。
【図13】図13は、10状態対01状態(読み取りの後に再インストールするのに必要な破壊読み取り)を特定するのを示す図である。
【図14】図14は、一実施例に係るアレイのシングルセルの扱いを示す。
【図15】図15は、デバイスに非対称を形成してデバイスのリセットの必要性をなくすことを示す。
【発明を実施するための形態】
【0012】
本発明は、概してメモリデバイスに関し、特に、ヘテロ接合酸化物層を有するメモリデバイスに関する。以下の説明は、当業者が本発明を作製且つ使用できるよう与えられ、特許出願及びその要件にしたがって与えられる。ここに記載された好適な実施例及び一般的原理及び態様の様々な変更が、当業者にとって明らかである。このため本発明は、図示する実施例に限定することを意図するものではないが、ここで説明される原理及び態様に一致した最も広い範囲が認められる。
【0013】
本発明はメモリデバイスを扱う。メモリデバイスは、独立型不揮発性メモリから内蔵型デバイスまでの様々な適用例で使用できる。これらの適用例は、様々なSOC(システムオンチップ)、プログラム可能な又は構造化可能なASICのスイッチ、コンピュータ及びサーバで使用される半導体ドライブ、カメラ、携帯電話、ipod等といったモバイル電子機器で使用されるメモリスティックで使用される内蔵型メモリを有するがこれに限定されない。メモリデバイスは、第1の金属層及び第1の金属層に結合された第1の金属酸化物層と具える。メモリデバイスは、第1の金属酸化物層に結合された第2の金属酸化物層及び第2の金属酸化物層に結合された第2の金属層を有する。これらの金属及び金属酸化物層は様々なタイプを有し、これらの使用は本発明の精神及び範囲の中にある。特に、ここで説明される多くの実施例が、金属酸化物層としてPCMOを有する。本発明をこのような金属酸化物層又はここで開示される他の層に限定すべきではいことが当業者にとって良く理解されよう。重要な要素は、第1の酸化物層の形成が、第2の金属酸化物層の形成に関するギブスの自由エネルギよりも低いギブスの自由エネルギを有することである。
【0014】
図1aは、金属でできた上部電極12に結合されるプラセオジムカルシウムマンガン酸化物(PCMO)層14に結合される白金(Pt)の下部電極16を有するメモリデバイス10を図示するものである。上部電極12の酸化物の形成に関するギブスの自由エネルギは、PCMO層14の酸化物の形成に関するギブスの自由エネルギよりも小さく(より負である)、上部電極金属12は、図1bに示すように界面に薄い金属酸化物18を自発的に形成する。第1の金属酸化物層は、好適には、第2の酸化物層よりも薄い。一実施例では、第2の金属酸化物層(このケースではPCMO)は、第1の金属酸化物層よりも20乃至50倍厚い。例えば、第1の金属酸化物層の厚さは10乃至50オングストロームの範囲であり、PCMOの厚さは500乃至1000オングストロームである。
【0015】
ここで図2を参照すると、下部のPt電極に結合されたPCMOに結合された様々な上部金属に関する抵抗対ギブスの自由エネルギを示すグラフを示す。図示するように、PCMOよりも高い酸化に関するギブスの自由エネルギを有する金、銀、及び白金といった元素は、PCMOとの接触により自発的に酸化物を形成しない。しかしながら、アルミニウム、チタン、及びタンタルは、PCMOよりも低い(より負の)酸化に関するギブスの自由エネルギを有しており、それらと接触すると自発的に形成する金属酸化物が可能となる。図3は、2つのタイプの界面における金属酸化物の形成(又は非形成)の断面を示す透過型電子顕微鏡写真である。電子顕微鏡写真102に示すように、白金とPCMOとの界面を示しており金属酸化物の形成がない。電子顕微鏡写真104−106は総て、アルミニウム、チタン及びタンタルがそれぞれPCMOに結合する場合の金属酸化物の形成を示す。
【0016】
図4は、作製された状態の「金属−PCMO−金属」デバイスを、PCMOの酸化に関するギブスの自由エネルギに対する金属の酸化に関するギブスの自由エネルギの相対値に基づいて2つのタイプに分類するための方法を示す。タイプ1のデバイスでは、上部及び下部金属電極の双方が、PCMOの酸化に関するギブスの自由エネルギよりも高い酸化に関するギブスの自由エネルギを有する。デバイスの構造は、金属−PCMO−金属又はM/PCMO/Mである。タイプ2のデバイスでは、金属電極の一方(上部電極)が、PCMOのギブスの自由エネルギよりも低い酸化に関するギブスの自由エネルギを有する。PCMOとの接触による金属酸化物の自発形成により、正確なデバイス構造は、金属−金属酸化物−PCMO−金属又はM/MO/PCMO/Mである。このためタイプ2のデバイスは、ヘテロ接合する金属酸化物デバイスである。ベースの金属−酸化物材料に対する酸化に関する自由エネルギの相対値を用いる上記の規則は、任意の金属酸化物に一般化できる。例えば、Al,Ta及びTiが、Pt,Au又はAgに結合されたタングステン酸化物を具えた図2に示すようなタイプ2のデバイスを形成できる。
【0017】
図5は、上記のタイプ1及びタイプ2のデバイスが異なる電流−電圧(I−V)ヒステリシス曲線を発生することを示す。タイプ1のデバイス(202a,202b及び202c)は、反時計方向(CCW)のヒステリシスループを発生する一方、タイプ2のデバイス(204a,204b及び204c)は時計方向のヒステリシスループを発生する。さらに、タイプ2のヒステリシスループは、タイプ1のヒステリシスループよりもかなり大きい。バイアスの極性が入れ替わると、CCWループ及びCWループが入れ替わる。これらのユニークなI−V特性を様々な適用例で利用できる。
【0018】
異なるヒステリシスループは、PCMO及び金属−酸化物双方がスイッチ抵抗であり、正確な極性及び振幅を具えた電圧により、抵抗器が低抵抗状態(LRS)から高抵抗状態(HRS)に切り替わり(RESET)、又はHRSからLRSに切り替わり(SET)得ることを示す。一般に、低い酸化に関するギブスの自由エネルギにより、HRSでのPCMOの抵抗よりもHRSで非常に高い抵抗を有する、より安定な酸化物構造を得る。金属酸化物層はPCMOよりも非常に薄く、LRSでのその抵抗は、HRSでのPCMOの抵抗に匹敵する。このような態様は極めて重要である。金属酸化物がHRSにある場合、タイプ2のデバイスに印加される電圧の大部分が金属酸化物にわたって降下することで、HRSからLRSへの切り替わり(SET)を引き起こす高い内部電場を形成する。一方、金属酸化物がLRSにある場合、タイプ2のデバイスに印加される電圧が金属−酸化物及びPCMOで共有されることで、これらの金属酸化物層で電場誘起の酸素イオン移動が起こり得る。
【0019】
これらの概念は、長期にわたってデータを保持し得るヘテロ接合不揮発性メモリデバイスを与える利点のために使用される。図6は、これらのタイプのデバイスのそれぞれの特性を示す。示されるようにいずれのタイプもメモリデバイスとして利用できるが、タイプ2のデバイスがより効果的であり、より良好な特性を有する。キーとなる要素は、第1の金属酸化物層の形成が、第2の金属酸化物層の形成に関するギブスの自由エネルギよりも低いギブスの自由エネルギを有することである。その際、2つの金属酸化物層が、デバイスの連続的な設定及び休止を可能にするヘテロ接合を与える。
【0020】
図7A−7Cは、このようなデバイスを作製するプロセスを示す。図7aは、シリコンの表面に金属2を与えるステップを示す。図7Bは、金属2の表面に金属酸化物2をスパッタリングするステップを示す。次のステップは、2つの代替的なプロセスのうちの一方である。まず、図7Cに示すように、金属1が金属2よりも低い酸化に関する自由エネルギを有する場合に、金属酸化物2に金属1を与えることによって金属酸化物1を自発的に形成し、金属酸化物1を金属1と金属酸化物2との間に自発的に形成できる。図7Dに示すように代替例として、金属酸化物1が金属酸化物2の表面にスパッタリングされ、不活性金属が金属酸化物1の上部に与えられる。
【0021】
このシステムの使用を通して、既存のデバイスよりも顕著に良好な特性を有するヘテロ接合酸化物非メモリデバイスを与えることができる。
【0022】
ヘテロ接合スイッチ抵抗を使用して、高密度のメモリアレイを構成できる。それは双極デバイスであるため、一般に、それは多くの従来技術のように個々のデバイスにアドレス付けをするためのトランジスタ回路を要する。本発明に係るシステムでは、逆並列抵抗デバイスを使用してトランジスタ回路の必要性を無くす。このようなタイプのメモリシステムはあまり電力を使用せず、従来のメモリシステムよりもプロセスステップが少ない。より重要なことには、ユニットのソース領域当たりのセル密度をさらに改善する多層メモリセルを形成するための簡単な方法が可能となる。
【0023】
図8は、電流対電圧(I−V)の理想的な時計方向のヒステリシス306を有するスイッチ抵抗302及び理想的な反時計方向のI−Vヒステリシス308を有するスイッチ抵抗304を示す。CW及びCCWスイッチ抵抗302及び304は、上部の金属電極を選択することによって、図5に示すタイプ2及びタイプ1にできる。それはまた、上部及び下部の電極が反転した同じタイプのデバイスを使用することによって構成できる。理想的なI−V特性を使用してスイッチ抵抗デバイスの実施例を示す。実際のデバイスはここで使用される理想的なものとは異なるI−V曲線を有することが当業者に明らかである。しかしながら、実際のデバイスでも原理は有効のままである。
【0024】
図9は、一実施例に係る逆並列スイッチデバイス320の図及びこのような組み合わせデバイスのI−V特性である。これらの2つの抵抗器302’及び304’は、同じような理想的なI−V特性を有するが、極性が逆である。I−V特性は、一方の抵抗器がHRSからLRSに切り替わるときに、他方の抵抗器がLRSからHRSに切り替わるという事実によるものである。閾値電圧Va及びVb間(正の側又は負の側)のスイッチ電圧を使用することによって、双方の抵抗器302及び304をLRSに切り替えできる。
【0025】
図10は、逆並列スイッチデバイス320’が3つの状態を引き起こすことを示す。いずれかの抵抗器302’又は304’がHRSのときに、デバイス320はHRSにある。このため、2つのHRS、すなわち01又は10状態がある。双方の抵抗器がLRSにあるときに、デバイスはLRS又は00状態にある。
【0026】
図11の表408は、図10の逆並列スイッチデバイス320の3つの状態にアドレスを付けるための方法を示す。一般に、00状態を01又は10状態に設定でき、この逆もまた可能である。
【0027】
図12は、00状態502対01,10状態504を特定するための方法を示す図である。ここで、読み込み電圧は、2つの閾値電圧の範囲内にある(Va−<V<Va+)ため、デバイスが元の状態のままにある。これは非破壊読み取りである。
【0028】
非破壊読み取りは、00状態(LRS)を01又は10状態(HRS状態)から区別するのみできる。01対10状態をさらに区別するために、LRSへのHRS抵抗器の切り替えを引き起こすスイッチ電圧(Vb−<V<Va−又はVa+<V<Vb+)の極性をテストする必要がある。これは非破壊読み取りであるため、非破壊読み取りの前に初期状態にデバイスをリセットするためにさらなるパルスを必要とする。図13は、10状態対01状態を特定するための方法を示す図である。3つの状態を読み込むために多くの他の電圧パルス又はシーケンスを発生できることは当業者にとって容易に明らかである。
【0029】
逆並列スイッチ抵抗デバイスのアドレス付け可能及び読み込み可能な3つの状態を使用して、アクティブトランジスタ回路の必要性を無くすメモリアレイを形成でき、選択及びセット/リセット及び読み込みを実施する。例えば、01状態及び10状態は、2つのアドレス付け可能及び区別可能なHRSであるため、メモリセルの0又は1状態に割り当てることができる。0及び1状態はいずれも高抵抗を有するため、本システムは非常に低い漏れ電流を有する。図11の表に示すように、Vb+よりも高い又はVb−よりも低い正又は負の電圧が、デバイスを1に設定でき、又はデバイスを0状態に休止できる。読み込み動作では、テストパルスを実行してセルを00状態に設定し、バイアスの極性から10又は01状態を引き出す。読み込み動作の後に元の状態を再インストールする必要があることに留意されたい。
【0030】
特定のメモリセルにアドレス付けを行うために、メモリアレイの他のセルの状態が影響されないように、読み込み及び書き出しラインに関する適切な電圧を必要とする。図14は、一実施例に係る、アレイの1つのセルにアドレス付けするときにこのような要求を遂行できるバイアスパターンの図を示す。
【0031】
上記の説明は、2つの同一なヘテロ接合酸化物抵抗器に基づいている。2つのスイッチ抵抗器702及び704のHRS状態が図15に示すように相当大きな差を有する場合、逆並列抵抗デバイスの非破壊読み取りの実行が可能である。そうすることによって、読み込みの後にデバイスをリセットする必要性を無くすことができる。
【0032】
図示する実施例にしたがって本発明を説明したが、実施例に対するバリエーションがあり、これらのバリエーションは本発明の精神及び範囲の中にあることを当業者は容易に認識するであろう。したがって、添付の特許請求の範囲の精神及び範囲から逸脱せずに、当業者によって多くの変更が行われる。
【図1a】
【図1b】
【特許請求の範囲】
【請求項1】
第1の金属層と;
前記第1の金属層に結合された第1の金属酸化物層と;
前記第1の金属酸化物層に結合された第2の金属酸化物層と;
前記第2の金属酸化物層に結合された第2の金属層と;
を具えたメモリデバイスであって、
前記第1の金属酸化物層の形成に関するギブスの自由エネルギが、前記第2の金属酸化物層の形成に関するギブスの自由エネルギよりも低いことを特徴とするメモリデバイス。
【請求項2】
前記第1の金属酸化物層の形成に関するギブスの自由エネルギが、前記第2の金属酸化物層の形成に関するギブスの自由エネルギの2乃至3倍であることを特徴とする請求項1に記載のメモリデバイス。
【請求項3】
前記第1の金属酸化物が、TiO2,Ti2O5,NiO,WO3,Al2O3を含んでおり、前記第2の金属酸化物層が、PCMOを含むことを特徴とする請求項1に記載のメモリデバイス。
【請求項4】
前記第1の金属酸化物がAl2O3を含んでおり、前記第2の金属酸化物がCuxOxを含むことを特徴とする請求項1に記載のメモリデバイス。
【請求項5】
前記第1の金属酸化物がAl2O3を含んでおり、前記第2の金属酸化物がTiO2を含むことを特徴とする請求項1に記載のメモリデバイス。
【請求項6】
前記第1の金属酸化物が第1のスイッチ抵抗を具えており、前記第2の金属酸化物が第2のスイッチ抵抗を具えることを特徴とする請求項1に記載のメモリデバイス。
【請求項7】
前記デバイスに大きなヒステリシスを与えるために、前記第1の金属酸化物層の高抵抗状態が、前記第2の金属酸化物層の高抵抗状態よりも非常に高く、前記第1の金属酸化物の低抵抗状態が、おおよそ前記第2の金属酸化物層の高抵抗状態であることを特徴とする請求項1に記載のメモリデバイス。
【請求項8】
前記第1の金属酸化物層が、前記第2の金属酸化物層よりも薄いことを特徴とする請求項1に記載のメモリデバイス。
【請求項9】
前記第2の金属酸化物層が、前記第1の金属酸化物層よりも3乃至5倍厚いことを特徴とする請求項1に記載のメモリデバイス。
【請求項10】
第1のメモリデバイスであって、第1の金属層;前記第1の金属層に結合された第1の金属酸化物層;前記第1の金属酸化物層に結合された第2の金属酸化物層;前記第2の金属酸化物層に結合された第2の金属層を具えており、前記第1の金属酸化物層の形成に関するギブスの自由エネルギが、前記第2の金属酸化物層の形成に関するギブスの自由エネルギよりも低い、第1のメモリデバイスと;
前記第1のメモリデバイスに結合された第2のメモリデバイスであって、第1の金属層;前記第1の金属層に結合された第2の金属酸化物層;前記第2の金属酸化物層に結合された第2の金属層を具えており、前記第1の金属酸化物層の形成に関するギブスの自由エネルギが、前記第2の金属酸化物層の形成に関するギブスの自由エネルギよりも高い、第2のメモリデバイスと;
を具えることを特徴とするスイッチングデバイス。
【請求項11】
前記スイッチングデバイスが3つの状態を有しており;前記3つの状態が、
前記第1及び第2のメモリデバイスが双方とも低抵抗状態にある00;
前記第1のメモリデバイスが低抵抗状態にあり、前記第2のメモリデバイスが高抵抗状態にある01;
前記第1のメモリデバイスが高抵抗状態にあり、前記第2のメモリデバイスが低抵抗状態にある10;
を具えることを特徴とする請求項10に記載のスイッチングデバイス。
【請求項12】
非破壊読み取りを実行することによって、前記スイッチングデバイスが、00状態対01状態にあるか、又は00状態対10状態にあるかを識別し得ることを特徴とする請求項11に記載のスイッチングデバイス。
【請求項13】
破壊読み取りを実行し、前記読み取りの後に状態を再インストールすることによって、前記スイッチングデバイスが、10状態対01状態にあるか、又は10状態対10状態にあるかを識別し得ることを特徴とする請求項11に記載のスイッチングデバイス。
【請求項14】
時計方向の電圧対電流のヒステリシスループを発生させる第1のスイッチ抵抗と;
前記第1のスイッチ抵抗に結合された第2のスイッチ抵抗と;
を具えたスイッチングデバイスであって、
前記第2のスイッチ抵抗が、反時計方向の電圧対電流のヒステリシスループを発生させることを特徴とするスイッチングデバイス。
【請求項15】
前記スイッチングデバイスが3つの状態を有しており、前記3つの状態が、
前記第1及び第2のスイッチ抵抗が双方とも低抵抗状態にある00;
前記第1のスイッチ抵抗が低抵抗状態にあり、前記第2のスイッチ抵抗が高抵抗状態にある01;
前記第1のスイッチ抵抗が高抵抗状態にあり、前記第2のスイッチ抵抗が低抵抗状態にある10;
を具えることを特徴とする請求項14に記載のスイッチングデバイス。
【請求項16】
非破壊読み取りを実行することによって、前記スイッチングデバイスが、00状態対01状態にあるか、又は00状態対10状態にあるかを識別し得ることを特徴とする請求項15に記載のスイッチングデバイス。
【請求項17】
破壊読み取りを実行し、前記読み取りの後に状態を再インストールすることによって、前記スイッチングデバイスが、10状態対01状態にあるか、又は10状態対10状態にあるかを識別し得ることを特徴とする請求項15に記載のスイッチングデバイス。
【請求項1】
第1の金属層と;
前記第1の金属層に結合された第1の金属酸化物層と;
前記第1の金属酸化物層に結合された第2の金属酸化物層と;
前記第2の金属酸化物層に結合された第2の金属層と;
を具えたメモリデバイスであって、
前記第1の金属酸化物層の形成に関するギブスの自由エネルギが、前記第2の金属酸化物層の形成に関するギブスの自由エネルギよりも低いことを特徴とするメモリデバイス。
【請求項2】
前記第1の金属酸化物層の形成に関するギブスの自由エネルギが、前記第2の金属酸化物層の形成に関するギブスの自由エネルギの2乃至3倍であることを特徴とする請求項1に記載のメモリデバイス。
【請求項3】
前記第1の金属酸化物が、TiO2,Ti2O5,NiO,WO3,Al2O3を含んでおり、前記第2の金属酸化物層が、PCMOを含むことを特徴とする請求項1に記載のメモリデバイス。
【請求項4】
前記第1の金属酸化物がAl2O3を含んでおり、前記第2の金属酸化物がCuxOxを含むことを特徴とする請求項1に記載のメモリデバイス。
【請求項5】
前記第1の金属酸化物がAl2O3を含んでおり、前記第2の金属酸化物がTiO2を含むことを特徴とする請求項1に記載のメモリデバイス。
【請求項6】
前記第1の金属酸化物が第1のスイッチ抵抗を具えており、前記第2の金属酸化物が第2のスイッチ抵抗を具えることを特徴とする請求項1に記載のメモリデバイス。
【請求項7】
前記デバイスに大きなヒステリシスを与えるために、前記第1の金属酸化物層の高抵抗状態が、前記第2の金属酸化物層の高抵抗状態よりも非常に高く、前記第1の金属酸化物の低抵抗状態が、おおよそ前記第2の金属酸化物層の高抵抗状態であることを特徴とする請求項1に記載のメモリデバイス。
【請求項8】
前記第1の金属酸化物層が、前記第2の金属酸化物層よりも薄いことを特徴とする請求項1に記載のメモリデバイス。
【請求項9】
前記第2の金属酸化物層が、前記第1の金属酸化物層よりも3乃至5倍厚いことを特徴とする請求項1に記載のメモリデバイス。
【請求項10】
第1のメモリデバイスであって、第1の金属層;前記第1の金属層に結合された第1の金属酸化物層;前記第1の金属酸化物層に結合された第2の金属酸化物層;前記第2の金属酸化物層に結合された第2の金属層を具えており、前記第1の金属酸化物層の形成に関するギブスの自由エネルギが、前記第2の金属酸化物層の形成に関するギブスの自由エネルギよりも低い、第1のメモリデバイスと;
前記第1のメモリデバイスに結合された第2のメモリデバイスであって、第1の金属層;前記第1の金属層に結合された第2の金属酸化物層;前記第2の金属酸化物層に結合された第2の金属層を具えており、前記第1の金属酸化物層の形成に関するギブスの自由エネルギが、前記第2の金属酸化物層の形成に関するギブスの自由エネルギよりも高い、第2のメモリデバイスと;
を具えることを特徴とするスイッチングデバイス。
【請求項11】
前記スイッチングデバイスが3つの状態を有しており;前記3つの状態が、
前記第1及び第2のメモリデバイスが双方とも低抵抗状態にある00;
前記第1のメモリデバイスが低抵抗状態にあり、前記第2のメモリデバイスが高抵抗状態にある01;
前記第1のメモリデバイスが高抵抗状態にあり、前記第2のメモリデバイスが低抵抗状態にある10;
を具えることを特徴とする請求項10に記載のスイッチングデバイス。
【請求項12】
非破壊読み取りを実行することによって、前記スイッチングデバイスが、00状態対01状態にあるか、又は00状態対10状態にあるかを識別し得ることを特徴とする請求項11に記載のスイッチングデバイス。
【請求項13】
破壊読み取りを実行し、前記読み取りの後に状態を再インストールすることによって、前記スイッチングデバイスが、10状態対01状態にあるか、又は10状態対10状態にあるかを識別し得ることを特徴とする請求項11に記載のスイッチングデバイス。
【請求項14】
時計方向の電圧対電流のヒステリシスループを発生させる第1のスイッチ抵抗と;
前記第1のスイッチ抵抗に結合された第2のスイッチ抵抗と;
を具えたスイッチングデバイスであって、
前記第2のスイッチ抵抗が、反時計方向の電圧対電流のヒステリシスループを発生させることを特徴とするスイッチングデバイス。
【請求項15】
前記スイッチングデバイスが3つの状態を有しており、前記3つの状態が、
前記第1及び第2のスイッチ抵抗が双方とも低抵抗状態にある00;
前記第1のスイッチ抵抗が低抵抗状態にあり、前記第2のスイッチ抵抗が高抵抗状態にある01;
前記第1のスイッチ抵抗が高抵抗状態にあり、前記第2のスイッチ抵抗が低抵抗状態にある10;
を具えることを特徴とする請求項14に記載のスイッチングデバイス。
【請求項16】
非破壊読み取りを実行することによって、前記スイッチングデバイスが、00状態対01状態にあるか、又は00状態対10状態にあるかを識別し得ることを特徴とする請求項15に記載のスイッチングデバイス。
【請求項17】
破壊読み取りを実行し、前記読み取りの後に状態を再インストールすることによって、前記スイッチングデバイスが、10状態対01状態にあるか、又は10状態対10状態にあるかを識別し得ることを特徴とする請求項15に記載のスイッチングデバイス。
【図2】
【図3(a)】
【図3(b)】
【図3(c)】
【図3(d)】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図3(a)】
【図3(b)】
【図3(c)】
【図3(d)】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公表番号】特表2012−525016(P2012−525016A)
【公表日】平成24年10月18日(2012.10.18)
【国際特許分類】
【出願番号】特願2012−507481(P2012−507481)
【出願日】平成22年8月16日(2010.8.16)
【国際出願番号】PCT/US2010/045667
【国際公開番号】WO2011/020122
【国際公開日】平成23年2月17日(2011.2.17)
【出願人】(511169748)4ディー−エス ピーティワイ リミテッド (2)
【氏名又は名称原語表記】4D−S Pty Ltd.
【Fターム(参考)】
【公表日】平成24年10月18日(2012.10.18)
【国際特許分類】
【出願日】平成22年8月16日(2010.8.16)
【国際出願番号】PCT/US2010/045667
【国際公開番号】WO2011/020122
【国際公開日】平成23年2月17日(2011.2.17)
【出願人】(511169748)4ディー−エス ピーティワイ リミテッド (2)
【氏名又は名称原語表記】4D−S Pty Ltd.
【Fターム(参考)】
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