プロセスばらつき耐性メモリ設計
プロセスばらつき耐性メモリを設計するための方法及びシステムが開示される。メモリ回路が機能ブロックに分割される。前記機能ブロックの各々に関して統計的分布が計算される。次に、各ブロックの前記分布が結合されて前記回路の信頼性が検証される。前記信頼性は、前記回路が予め決められた歩留まりを満たす場合に検証される。
【発明の詳細な説明】
【技術分野】
【０００１】
３５Ｕ．Ｓ．Ｃ．§１１９に基づく優先権の主張
本特許出願は、“Process Variation Aware Memory Design Methodology”（プロセスばらつき認識メモリ設計方法）という題名を有し、これの譲受人に対して譲渡され、これによって参照されることによって明示でここに組み入れられている米国仮特許出願番号６０／８６８，９００（出願日：２００６年１２月６日）に対する優先権を主張するものである。
【０００２】
本発明の実施形態は、半導体設計に関するものである。より具体的には、本発明の実施形態は、メモリ設計方法及びシステムに関するものである。
【背景技術】
【０００３】
プロセス技術スケーリングは、複雑な機能を実装することを目的とする数多くの型のコアを含むシステム・オン・チップ（ＳｏＣ）の実現に役立っている。国際半導体技術ロードマップ（ＩＴＲＳ）によると、メモリはこれらのＳｏＣのますます大きな割合を占めるようになってきており、この傾向は続くことが予想される。ＳｏＣには、ＳＲＡＭ、ＤＲＡＭ、及び／又はフラッシュメモリ等の様々なメモリ型が埋め込まれている。ＳＲＡＭは、標準的なＣＭＯＳプロセス技術を用いて簡単に一体化できるため圧倒的な割合を占める埋め込み型メモリとなっている。
【０００４】
プロセス技術スケーリングは、ランダムなドーピング変動、ウェル近接効果（ＷＰＥ）、及びゲートラインエッジラフネス（ＬＥＲ）に起因してプロセスばらつきを増大させる。プロセスばらつきは、回路特性の有意な変化を引き起こし、全体的な回路の挙動をモデル化するのを困難にする。従って、増大したプロセスばらつきに起因して、１００ｎｍ未満のプロセスノードにおいて回路性能を推定することがますます重要になりつつある。設計マージンが過度に控えめであることは、複雑さ、設計努力、及びコストを増大させることになる。他方、プロセスばらつきを過小評価することは、性能低下さらには機能不良にさえ至ることになる。
【０００５】
プロセスばらつきは、一般的には、次の２つのカテゴリ、すなわち、ダイ間ばらつき及びダイ内ばらつき、に分類することができる。ダイ間ばらつきに関しては、ダイ内の全トランジスタのプロセスパラメータが１つの方向に同じ量だけ移動される。従来の設計コーナーシミュレーション方法（すなわち、低速、典型的、及び高速）は、このような同時並行した移動を網羅することができる。他方、ダイ内ばらつきは、プロセスパラメータの移動をダイ内の各々のトランジスタごとに異なる方向に変化させ、その結果トランジスタ間におけるプロセスパラメータミスマッチが生じる可能性がある。従って、ダイ内ばらつきの特徴を描写するために統計的シミュレーションを用いることができる。ダイ内ばらつきは、体系的ばらつきと、ランダムばらつきと、を含む。ランダムなドーピング変動に起因するしきい電圧（ＶＴ）ミスマッチは、有意なランダムばらつき源である。ナノスケールプロセス技術において極端に小さいＭＯＳＦＥＴチャネルエリア内には限られた数のドーパント原子が存在するため、ランダムなドーピング変動は、重大なしきい値ばらつきが発生し、重大なしきい値ばらつきがダイ内ばらつきの有意な一部になる。
【０００６】
しきい電圧ミスマッチは、トランジスタ面積（幅×長さ）の平方根に反比例する。高いアレイ効率を維持することを目的として技術のスケーリングによってセルサイズが縮小されているため、しきい電圧ミスマッチは、メモリ設計における１つの難題になっている。プロセスばらつきに起因するメモリ不具合は、一般的には、１）読み取り安定性不具合、２）書き込み不具合、３）保持（ｈｏｌｄ）不具合及び４）読み取りアクセス不具合に分類することができる。読み取り安定性不具合及び保持不具合は、メモリセル内でのトランジスタ間のしきい電圧ミスマッチに主に起因するとみなすことができる。書き込み不具合は、セル内でのしきい電圧ミスマッチ及びワード線パルス幅が狭いことが原因で発生する可能性がある。
【０００７】
読み取りアクセス不具合には、平均ビットセル読み取り電流（ＩＡＶＧ）のばらつき、センス増幅器イネーブル時間（ｔＳＡＥ）のばらつき、及びセンス増幅器オフセット電圧（ＶＯＳ＿ＳＡ）が関わっている。ここにおいて全体が組み入れられている、S. Mukhopadhyay, et al., “Modeling of Failure Probability and Statistical Design of SRAM Array for Yield Enhancement in Nanoscaled CMOS”（ナノスケーリングされたＣＭＯＳにおける歩留まり向上に関するＳＤＲＡＭアレイの不具合確率及び統計的設計のモデル化）、IEEE Trans. On Computer-Aided Design of Integrated Circuits and Systems、vol.24、no.12、pp.1859-1880、Dec 2005において読み取りアクセス不具合確率が概説されている。提案されるモデルは、固定されたＶＯＳ＿ＳＡを使用し、従ってＶＯＳ＿ＳＡの統計的分布を無視している。さらに、ｔＳＡＥのばらつきが考慮されなかった。ｔＳＡＥ及びＶＯＳ＿ＳＡの分布は、ここにおいて全体が組み入れられている、R. Heald et al., “Variability in Sub-100nm SRAM Designs”（１００ｎｍ未満のＳＤＲＡＭ設計における可変性）、IEEE/ACM Int. Con. on Computer Aided Design、pp. 347-352、Nov 2004-12において説明されている。しかしながら、メモリアーキテクチャを最適化するためにＩＡＶＧ、ｔＳＡＥ及びＶＯＳ＿ＳＡの統計的分布の結合が用いられていない。
【０００８】
検出マージンを増大させることを目的とした統計的シミュレーションによるセンス増幅器の最適化が、参照されることによって全体がここに組み入れられている、B. Amrutur et al., “A Replica Technique for Word Line and Sense Control in Low-Power SRAMs”（低電力ＳＲＡＭにおけるワード線及び検出制御に関する複製技法）、IEEE Journal of Solid State Circuits、vol. 33、no.8、pp. 1208-1219、August 1998によって強調されている。センス増幅器に関する高い歩留まりを達成させることを目的とした、センス増幅器数に従ったしきい電圧ミスマッチの適切な標準偏差数字が、S. Lovett et al. による１つの記事, “Yield and Matching Implications for Static RAM Memory Array Sense-Amplifier Design”（静的ＲＡＭメモリアレイセンス増幅器設計に関する歩留まり及びマッチングの意味合い）、IEEE Journal of Solid-State Circuits、vol. 35、no.8、pp.1200-1204、Aug 2000 において提案された。しきい電圧の標準偏差を用いた歩留まり推定が、参照されることによって全体がここに組み入れられている、T Pengによる１つの記事、“How much Mismatch Should be Simulated in the High Density SRAM Sense Amplifier Design”（高密度ＳＲＡＭセンス増幅器設計においてどの程度のミスマッチをシミュレーションすべきか）、IEEE Annual、Int. Reliability Physics Sym.、pp.672-673、Apr 2005において提示された。
【０００９】
メモリ設計におけるプロセスばらつきの個々の側面は既に分析されているが、従来の方法は、プロセスばらつき耐性メモリ設計及びプロセスばらつき耐性メモリ設計に関する設計方法を達成させるために、ビットセル読み取り電流のばらつき、センス増幅器をイネーブルにするビット線追跡経路の遅延ばらつき、及びセンス増幅器オフセット電圧を結合させない。
【発明の概要】
【００１０】
本発明の典型的実施形態は、ディープサブミクロン技術におけるプロセスばらつきを有するプロセスばらつき耐性メモリ設計に関するシステム及び方法を対象とする。
【００１１】
従って、本発明の一実施形態は、回路を機能ブロックに分割することと、 前記機能ブロックの各々に関する統計的分布を決定することであって、前記統計的分布は、プロセスばらつきパラメータに基づくことと、各ブロックの統計的分布を結合して前記回路の信頼性を検証することであって、前記信頼性は、前記回路が希望される歩留まりを満たす場合に検証されること、とを備えるメモリ設計方法を含むことができる。
【００１２】
本発明の他の実施形態は、プロセスばらつき耐性メモリを設計するための方法であって、回路を機能ブロックに分割することと、 前記機能ブロックの各々に関する統計的分布を決定することであって、前記統計的分布は、プロセスばらつきパラメータに基づくことと、各ブロックの統計的分布を結合して前記回路の信頼性を検証することであって、前記信頼性は、前記回路が希望される歩留まりを満たす場合に検証されること、とを備える方法、を具現化したコンピュータによって読み取り可能な媒体を含むことができる。
【図面の簡単な説明】
【００１３】
本発明の実施形態及び本発明の付随する利点の多くは、以下の発明を実施するための形態を参照しさらに本発明を制限することなしに例示することを唯一の目的として提示された添付図面を併用して理解することによってより完全な理解が容易に可能になるであろう。
【図１】静的ランダムアクセスメモリ（ＳＲＡＭ）の読み取り回路のブロック図である。
【図２】目標歩留まりを達成させることを目的とするプロセスのシグマとメモリサイズの関係を示したグラフである。
【図３】センス増幅器オフセット及びビット線分離分布の固定コーナー分析を示したグラフである。
【図４】ビット線分離電圧及びビット線放電時間の平均及び標準偏差を示したグラフである。
【図５Ａ】センス増幅器入力部における電圧の真の分布と電圧の理想的な分布の関係を示したグラフである。
【図５Ｂ】センス増幅器入力部における電圧の真の分布と電圧の理想的な分布の関係を示したグラフである。
【図６】ビット線分離の歪んだガウス当てはめを示したグラフである。
【図７】特定の平均放電時間に関するセンス増幅器オフセット電圧と追跡機構設計との間における設計上の妥協を示したグラフである。
【図８】センス増幅器オフセットの分布を示したグラフである。
【図９】対数目盛上におけるセンス増幅器オフセットの累積分布関数（ｃｄｆ）を示したグラフである。
【図１０】センス増幅器オフセットの３シグマポイント及びセンス増幅器入力の４シグマの比較を示したグラフである。
【図１１】プロセスばらつき耐性メモリを設計するための方法を示した流れ図である。
【図１２】プロセスばらつき耐性メモリを設計するための方法を示した流れ図である。
【発明を実施するための形態】
【００１４】
本発明の特定の実施形態を対象とする以下の説明及び関連する図面において本発明の側面が開示される。本発明の適用範囲から逸脱することなしに代替実施形態を案出することができる。さらに、本発明の関連する詳細を曖昧にしないことを目的として、本発明のよく知られた要素は詳細には説明されないか又は省略される。
【００１５】
ここにおいて用いられる「典型的な」という表現は、“1つの例、事例、又は実例”を示すことを目的とするものである。ここにおいて“典型的な”実施形態として説明されるいずれの実施形態も、その他の実施形態よりも好ましい又は有利であるとは必ずしも解釈すべきではない。同様に、“実施形態”又は“本発明の実施形態”という表現は、本発明の全実施形態が説明される特徴、利点又は動作モードを含むことを要求するものではない。
【００１６】
さらに、多くの実施形態は、例えば計算装置の要素によって実行される一連の動作に関して説明される。ここにおいて説明される様々な動作は、特定の回路（例えば、特定用途向け集積回路（ＡＳＩＣ））によって、ひとつ以上のプロセッサによって実行されるプログラム命令によって、又は両方の組み合わせによって実行できることが認識されるであろう。さらに、ここにおいて説明されるこれらの一連の動作は、実行された時点でここにおいて説明される機能を関連づけられたプロセッサに行わせる一組の対応するコンピュータ命令を格納しているあらゆる形態のコンピュータによって読み取り可能な記憶媒体内において完全に具現化されているとみなすことができる。従って、本発明の様々な側面は、幾つかの異なる形態で具現化することができ、これらの形態はすべて請求される主題の適用範囲内にあることが企図されている。さらに、ここにおいて説明される実施形態の各々に関して、該実施形態の対応する形態は、ここにおいては、例えば、説明される動作を実行するように“構成された論理”として説明することができる。
【００１７】
メモリ読み取りアクセスに関する希望される歩留まりを達成させるための体系的ＳＲＡＭ設計方法を含む本発明の実施形態がここで説明される。しかしながら、実施形態は、ＤＲＡＭ及びフラッシュメモリ等のその他のメモリ設計に対しても適用可能であることを当業者は明確に理解するであろう。実施形態は、所定の設計の歩留まりを正確に推定するために３つの読み取りアクセス不具合構成要素をひとつに結合する。メモリアーキテクチャ、ビット線追跡機構（ｔｒａｃｋｉｎｇ ｓｃｈｅｍｅ）、読み取りアクセス時間、センス増幅器サイズ、及び初期設計段階における歩留まりを最適化するための実施形態を適用することが可能である。
【００１８】
ＳＲＡＭは、従来は、希望される設計上の性能及び電力上の目標を達成させるための複数のサブアレイ（バンク）含む。各サブアレイは、サブアレイ選択回路等のサブアレイ専用回路以外は同様の構造を有する。サブアレイ内におけるＳＲＡＭ読み取り動作に関するブロックが図１に示される。ブロック１は、サブアレイイネーブルからワード線イネーブルへの経路１０２と、ワード線イネーブルからビット線分離への経路１０４と、を含む。ブロック２は、ビット線追跡機構１０８を通るサブアレイイネーブルからセンス増幅器イネーブルへの経路１０６を含む。ブロック３は、センス増幅器１１０である。読み取り動作に関しては、センス増幅器イネーブル時間（ブロック２）におけるビット線分離（ブロック１）は、センス増幅器オフセット（ブロック３）よりも大きいべきである。以上のように、各ブロックは、ＳＲＡＭ読み取り動作において１つの役割を果たす。
【００１９】
従来は、ワード線イネーブルからビット線分離への経路には２つのトランジスタ（セルのパス及びプルダウントランジスタ１１２、１１４）のみが関わっているため、ビット線分離電圧（“ビット線分離とも呼ばれる）はトランジスタばらつきによる影響を非常に受けやすい。センス増幅器は、理論的には完璧に均衡する対称的な回路として設計されているため、プロセスばらつきはセンス増幅器に対しても有害になる可能性がある。１００ｎｍ未満の技術でのトランジスタミスマッチの発生率が高いことに伴って、回路設計においては入力換算センス増幅器オフセットが重大な問題になってきている。同様に、経路遅延追跡が不確実であることは、性能に対してだけでなくメモリの機能に対しても悪影響を及ぼす可能性がある。
【００２０】
図２は、埋め込み型メモリの異なる容量に関するシグマ信頼性を示す。例えば、１Ｍｂ埋め込み型メモリが９０％の歩留まりを有するようにするために、１回の読み出し動作は少なくとも５．２シグマ信頼性を有するべきである。図２に示されるように、これは、容量が２Ｍｂに増大された場合は５．３３シグマに増大する。図２において、９０％、２１０、９５％、２２０及び９９％、２３０の目標歩留まりに関するシグマとメモリサイズの関係が示される。５１２Ｋｂ、１Ｍｂ、２Ｍｂ、及び４Ｍｂのメモリサイズに関して個別の点が示される。一般的には、ここにおいて用いられるシグマ信頼性又は信頼性は、設計が希望される又は目標とされる歩留まりを達成させる能力を意味する。
【００２１】
本発明の実施形態は、所定の回路設計に関する歩留まりの高速で正確な推定を提供する統計的シミュレーション方法を含む。１００ｎｍ未満技術のノードにおいて発生するトランジスタミスマッチ問題を捕捉するために、ダイ間プロセスばらつき及びダイ内プロセスばらつきの両方をモデル化するモンテカルロモデルを用いることができる（例えば、［背景技術］において説明されるS. Mukhopadhyayを参照すること）。単一の最悪点のみに焦点を合わせる従来の方法とは対照的に、結果的に得られたモンテカルロ分布の形状から抽出された情報を利用することによって向上された精度が達成される。従って、本発明の実施形態は、システム全体を複数の小さい回路レベルのブロック（例えば、ビットセル、ビット線追跡経路、及びセンス増幅器）に分割してこれらのブロックに関するモンテカルロシミュレーションを実行することによって高速かつ効率的なシステムレベルの歩留まり推定を提供する。次に、これらのシミュレーションの結果が結合される。例示する目的上、実施形態が従来の固定コーナー（ｆｉｘｅｄ ｃｏｒｎｅｒ）シミュレーション方法と比較される。
【００２２】
従来の固定コーナーシミュレーション方法は、設計の際にダイ間プロセスばらつきに基づく固定設計コーナーモデルを全トランジスタに適用する方法である。さらに、設計目標、例えば性能、セットアップ時間、保持時間、アクティブ及び漏れ電力消費量、等、に従ってＶｄｄ及び温度が別個に選択される。例えば、従来は、臨界経路の性能検証にはＳＳＳＳコーナー（低ＮＭＯＳ、低ＰＭＯＳ、低温度、低Ｖｄｄ）が用いられる。ＳＳＳＳコーナーは、各構成要素に関する最悪の状態を表し、従って、これらの極端な性能上の制約条件に合格した設計がタイミング上の制約に関する仕様を満たしているとみなされる。
【００２３】
しかしながら、固定コーナーシミュレーションは、ダイ内ばらつきを含まないため、該手法は、縮小されたデバイスにおけるミスマッチの有意性に起因して、１００ｎｍ未満のメモリ設計における信頼できる最悪事態を代表していない。ＳＲＡＭにおける適切なデータ検知に関しては２つの異なる信号経路が関わっている（例えば、図１を参照）。経路１は、サブアレイイネーブルからビット線放電（ΔＶＢＬのビット線分離を有する）への経路であり、経路２は、サブアレイイネーブルから（ｔＳＡＥにおいて起動する）センス増幅器イネーブルへの経路である。正確な検出のためにΔＶＢＬ ＭＩＮが要求されると仮定して、ｔＳＡＥは、
【数１】
【００２４】
を満たすように慎重に設計される。ダイ内プロセスばらつきを考慮した場合は、経路１が低速で経路２が高速であるときに真の最悪事態が発生する。この歪みは、放電時間を短縮し、最終的には、正確なデータ検出に要するビット線分離を低下させる。このことは、従来の方法における単純設計コーナーシミュレーションでは捕捉できない。
【００２５】
各経路に関して異なるコーナー、例えば経路１（ビット線分離）に関する低速コーナー（ＳＳ）３３０及び経路２（センス増幅器オフセット）に関する高速コーナー（ＦＦ）３２０、を選択し、
【数２】
【００２６】
を確実にすることは、読み取り不具合が発生しないようにするための１つの方法であることができる（例えば、図３を参照）。設計マージン３１０は、単に、高速コーナー３２０及び低速コーナー３３０の分離である。しかしながら、トランジスタミスマッチは１００ｎｍ未満技術のノードにおいて増大するため、この方法は、極端に控えめな設計になり、実際上達成される性能を深刻なレベルで損なう可能性がある。
【００２７】
固定コーナーシミュレーションは、次のような限界を有する。第１に、トランジスタばらつきが有意な要因になる可能性がある１００ｎｍ未満の設計におけるＳＲＡＭの真の最悪時の組み合わせをシミュレーションすることができない。第２に、シグマ信頼性が歩留まり要求だけでなくメモリの容量にも依存する埋め込み型メモリの歩留まり推定には適さない（例えば、図２を参照）。
【００２８】
モンテカルロモデルは、上限及び下限を設定する固定コーナーモデルとは対照的にすべての繰り返しに関するデバイス特性のランダムなばらつきを生成することができる。従って、モンテカルロシミュレーション結果は、回路特性の分布を示す。しかしながら、固定コーナーシミュレーションは、全トランジスタに関して最悪の歪みを想定するため、楽観的な結果又は悲観的な結果のいずれも生成することができる。楽観的な結果は、固定コーナーシミュレーションを用いたＳＲＡＭ読み取り経路において得られ、その理由は、ビットセル読み取り電流及びビット線追跡経路の両方が１つの方向に歪められてより大きいΔＶＢＬが得られるためである。単純なインバータチェーンに関する固定コーナーシミュレーションでは、インバータ間における遅延分布の平均化の影響を考慮に入れないため悲観的な結果を示す。モンテカルロシミュレーションは、ダイ間ばらつき及びダイ内ばらつきの両方をモデル化することができ、その結果得られる分布は不具合確率の傾向に関してより多くの情報を提供するため強力な手段になることができる。
【００２９】
モンテカルロシミュレーション技法は上記のような利点を有するが、ＳＲＡＭに適用する際には幾つかの問題が存在する。第１に、モンテカルロシミュレーションの主な欠点は、計算時間が長いことである。これらの計算は、数多くのトランジスタ及びパラメータがシミュレーションに関わっているときに指数的に複雑になる可能性がある。例えば、１Ｍｂの埋め込み型メモリが９０％の総歩留まりを有するようにするために５．２のシグマ信頼性が用いられる（例えば、図２を参照）。この値は、０．１ｐｐｍの不具合率に相当する。すなわち、１つの不具合を見つけるために１０００万回を超える繰り返しを試みることになり、全体的な計算時間が受け入れ不能な長さになる。さらに、複数の回路ブロックが関わっているときにどのような方法で分布を結合させるべきかが不明確である。ＳＲＡＭにおいては、ビット線分離は、それ自体の分布を有することになり、センス増幅器もオフセット分布を有することになる。
【００３０】
１つの単純な方法は、不具合率が決定されるまでシステム全体のモンテカルロシミュレーションを繰り返し実行し、中間的なノードの分布に関する懸念がないようにすることである。しかしながら、このシステム全体のシミュレーションは、要求される時間及び資源に起因して非実際的である。
【００３１】
本発明の実施形態は、過度の計算の複雑さという負担を被ることなしにモンテカルロシミュレーションを利用することができる。例えば、計算効率を向上させるために、実施形態は、解析された経路を次のブロック、すなわち、（ｉ）ビット線分離ばらつき、（ｉｉ）追跡経路遅延（センス増幅器イネーブル時間（ｔＳＡＥ）ばらつき、及び（ｉｉｉ）センス増幅器オフセットばらつき、に分割して各ブロックに別々に焦点を合わせることができる。各ブロックの統計的分布を結合して全体的システムの信頼性を推定することができる。従って、以下の説明では、プロセスばらつき、例えばしきい電圧（ＶＴ）ミスマッチ、に起因する読み取りアクセス不具合において関わる可能性がある平均ビットセル読み取り電流（ＩＡＶＧ）のばらつきとその結果生じるΔＶＢＬのばらつき、センス増幅器イネーブル時間（ｔＳＡＥ）のばらつき、及びセンス増幅器オフセット電圧（ＶＯＳ＿ＳＡ）について対処する。
【００３２】
ビット線分離は、以下のようなアルファ電力モデルを用いて表すことができる。
【数３】
【００３３】
ここで、ＶＤＤは、電源電圧であり、ＣＢＬは、ビット線キャパシタンスであり、αは、キャリア速度飽和インデックス（一般的には１乃至２であり、例えば長チャネルデバイスの場合はα＝２、短チャネルデバイスの場合は
【数４】
【００３４】
であり、ｔは、ビット線放電時間である。ＶＴ分布は、主にランダムドーピング変動に起因し、ガウス分布によって与えられる（例えば、ここにおいて参照されることによって全体が組み入れられている、A. Asenov et al., “Simulation of Intrinsic Parameter Fluctuations in Decananometer and Nanometer-scale MOSFETs”(デカナノメータ及びナノメータ規模のＭＯＳＦＥＴにおける固有のパラメータ変動のシミュレーション)、IEEE Trans. On. Electron Devices、vol.50、no.9、Sep 2003）を参照すること）。従って、ＩＡＶＧ及びΔＶＢＬも以下のようにガウス分布によってモデル化することができる。
【数５】
【００３５】
上記の方程式において、μＸは、Ｘの平均であり、σＸは、Ｘの標準偏差である。従って、μΔＶＢＬは、ビット線分離（ΔＶＢＬ）の平均であり、σＩＡＶＧは、平均ビットセル読み取り電流（ＩＡＶＧ）の標準偏差である。ｔ及びＣＢＬは、ＩＡＶＧと独立しているため、以下の方程式が成立する。
【数６】
【００３６】
これらの一般的には線形の関係は、図４のグラフに示されるシミュレーション結果において容易に観測される。図４において、グラフは、ビット線分離の平均及び標準偏差をビット線放電時間（例えば、ｔＳＡＥ）の関数として示す。さらに、追跡経路は、従来は論理ゲートと追跡ビットセルとを含むため、ｔＳＡＥ分布は、ガウス分布によってモデル化することができる（例えば、ここにおいて参照されることによって全体が組み入れられている、M. Eisele et al., “The Impact of Intra-Die Device Parameter Variations on Path Delays and on the Design for Yield of Low Voltage Digital Circuits”（低電圧デジタル回路の経路遅延及び歩留まり設計に対するダイ内デバイスパラメータばらつきの影響）、IEEE Trans. On Very Large Scale Integration System、Vol.5、No.4、pp.360-368、Dec 1997を参照）。従って、ΔＶＢＬ分布は、ＩＡＶＧ及びｔＳＡＥの分布を結合することによって入手され、その結果以下の方程式が得られる。
【数７】
【００３７】
ΔＶＢＬ分布を得るために、分布Ｎｔ（μｔＳＡＥ，σ２ｔＳＡＥ）に当てはまるｔＳＡＥに関するランダム値が生成される。各値が、図４から抽出された平均及び標準偏差方程式内に当てはめられてμΔＶＢＬ及びσΔＶＢＬが見つけ出される。得られたμΔＶＢＬ及びσΔＶＢＬは、ＮＶ内に当てはめて単一のランダム値ΔＶＢＬを生成することができる。このプロセスを複数回繰り返して機能ブロック図及びシステムの全体的分布を達成させることができる。
【００３８】
図５Ａは、センス増幅器イネーブル時間（ｔＳＡＥ）のガウス分布に関するビット線電圧分布を示すグラフである。図５Ａは、ΔＶＢＬが歪んだガウス分布５５０を形成することを示す。歪みは、第１の分布５４０を形成するセンス増幅器イネーブル時間（例えば、ｔＳＡＥ１、ｔＳＡＥ２、及びｔＳＡＥ３）のばらつきの結果生じる。センス増幅器イネーブル時間ばらつきは、ビット線電圧のばらつきに対しても影響を及ぼす（例えば、５１０、５２０、及び５３０）。一般的には、ビット線分離は、読み取り動作中にセンス増幅器イネーブル時間が長くなる（例えば、ｔＳＡＥ３）のに応じて平均及び標準偏差が大きくなることを示す（例えば、５３０）。その結果得られた分布の結合の結果、ビット線電圧分離ΔＶＢＬの歪んだガウス分布が得られる。ビット線分離（５１０、５２０、及び５３０）及び追跡経路遅延（５４０）の両方とも、例示目的上ガウスであると仮定される。平均（ｔＳＡＥ）及び標準偏差（ｔＳＡＥ）は、追跡機構遅延の関数である（例えば図４を参照）。従って、センス増幅器における入力電圧（例えば５５０）は、ビット線分離（例えば、５１０、５２０、及び５３０）の分布及びセンス増幅器イネーブル時間（例えば、５４０）の分布の両方の関数である。
【００３９】
ワード線がイネーブルにされてビット線が放電を開始した時点で、ビット線分離の平均及び標準偏差の両方が増大する。従って、追跡機構の精度を用いてセンス増幅器５５０の入力電圧を予測することができる。図５Ａは、固定値の代わりに分布であるばらつきセンス増幅器イネーブルｔＳＡＥの例を示す。図５Ｂは、ｔＳＡＥが（例えば、常にまったく同じ時間に起動される）固定値である理想的なケースを示す。ｔＳＡＥ５６０が固定値である場合は、ｔＳＡＥ５６０における分布５７０ΔＶＢＬは、センス増幅器５８０の入力電圧に等しく、従って歪んだガウス分布は存在しない。
【００４０】
図６は、ビット線分離（ΔＶＢＬ）の歪んだガウス分布と当てはめられたガウス分布の比較を示したグラフである。ＮｔＳＡＥ（１ｎｓ、１００ｐｓ）が適用されたときのΔＶＢＬ分布及び当てはめられたガウス分布ＮＶ（２５３．４ｍＶ、４０．９ｍＶ）が示される。ΔＶＢＬ歪んだガウス分布は、当てはめられたガウス分布の平均値よりも１シグマ小さいポイントである０から１までのシグマポイント６１０の部分的曲線のみに当てはまる。従って、本発明の実施形態は、傾きが１シグマポイントにおいて極性を変えるため、歪んだガウス曲線の最悪時のテールエンドへの正確で単純な当てはめを提供する。両方のケースにおける当てはめられた面積と全体的な面積の比は２％未満の誤差でマッチするため正規化プロセスは不要である（例えば、表１を参照）。このことは、最悪時のテール領域における当てはめられたガウス分布が妥当であることを確認する。
【表１】
【００４１】
方程式（４）は、ΔＶＢＬ及びｔＳＡＥの分布を結合した式である。システムの信頼性をさらに決定するために、本発明の実施形態は、ΔＶＢＬ及びセンス増幅器オフセット電圧ＶＯＳ＿ＳＡの分布を結合する。ΔＶＢＬ（又はセンス増幅器入力電圧（ΔＶＢＬ））及びＶＯＳ＿ＳＡの結合された分布に関する観測事項は以下のとおりである。
【００４２】
（ｉ）ΔＶＢＬ＞ＶＯＳ＿ＳＡである場合は、読み取り動作は成功である。
【００４３】
（ｉｉ）２つのガウス分布を加えることで、２つの最初の分布からの２つの分散の和に等しい分散を有するガウス分布が生成される。
【００４４】
（ｉｉｉ）各側が“１”又は“０”を読み取る責任を有するためＶＯＳ＿ＳＡにおける両方のテール（ｔａｉｌ）を考慮すべきである。
【００４５】
デバイスしきい値変動に起因するＶＯＳ＿ＳＡ及びΔＶＢＬのばらつきは独立しているため、目標となる全体的な標準偏差σＶｏｖｅｒａｌｌは、以下の方程式によって表すことができる。
【数８】
【００４６】
解析された（例えば、臨界）経路に関してｚ−σ信頼性が用いられる場合は、ｘ−σをＶＯＳ＿ＳＡに及びｙ−σをΔＶＢＬに割り当てることができ、従ってｘ２＋ｙ２＝ｚ２である。さらに、ビット線分離が解析された経路における検出マージンよりも大きくなるようにするために、ΔＶＢＬのｙ−σをＶＯＳ＿ＳＡのｘ−σよりも大きくすべきである。例えば、ｚは、目標歩留まりを達成させるために〜５シグマであり（例えば、図２参照）、従って、１つの解法は、ΔＶＢＬを〜４シグマ、ＶＯＳ＿ＳＡを〜３シグマにすることである。
【００４７】
従って、本発明の実施形態は、プロセスばらつき耐性メモリに関する設計マージンガイドラインを提供することができる。例えば表１を用いて、ビット線追跡機構（ｔｒａｃｋｉｎｇ ｓｃｈｅｍｅ）、読み取りアクセス時間、及びセンス増幅器（ＳＡ）設計に関する設計マージンガイドラインを確立することができる。図７は、ビット線の平均放電時間が１ｎｓであると仮定した場合に、５シグマ読み取りアクセス不具合を目標としたときのＳＡと追跡機構設計との間における設計上の妥協例を示すグラフである。所定の追跡機構標準偏差に関して、ＳＡオフセットの３シグマポイントが曲線７１０の下方にとどまるかぎりにおいては、５シグマ歩留まりを満たしている。例えば７２０に関して、センス増幅器イネーブル（ＳＡＥ）信号に関する標準偏差が小さい場合は（例えば、〜７５ｐｓ）、ＳＡオフセットの３シグマポイントを増大させることができる（例えば、〜１００ｍＶ）。しかしながら、７３０に関して、ＳＡＥ信号に関する標準偏差が大きい場合は（例えば、〜１５０ｐｓ）、ＳＡオフセットの３シグマポイントは低下される（例えば、〜５０ｍＶ）。
【００４８】
センス増幅器イネーブル（ＳＡＥ）信号の標準偏差及びＳＡオフセットの３シグマポイントの両方が小さい場合は、公称放電時間を短くすることができるか、又は異なるアレイアーキテクチャ、例えばビット線におけるセル数の変更、を考慮することができる。いずれの場合においても、新しいシミュレーションを実行し、その結果表１及び図７に関して異なる値が得られることになる。従って、本発明の実施形態は、シミュレーションされるべき様々な設計変更の影響及び見つけるべき最適な設計上の妥協点を考慮する。
【００４９】
センス増幅器は、所定の入力に合格するか又は不具合になる。正確な解答を得る上ではΔＶＢＬ＞ＶＯＳ＿ＳＡで十分であると仮定される。ＶＯＳ＿ＳＡの分布は、複数の独立して生成された（又は、同等のモンテカルロ法により繰り返された）センス増幅器を使用し、これらのセンス増幅器のうちのどれだけの数が所定の固定された入力に関して不具合であったかを確認することによって得ることができる。例えば、理想的なケースにおいては、ゼロに近い電圧差によって〜５０％の不具合率になる。従って、ＢＬとＢＬｂ（ΔＶＢＬ）との間における電圧差を増大させることで、不具合確率を引き下げることができる。図８は、ＶＯＳ＿ＳＡの分布を示すグラフである。このグラフは、ｘ軸上の入力電圧を、モンテカルロの繰り返しによって生成することができる１０００の独立して生成されたセンス増幅器に印加することによって作成することができる。シミュレーションの性質に起因して、結果は累積的に入手される。累積分布関数（ｃｄｆ）を確率密度関数（ｐｄｆ）に変換することは複雑ではないが、本発明の実施形態においても必要ない。図９は、詳細がより明確に観測されるように対数目盛上でのＶＯＳ＿ＳＡの分布を示したグラフである。曲線９１０は、ＶＯＳ＿ＳＡに関する当てはめられた曲線であり、曲線９２０は、シミュレーションによる実際値である。
【００５０】
解析された（臨界）経路に関しては５シグマ信頼性が希望されると仮定した場合、ＶＯＳ＿ＳＡには３シグマ、ΔＶＢＬには４シグマを割り当てることができる。これで、αｏｖｅｒａｌｌ＞５シグマ歩留まりを保証するために以下の方程式が真であるべきである。
【００５１】
｜“１”（又は“０”）の読み取りのＶＯＳ＿ＳＡの３シグマポイント｜＜｜入力“１”（又は“０”）に関するΔＶＢＬの４シグマポイント｜ （６）
大きさを求める理由は、ＶＯＳ＿ＳＡには２つの３シグマポイントが存在し、このうちの１つは負である可能性が非常に高いためである。比較すべきケースが２つ、すなわち“０”を読み取るケース及び“１”を読み取るケース、が存在することに注目すること。理想的には、ＶＯＳ＿ＳＡの平均はゼロであるべきである。従って、いずれのケースを比較するかは問題でないはずである。しかしながら、ＶＯＳ＿ＳＡの平均は正値又は負値のいずれでもあることができ、その結果、一方のケースのほうが大きさがより大きくなる。
【００５２】
図１０は、平均放電時間（すなわち、センス増幅器がイネーブルにされるまでの時間（ｔＳＡＥ））が増大するのに応じたＶＯＳ＿ＳＡの３シグマポイント１０４０とΔＶＢＬの４シグマポイント（１０１０、１０２０及び１０３０）との間の関係を示したグラフである。標準偏差は１０１０＞１０２０＞１０３０であり、図１０の下降線に関して増大することに注目すること。５シグマ信頼性を満たすためには、４シグマポイント（１０１０、１０２０及び１０３０）は３シグマ値（すなわち、１０５０）の上方にとどまるべきであり、このことは、当業者によって明確に理解されることになるように、幾つかの方法を通じて達成させることができる。例えば、以下の方法を考慮することができる。
【００５３】
（ｉ）平均放電時間を長くする。
【００５４】
（ｉｉ）ＶＯＳ＿ＳＡの標準偏差を小さくする。タイミング上の制約が厳しく放電時間を長くするのが不可能である場合は、ＶＯＳ＿ＳＡの３シグマポイントがΔＶＢＬの４シグマポイントよりも低くなるようにセンス増幅器を再設計する。
【００５５】
（ｉｉｉ）ｔＳＡＥの標準偏差を小さくできるように追跡機構を修正する。図１０は、標準偏差を（１０１０から１０３０に）小さくすることが、必要な放電時間を総放電時間のうちの有意な割合だけ短くできることを示す（例えば、１０６０を参照）。
【００５６】
ビットセルは高いインテグレーションを確保するために最小のトランジスタを使用しさらにセンス増幅器はしきい電圧のミスマッチの影響を受けやすいため、プロセス技術の規模が小さくなるに従い、寸法が小さいほど悪化するプロセスばらつきが、メモリ設計における最も難しい課題の１つになっている。本発明の実施形態は、過度に控えめな回路設計を行うことなしに、メモリ読み取りアクセスに関する希望される歩留まりを達成させるための統計的メモリ設計方法を提供する。読み取りアクセス不具合に寄与する３つの構成要素（ビットセル、追跡機構、及びセンス増幅器）が別々にシミュレーションされ、統計的シミュレーション結果が結合されて全体的読み取りアクセス不具合が推定される。希望される歩留まりが満たされない場合は、本発明によってアクセス時間の増大、より大きいセンス増幅器、及び追跡機構を修正することができ、さらに詳細な修正要求事項を決定して評価することができる。従って、本発明実施形態は、メモリ設計を最適化するために初期の設計段階において大きな柔軟性と適応性を提供する。
【００５７】
本発明の実施形態は、ここにおいて開示される実施形態と関連して説明されるプロセス、一連の動作、機能及び／又はアルゴリズムを実行するための方法を含むことができることを当業者は明確に理解するであろう。例えば、図１１は、本発明の実施形態を示す流れ図である。この方法は、最初に回路を機能ブロック１１１０に分割することができる。例えば、上述されるように、機能ブロックは、ワード線からビット線分離への経路、ビット線追跡経路及び／又はセンス増幅器を含むことができる。機能ブロックの各々に関する分布は、計算することができる１１２０。例えば、上述されるように、分布は、ビット線分離電圧分布、追跡経路遅延分布及び／又はセンス増幅器オフセット分布を含むことができる。統計的分布は、ダイ間及びダイ内プロセスばらつきを含むプロセスばらつきパラメータに基づくことができる。これで、各ブロックの分布を結合して回路の信頼性を検証することができる１１３０。ここにおいて説明されるように、回路が希望される歩留まりを満たす場合に回路の信頼性が検証される（例えば、図２及び方程式５を参照）。
【００５８】
図１２は、本発明の少なくとも１つの実施形態による機能のより詳細な流れ図である。例えば、ブロック１２１０において、解析されるべきメモリの読み取り回路を、ワード線からビット線分離への経路と、ビット線追跡経路と、センス増幅器とを含む機能ブロックに分割することができる。これで、ビット線電圧分離１２２０及びセンス増幅器イネーブル時間（例えば、ｔＳＡＥ）１２３０の統計的分布を決定することができる。次に、ビット線分離電圧及びセンス増幅器イネーブル時間分布１２４０に基づいてセンス増幅器入力電圧分布（ΔＶＢＬ）を決定することができる。例えば、ビット線分離電圧は、センスイネーブル時間の関数であるガウス分布としてモデル化することができる（例えば、図４及び５Ａ及び方程式４を参照）。ビット線分離電圧及びセンスイネーブル時間の結合された分布の結果、センスイネーブル分布を含む方程式４からのビット線分離電圧（ΔＶＢＬ）の分布であるセンス増幅器電圧入力の分布が得られる。
【００５９】
ブロック１２５０において、センス増幅器オフセットに関する分布を決定することができる。次に、ブロック１２６０において、センス増幅器入力電圧分布（ΔＶＢＬ）をセンス増幅器オフセット電圧（ＶＯＳ＿ＳＡ）の分布と結合して回路の信頼性を検証することができる（例えば、方程式５を参照）。上述されるように、センス増幅器オフセット分布（ＶＯＳ＿ＳＡ）は、複数のセンス増幅器モデルを生成し、所定の入力電圧に関して不具合になる幾つかの生成されたセンス増幅器を決定することによって決定することができる。当業者によって明確に理解されるように、オフセット分布は、プロセスばらつきパラメータ及びセンス増幅器の実際の設計の関数になる。しかしながら、センス増幅器設計は、解析された所定のメモリ回路に関して同じになるため、分布は、プロセスばらつきの関数になる。
【００６０】
従って、回路設計に対するプロセスばらつきの影響は、各機能ブロックに関してモデル化することができる。各ブロックに関する統計的分布を決定することができ、その分布を結合して所定のプロセスに関する回路設計の全体的信頼性を決定することができる。さらに、本発明の実施形態は、回路設計が希望される歩留まりを満たさない場合に再考すべき修正されたメモリ設計を考慮する。例えば、信頼性が検証されない場合は、機能ブロックのうちの１つの機能ブロックの少なくとも１つの構成要素を修正して新しい回路設計を生成することができる。各々の機能ブロック又は修正されたブロックに関する統計的分布を再計算することができる。これで、各ブロックの再計算された統計的分布を結合して新しい回路設計の信頼性を検証することができる。
【００６１】
さらに、ここにおいて開示される実施形態に関係して説明される様々な例示的論理ブロック、一連の動作、機能及び／又はアルゴリズムは、電子ハードウェアとして、コンピュータソフトウェアとして、又は両方の組合せとして実装できることを当業者は明確に理解するであろう。ハードウェアとソフトウェアのこの互換性を明確に例示するため、上記においては、様々な例示的構成要素が各々の機能の観点で一般的に説明されている。該機能がハードウェアとして又はソフトウェアとして実装されるかは、全体的システムに対する特定の用途上の及び設計上の制約事項に依存する。当業者は、説明されている機能を各々の特定の用途に合わせて様々な形で実装することができるが、これらの実装決定は、本発明の適用範囲からの逸脱を生じさせるものであるとは解釈すべきではない。
【００６２】
ここにおいて開示される実施形態と関係して説明される方法、順序及び／又はアルゴリズムは、ハードウェア内において直接具現化させること、プロセッサによって実行されるソフトウェアモジュール内において具現化させること、又はこれらの２つの組合せにおいて具現化させることができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能なディスク、ＣＤ−ＲＯＭ、又は当業において既知であるその他のあらゆる形態の記憶媒体において常駐することができる。１つの典型的な記憶媒体をプロセッサに結合させ、プロセッサが記憶媒体から情報を読み出すようにすること及び記憶媒体に情報を書き込むようにすることができる。代替として、記憶媒体は、プロセッサと一体化させることができる。
【００６３】
従って、本発明の実施形態は、回路を機能ブロックに分割することと、これらの機能ブロックの各々に関する統計的分布を決定することと、各ブロックの統計的分布を結合して回路の信頼性を検証すること、とを含むプロセスばらつき耐性メモリ設計方法を具現化したコンピュータによって読み取り可能な媒体を含むことができる。ここにおいて明示されていないが、本発明の実施形態は、ここにおいて説明されるステップ、一連の動作、機能及び／又はアルゴリズムのうちのいずれかを具現化したコンピュータによって読み取り可能な媒体を含むことができることを当業者は明確に理解するであろう。従って、本発明は、示された例に限定されるものではなく、ここにおいて説明される機能を果たすためのあらゆる手段が本発明の実施形態に含まれる。
【００６４】
上記の開示は、本発明の実施形態例を示す一方で、添付された請求項によって定義される本発明の適用範囲から逸脱せずに様々な変更及び修正をここにおいて行うことができることが注目されるべきである。ここにおいて説明される本発明の実施形態による方法クレームの機能、ステップ及び／又は動作は、特定の順序で実行する必要がない。さらに、本発明の要素は、単数形で説明又は請求することができるが、単数形に限定することが明示されない限り複数形が企図される。
【技術分野】
【０００１】
３５Ｕ．Ｓ．Ｃ．§１１９に基づく優先権の主張
本特許出願は、“Process Variation Aware Memory Design Methodology”（プロセスばらつき認識メモリ設計方法）という題名を有し、これの譲受人に対して譲渡され、これによって参照されることによって明示でここに組み入れられている米国仮特許出願番号６０／８６８，９００（出願日：２００６年１２月６日）に対する優先権を主張するものである。
【０００２】
本発明の実施形態は、半導体設計に関するものである。より具体的には、本発明の実施形態は、メモリ設計方法及びシステムに関するものである。
【背景技術】
【０００３】
プロセス技術スケーリングは、複雑な機能を実装することを目的とする数多くの型のコアを含むシステム・オン・チップ（ＳｏＣ）の実現に役立っている。国際半導体技術ロードマップ（ＩＴＲＳ）によると、メモリはこれらのＳｏＣのますます大きな割合を占めるようになってきており、この傾向は続くことが予想される。ＳｏＣには、ＳＲＡＭ、ＤＲＡＭ、及び／又はフラッシュメモリ等の様々なメモリ型が埋め込まれている。ＳＲＡＭは、標準的なＣＭＯＳプロセス技術を用いて簡単に一体化できるため圧倒的な割合を占める埋め込み型メモリとなっている。
【０００４】
プロセス技術スケーリングは、ランダムなドーピング変動、ウェル近接効果（ＷＰＥ）、及びゲートラインエッジラフネス（ＬＥＲ）に起因してプロセスばらつきを増大させる。プロセスばらつきは、回路特性の有意な変化を引き起こし、全体的な回路の挙動をモデル化するのを困難にする。従って、増大したプロセスばらつきに起因して、１００ｎｍ未満のプロセスノードにおいて回路性能を推定することがますます重要になりつつある。設計マージンが過度に控えめであることは、複雑さ、設計努力、及びコストを増大させることになる。他方、プロセスばらつきを過小評価することは、性能低下さらには機能不良にさえ至ることになる。
【０００５】
プロセスばらつきは、一般的には、次の２つのカテゴリ、すなわち、ダイ間ばらつき及びダイ内ばらつき、に分類することができる。ダイ間ばらつきに関しては、ダイ内の全トランジスタのプロセスパラメータが１つの方向に同じ量だけ移動される。従来の設計コーナーシミュレーション方法（すなわち、低速、典型的、及び高速）は、このような同時並行した移動を網羅することができる。他方、ダイ内ばらつきは、プロセスパラメータの移動をダイ内の各々のトランジスタごとに異なる方向に変化させ、その結果トランジスタ間におけるプロセスパラメータミスマッチが生じる可能性がある。従って、ダイ内ばらつきの特徴を描写するために統計的シミュレーションを用いることができる。ダイ内ばらつきは、体系的ばらつきと、ランダムばらつきと、を含む。ランダムなドーピング変動に起因するしきい電圧（ＶＴ）ミスマッチは、有意なランダムばらつき源である。ナノスケールプロセス技術において極端に小さいＭＯＳＦＥＴチャネルエリア内には限られた数のドーパント原子が存在するため、ランダムなドーピング変動は、重大なしきい値ばらつきが発生し、重大なしきい値ばらつきがダイ内ばらつきの有意な一部になる。
【０００６】
しきい電圧ミスマッチは、トランジスタ面積（幅×長さ）の平方根に反比例する。高いアレイ効率を維持することを目的として技術のスケーリングによってセルサイズが縮小されているため、しきい電圧ミスマッチは、メモリ設計における１つの難題になっている。プロセスばらつきに起因するメモリ不具合は、一般的には、１）読み取り安定性不具合、２）書き込み不具合、３）保持（ｈｏｌｄ）不具合及び４）読み取りアクセス不具合に分類することができる。読み取り安定性不具合及び保持不具合は、メモリセル内でのトランジスタ間のしきい電圧ミスマッチに主に起因するとみなすことができる。書き込み不具合は、セル内でのしきい電圧ミスマッチ及びワード線パルス幅が狭いことが原因で発生する可能性がある。
【０００７】
読み取りアクセス不具合には、平均ビットセル読み取り電流（ＩＡＶＧ）のばらつき、センス増幅器イネーブル時間（ｔＳＡＥ）のばらつき、及びセンス増幅器オフセット電圧（ＶＯＳ＿ＳＡ）が関わっている。ここにおいて全体が組み入れられている、S. Mukhopadhyay, et al., “Modeling of Failure Probability and Statistical Design of SRAM Array for Yield Enhancement in Nanoscaled CMOS”（ナノスケーリングされたＣＭＯＳにおける歩留まり向上に関するＳＤＲＡＭアレイの不具合確率及び統計的設計のモデル化）、IEEE Trans. On Computer-Aided Design of Integrated Circuits and Systems、vol.24、no.12、pp.1859-1880、Dec 2005において読み取りアクセス不具合確率が概説されている。提案されるモデルは、固定されたＶＯＳ＿ＳＡを使用し、従ってＶＯＳ＿ＳＡの統計的分布を無視している。さらに、ｔＳＡＥのばらつきが考慮されなかった。ｔＳＡＥ及びＶＯＳ＿ＳＡの分布は、ここにおいて全体が組み入れられている、R. Heald et al., “Variability in Sub-100nm SRAM Designs”（１００ｎｍ未満のＳＤＲＡＭ設計における可変性）、IEEE/ACM Int. Con. on Computer Aided Design、pp. 347-352、Nov 2004-12において説明されている。しかしながら、メモリアーキテクチャを最適化するためにＩＡＶＧ、ｔＳＡＥ及びＶＯＳ＿ＳＡの統計的分布の結合が用いられていない。
【０００８】
検出マージンを増大させることを目的とした統計的シミュレーションによるセンス増幅器の最適化が、参照されることによって全体がここに組み入れられている、B. Amrutur et al., “A Replica Technique for Word Line and Sense Control in Low-Power SRAMs”（低電力ＳＲＡＭにおけるワード線及び検出制御に関する複製技法）、IEEE Journal of Solid State Circuits、vol. 33、no.8、pp. 1208-1219、August 1998によって強調されている。センス増幅器に関する高い歩留まりを達成させることを目的とした、センス増幅器数に従ったしきい電圧ミスマッチの適切な標準偏差数字が、S. Lovett et al. による１つの記事, “Yield and Matching Implications for Static RAM Memory Array Sense-Amplifier Design”（静的ＲＡＭメモリアレイセンス増幅器設計に関する歩留まり及びマッチングの意味合い）、IEEE Journal of Solid-State Circuits、vol. 35、no.8、pp.1200-1204、Aug 2000 において提案された。しきい電圧の標準偏差を用いた歩留まり推定が、参照されることによって全体がここに組み入れられている、T Pengによる１つの記事、“How much Mismatch Should be Simulated in the High Density SRAM Sense Amplifier Design”（高密度ＳＲＡＭセンス増幅器設計においてどの程度のミスマッチをシミュレーションすべきか）、IEEE Annual、Int. Reliability Physics Sym.、pp.672-673、Apr 2005において提示された。
【０００９】
メモリ設計におけるプロセスばらつきの個々の側面は既に分析されているが、従来の方法は、プロセスばらつき耐性メモリ設計及びプロセスばらつき耐性メモリ設計に関する設計方法を達成させるために、ビットセル読み取り電流のばらつき、センス増幅器をイネーブルにするビット線追跡経路の遅延ばらつき、及びセンス増幅器オフセット電圧を結合させない。
【発明の概要】
【００１０】
本発明の典型的実施形態は、ディープサブミクロン技術におけるプロセスばらつきを有するプロセスばらつき耐性メモリ設計に関するシステム及び方法を対象とする。
【００１１】
従って、本発明の一実施形態は、回路を機能ブロックに分割することと、 前記機能ブロックの各々に関する統計的分布を決定することであって、前記統計的分布は、プロセスばらつきパラメータに基づくことと、各ブロックの統計的分布を結合して前記回路の信頼性を検証することであって、前記信頼性は、前記回路が希望される歩留まりを満たす場合に検証されること、とを備えるメモリ設計方法を含むことができる。
【００１２】
本発明の他の実施形態は、プロセスばらつき耐性メモリを設計するための方法であって、回路を機能ブロックに分割することと、 前記機能ブロックの各々に関する統計的分布を決定することであって、前記統計的分布は、プロセスばらつきパラメータに基づくことと、各ブロックの統計的分布を結合して前記回路の信頼性を検証することであって、前記信頼性は、前記回路が希望される歩留まりを満たす場合に検証されること、とを備える方法、を具現化したコンピュータによって読み取り可能な媒体を含むことができる。
【図面の簡単な説明】
【００１３】
本発明の実施形態及び本発明の付随する利点の多くは、以下の発明を実施するための形態を参照しさらに本発明を制限することなしに例示することを唯一の目的として提示された添付図面を併用して理解することによってより完全な理解が容易に可能になるであろう。
【図１】静的ランダムアクセスメモリ（ＳＲＡＭ）の読み取り回路のブロック図である。
【図２】目標歩留まりを達成させることを目的とするプロセスのシグマとメモリサイズの関係を示したグラフである。
【図３】センス増幅器オフセット及びビット線分離分布の固定コーナー分析を示したグラフである。
【図４】ビット線分離電圧及びビット線放電時間の平均及び標準偏差を示したグラフである。
【図５Ａ】センス増幅器入力部における電圧の真の分布と電圧の理想的な分布の関係を示したグラフである。
【図５Ｂ】センス増幅器入力部における電圧の真の分布と電圧の理想的な分布の関係を示したグラフである。
【図６】ビット線分離の歪んだガウス当てはめを示したグラフである。
【図７】特定の平均放電時間に関するセンス増幅器オフセット電圧と追跡機構設計との間における設計上の妥協を示したグラフである。
【図８】センス増幅器オフセットの分布を示したグラフである。
【図９】対数目盛上におけるセンス増幅器オフセットの累積分布関数（ｃｄｆ）を示したグラフである。
【図１０】センス増幅器オフセットの３シグマポイント及びセンス増幅器入力の４シグマの比較を示したグラフである。
【図１１】プロセスばらつき耐性メモリを設計するための方法を示した流れ図である。
【図１２】プロセスばらつき耐性メモリを設計するための方法を示した流れ図である。
【発明を実施するための形態】
【００１４】
本発明の特定の実施形態を対象とする以下の説明及び関連する図面において本発明の側面が開示される。本発明の適用範囲から逸脱することなしに代替実施形態を案出することができる。さらに、本発明の関連する詳細を曖昧にしないことを目的として、本発明のよく知られた要素は詳細には説明されないか又は省略される。
【００１５】
ここにおいて用いられる「典型的な」という表現は、“1つの例、事例、又は実例”を示すことを目的とするものである。ここにおいて“典型的な”実施形態として説明されるいずれの実施形態も、その他の実施形態よりも好ましい又は有利であるとは必ずしも解釈すべきではない。同様に、“実施形態”又は“本発明の実施形態”という表現は、本発明の全実施形態が説明される特徴、利点又は動作モードを含むことを要求するものではない。
【００１６】
さらに、多くの実施形態は、例えば計算装置の要素によって実行される一連の動作に関して説明される。ここにおいて説明される様々な動作は、特定の回路（例えば、特定用途向け集積回路（ＡＳＩＣ））によって、ひとつ以上のプロセッサによって実行されるプログラム命令によって、又は両方の組み合わせによって実行できることが認識されるであろう。さらに、ここにおいて説明されるこれらの一連の動作は、実行された時点でここにおいて説明される機能を関連づけられたプロセッサに行わせる一組の対応するコンピュータ命令を格納しているあらゆる形態のコンピュータによって読み取り可能な記憶媒体内において完全に具現化されているとみなすことができる。従って、本発明の様々な側面は、幾つかの異なる形態で具現化することができ、これらの形態はすべて請求される主題の適用範囲内にあることが企図されている。さらに、ここにおいて説明される実施形態の各々に関して、該実施形態の対応する形態は、ここにおいては、例えば、説明される動作を実行するように“構成された論理”として説明することができる。
【００１７】
メモリ読み取りアクセスに関する希望される歩留まりを達成させるための体系的ＳＲＡＭ設計方法を含む本発明の実施形態がここで説明される。しかしながら、実施形態は、ＤＲＡＭ及びフラッシュメモリ等のその他のメモリ設計に対しても適用可能であることを当業者は明確に理解するであろう。実施形態は、所定の設計の歩留まりを正確に推定するために３つの読み取りアクセス不具合構成要素をひとつに結合する。メモリアーキテクチャ、ビット線追跡機構（ｔｒａｃｋｉｎｇ ｓｃｈｅｍｅ）、読み取りアクセス時間、センス増幅器サイズ、及び初期設計段階における歩留まりを最適化するための実施形態を適用することが可能である。
【００１８】
ＳＲＡＭは、従来は、希望される設計上の性能及び電力上の目標を達成させるための複数のサブアレイ（バンク）含む。各サブアレイは、サブアレイ選択回路等のサブアレイ専用回路以外は同様の構造を有する。サブアレイ内におけるＳＲＡＭ読み取り動作に関するブロックが図１に示される。ブロック１は、サブアレイイネーブルからワード線イネーブルへの経路１０２と、ワード線イネーブルからビット線分離への経路１０４と、を含む。ブロック２は、ビット線追跡機構１０８を通るサブアレイイネーブルからセンス増幅器イネーブルへの経路１０６を含む。ブロック３は、センス増幅器１１０である。読み取り動作に関しては、センス増幅器イネーブル時間（ブロック２）におけるビット線分離（ブロック１）は、センス増幅器オフセット（ブロック３）よりも大きいべきである。以上のように、各ブロックは、ＳＲＡＭ読み取り動作において１つの役割を果たす。
【００１９】
従来は、ワード線イネーブルからビット線分離への経路には２つのトランジスタ（セルのパス及びプルダウントランジスタ１１２、１１４）のみが関わっているため、ビット線分離電圧（“ビット線分離とも呼ばれる）はトランジスタばらつきによる影響を非常に受けやすい。センス増幅器は、理論的には完璧に均衡する対称的な回路として設計されているため、プロセスばらつきはセンス増幅器に対しても有害になる可能性がある。１００ｎｍ未満の技術でのトランジスタミスマッチの発生率が高いことに伴って、回路設計においては入力換算センス増幅器オフセットが重大な問題になってきている。同様に、経路遅延追跡が不確実であることは、性能に対してだけでなくメモリの機能に対しても悪影響を及ぼす可能性がある。
【００２０】
図２は、埋め込み型メモリの異なる容量に関するシグマ信頼性を示す。例えば、１Ｍｂ埋め込み型メモリが９０％の歩留まりを有するようにするために、１回の読み出し動作は少なくとも５．２シグマ信頼性を有するべきである。図２に示されるように、これは、容量が２Ｍｂに増大された場合は５．３３シグマに増大する。図２において、９０％、２１０、９５％、２２０及び９９％、２３０の目標歩留まりに関するシグマとメモリサイズの関係が示される。５１２Ｋｂ、１Ｍｂ、２Ｍｂ、及び４Ｍｂのメモリサイズに関して個別の点が示される。一般的には、ここにおいて用いられるシグマ信頼性又は信頼性は、設計が希望される又は目標とされる歩留まりを達成させる能力を意味する。
【００２１】
本発明の実施形態は、所定の回路設計に関する歩留まりの高速で正確な推定を提供する統計的シミュレーション方法を含む。１００ｎｍ未満技術のノードにおいて発生するトランジスタミスマッチ問題を捕捉するために、ダイ間プロセスばらつき及びダイ内プロセスばらつきの両方をモデル化するモンテカルロモデルを用いることができる（例えば、［背景技術］において説明されるS. Mukhopadhyayを参照すること）。単一の最悪点のみに焦点を合わせる従来の方法とは対照的に、結果的に得られたモンテカルロ分布の形状から抽出された情報を利用することによって向上された精度が達成される。従って、本発明の実施形態は、システム全体を複数の小さい回路レベルのブロック（例えば、ビットセル、ビット線追跡経路、及びセンス増幅器）に分割してこれらのブロックに関するモンテカルロシミュレーションを実行することによって高速かつ効率的なシステムレベルの歩留まり推定を提供する。次に、これらのシミュレーションの結果が結合される。例示する目的上、実施形態が従来の固定コーナー（ｆｉｘｅｄ ｃｏｒｎｅｒ）シミュレーション方法と比較される。
【００２２】
従来の固定コーナーシミュレーション方法は、設計の際にダイ間プロセスばらつきに基づく固定設計コーナーモデルを全トランジスタに適用する方法である。さらに、設計目標、例えば性能、セットアップ時間、保持時間、アクティブ及び漏れ電力消費量、等、に従ってＶｄｄ及び温度が別個に選択される。例えば、従来は、臨界経路の性能検証にはＳＳＳＳコーナー（低ＮＭＯＳ、低ＰＭＯＳ、低温度、低Ｖｄｄ）が用いられる。ＳＳＳＳコーナーは、各構成要素に関する最悪の状態を表し、従って、これらの極端な性能上の制約条件に合格した設計がタイミング上の制約に関する仕様を満たしているとみなされる。
【００２３】
しかしながら、固定コーナーシミュレーションは、ダイ内ばらつきを含まないため、該手法は、縮小されたデバイスにおけるミスマッチの有意性に起因して、１００ｎｍ未満のメモリ設計における信頼できる最悪事態を代表していない。ＳＲＡＭにおける適切なデータ検知に関しては２つの異なる信号経路が関わっている（例えば、図１を参照）。経路１は、サブアレイイネーブルからビット線放電（ΔＶＢＬのビット線分離を有する）への経路であり、経路２は、サブアレイイネーブルから（ｔＳＡＥにおいて起動する）センス増幅器イネーブルへの経路である。正確な検出のためにΔＶＢＬ ＭＩＮが要求されると仮定して、ｔＳＡＥは、
【数１】
【００２４】
を満たすように慎重に設計される。ダイ内プロセスばらつきを考慮した場合は、経路１が低速で経路２が高速であるときに真の最悪事態が発生する。この歪みは、放電時間を短縮し、最終的には、正確なデータ検出に要するビット線分離を低下させる。このことは、従来の方法における単純設計コーナーシミュレーションでは捕捉できない。
【００２５】
各経路に関して異なるコーナー、例えば経路１（ビット線分離）に関する低速コーナー（ＳＳ）３３０及び経路２（センス増幅器オフセット）に関する高速コーナー（ＦＦ）３２０、を選択し、
【数２】
【００２６】
を確実にすることは、読み取り不具合が発生しないようにするための１つの方法であることができる（例えば、図３を参照）。設計マージン３１０は、単に、高速コーナー３２０及び低速コーナー３３０の分離である。しかしながら、トランジスタミスマッチは１００ｎｍ未満技術のノードにおいて増大するため、この方法は、極端に控えめな設計になり、実際上達成される性能を深刻なレベルで損なう可能性がある。
【００２７】
固定コーナーシミュレーションは、次のような限界を有する。第１に、トランジスタばらつきが有意な要因になる可能性がある１００ｎｍ未満の設計におけるＳＲＡＭの真の最悪時の組み合わせをシミュレーションすることができない。第２に、シグマ信頼性が歩留まり要求だけでなくメモリの容量にも依存する埋め込み型メモリの歩留まり推定には適さない（例えば、図２を参照）。
【００２８】
モンテカルロモデルは、上限及び下限を設定する固定コーナーモデルとは対照的にすべての繰り返しに関するデバイス特性のランダムなばらつきを生成することができる。従って、モンテカルロシミュレーション結果は、回路特性の分布を示す。しかしながら、固定コーナーシミュレーションは、全トランジスタに関して最悪の歪みを想定するため、楽観的な結果又は悲観的な結果のいずれも生成することができる。楽観的な結果は、固定コーナーシミュレーションを用いたＳＲＡＭ読み取り経路において得られ、その理由は、ビットセル読み取り電流及びビット線追跡経路の両方が１つの方向に歪められてより大きいΔＶＢＬが得られるためである。単純なインバータチェーンに関する固定コーナーシミュレーションでは、インバータ間における遅延分布の平均化の影響を考慮に入れないため悲観的な結果を示す。モンテカルロシミュレーションは、ダイ間ばらつき及びダイ内ばらつきの両方をモデル化することができ、その結果得られる分布は不具合確率の傾向に関してより多くの情報を提供するため強力な手段になることができる。
【００２９】
モンテカルロシミュレーション技法は上記のような利点を有するが、ＳＲＡＭに適用する際には幾つかの問題が存在する。第１に、モンテカルロシミュレーションの主な欠点は、計算時間が長いことである。これらの計算は、数多くのトランジスタ及びパラメータがシミュレーションに関わっているときに指数的に複雑になる可能性がある。例えば、１Ｍｂの埋め込み型メモリが９０％の総歩留まりを有するようにするために５．２のシグマ信頼性が用いられる（例えば、図２を参照）。この値は、０．１ｐｐｍの不具合率に相当する。すなわち、１つの不具合を見つけるために１０００万回を超える繰り返しを試みることになり、全体的な計算時間が受け入れ不能な長さになる。さらに、複数の回路ブロックが関わっているときにどのような方法で分布を結合させるべきかが不明確である。ＳＲＡＭにおいては、ビット線分離は、それ自体の分布を有することになり、センス増幅器もオフセット分布を有することになる。
【００３０】
１つの単純な方法は、不具合率が決定されるまでシステム全体のモンテカルロシミュレーションを繰り返し実行し、中間的なノードの分布に関する懸念がないようにすることである。しかしながら、このシステム全体のシミュレーションは、要求される時間及び資源に起因して非実際的である。
【００３１】
本発明の実施形態は、過度の計算の複雑さという負担を被ることなしにモンテカルロシミュレーションを利用することができる。例えば、計算効率を向上させるために、実施形態は、解析された経路を次のブロック、すなわち、（ｉ）ビット線分離ばらつき、（ｉｉ）追跡経路遅延（センス増幅器イネーブル時間（ｔＳＡＥ）ばらつき、及び（ｉｉｉ）センス増幅器オフセットばらつき、に分割して各ブロックに別々に焦点を合わせることができる。各ブロックの統計的分布を結合して全体的システムの信頼性を推定することができる。従って、以下の説明では、プロセスばらつき、例えばしきい電圧（ＶＴ）ミスマッチ、に起因する読み取りアクセス不具合において関わる可能性がある平均ビットセル読み取り電流（ＩＡＶＧ）のばらつきとその結果生じるΔＶＢＬのばらつき、センス増幅器イネーブル時間（ｔＳＡＥ）のばらつき、及びセンス増幅器オフセット電圧（ＶＯＳ＿ＳＡ）について対処する。
【００３２】
ビット線分離は、以下のようなアルファ電力モデルを用いて表すことができる。
【数３】
【００３３】
ここで、ＶＤＤは、電源電圧であり、ＣＢＬは、ビット線キャパシタンスであり、αは、キャリア速度飽和インデックス（一般的には１乃至２であり、例えば長チャネルデバイスの場合はα＝２、短チャネルデバイスの場合は
【数４】
【００３４】
であり、ｔは、ビット線放電時間である。ＶＴ分布は、主にランダムドーピング変動に起因し、ガウス分布によって与えられる（例えば、ここにおいて参照されることによって全体が組み入れられている、A. Asenov et al., “Simulation of Intrinsic Parameter Fluctuations in Decananometer and Nanometer-scale MOSFETs”(デカナノメータ及びナノメータ規模のＭＯＳＦＥＴにおける固有のパラメータ変動のシミュレーション)、IEEE Trans. On. Electron Devices、vol.50、no.9、Sep 2003）を参照すること）。従って、ＩＡＶＧ及びΔＶＢＬも以下のようにガウス分布によってモデル化することができる。
【数５】
【００３５】
上記の方程式において、μＸは、Ｘの平均であり、σＸは、Ｘの標準偏差である。従って、μΔＶＢＬは、ビット線分離（ΔＶＢＬ）の平均であり、σＩＡＶＧは、平均ビットセル読み取り電流（ＩＡＶＧ）の標準偏差である。ｔ及びＣＢＬは、ＩＡＶＧと独立しているため、以下の方程式が成立する。
【数６】
【００３６】
これらの一般的には線形の関係は、図４のグラフに示されるシミュレーション結果において容易に観測される。図４において、グラフは、ビット線分離の平均及び標準偏差をビット線放電時間（例えば、ｔＳＡＥ）の関数として示す。さらに、追跡経路は、従来は論理ゲートと追跡ビットセルとを含むため、ｔＳＡＥ分布は、ガウス分布によってモデル化することができる（例えば、ここにおいて参照されることによって全体が組み入れられている、M. Eisele et al., “The Impact of Intra-Die Device Parameter Variations on Path Delays and on the Design for Yield of Low Voltage Digital Circuits”（低電圧デジタル回路の経路遅延及び歩留まり設計に対するダイ内デバイスパラメータばらつきの影響）、IEEE Trans. On Very Large Scale Integration System、Vol.5、No.4、pp.360-368、Dec 1997を参照）。従って、ΔＶＢＬ分布は、ＩＡＶＧ及びｔＳＡＥの分布を結合することによって入手され、その結果以下の方程式が得られる。
【数７】
【００３７】
ΔＶＢＬ分布を得るために、分布Ｎｔ（μｔＳＡＥ，σ２ｔＳＡＥ）に当てはまるｔＳＡＥに関するランダム値が生成される。各値が、図４から抽出された平均及び標準偏差方程式内に当てはめられてμΔＶＢＬ及びσΔＶＢＬが見つけ出される。得られたμΔＶＢＬ及びσΔＶＢＬは、ＮＶ内に当てはめて単一のランダム値ΔＶＢＬを生成することができる。このプロセスを複数回繰り返して機能ブロック図及びシステムの全体的分布を達成させることができる。
【００３８】
図５Ａは、センス増幅器イネーブル時間（ｔＳＡＥ）のガウス分布に関するビット線電圧分布を示すグラフである。図５Ａは、ΔＶＢＬが歪んだガウス分布５５０を形成することを示す。歪みは、第１の分布５４０を形成するセンス増幅器イネーブル時間（例えば、ｔＳＡＥ１、ｔＳＡＥ２、及びｔＳＡＥ３）のばらつきの結果生じる。センス増幅器イネーブル時間ばらつきは、ビット線電圧のばらつきに対しても影響を及ぼす（例えば、５１０、５２０、及び５３０）。一般的には、ビット線分離は、読み取り動作中にセンス増幅器イネーブル時間が長くなる（例えば、ｔＳＡＥ３）のに応じて平均及び標準偏差が大きくなることを示す（例えば、５３０）。その結果得られた分布の結合の結果、ビット線電圧分離ΔＶＢＬの歪んだガウス分布が得られる。ビット線分離（５１０、５２０、及び５３０）及び追跡経路遅延（５４０）の両方とも、例示目的上ガウスであると仮定される。平均（ｔＳＡＥ）及び標準偏差（ｔＳＡＥ）は、追跡機構遅延の関数である（例えば図４を参照）。従って、センス増幅器における入力電圧（例えば５５０）は、ビット線分離（例えば、５１０、５２０、及び５３０）の分布及びセンス増幅器イネーブル時間（例えば、５４０）の分布の両方の関数である。
【００３９】
ワード線がイネーブルにされてビット線が放電を開始した時点で、ビット線分離の平均及び標準偏差の両方が増大する。従って、追跡機構の精度を用いてセンス増幅器５５０の入力電圧を予測することができる。図５Ａは、固定値の代わりに分布であるばらつきセンス増幅器イネーブルｔＳＡＥの例を示す。図５Ｂは、ｔＳＡＥが（例えば、常にまったく同じ時間に起動される）固定値である理想的なケースを示す。ｔＳＡＥ５６０が固定値である場合は、ｔＳＡＥ５６０における分布５７０ΔＶＢＬは、センス増幅器５８０の入力電圧に等しく、従って歪んだガウス分布は存在しない。
【００４０】
図６は、ビット線分離（ΔＶＢＬ）の歪んだガウス分布と当てはめられたガウス分布の比較を示したグラフである。ＮｔＳＡＥ（１ｎｓ、１００ｐｓ）が適用されたときのΔＶＢＬ分布及び当てはめられたガウス分布ＮＶ（２５３．４ｍＶ、４０．９ｍＶ）が示される。ΔＶＢＬ歪んだガウス分布は、当てはめられたガウス分布の平均値よりも１シグマ小さいポイントである０から１までのシグマポイント６１０の部分的曲線のみに当てはまる。従って、本発明の実施形態は、傾きが１シグマポイントにおいて極性を変えるため、歪んだガウス曲線の最悪時のテールエンドへの正確で単純な当てはめを提供する。両方のケースにおける当てはめられた面積と全体的な面積の比は２％未満の誤差でマッチするため正規化プロセスは不要である（例えば、表１を参照）。このことは、最悪時のテール領域における当てはめられたガウス分布が妥当であることを確認する。
【表１】
【００４１】
方程式（４）は、ΔＶＢＬ及びｔＳＡＥの分布を結合した式である。システムの信頼性をさらに決定するために、本発明の実施形態は、ΔＶＢＬ及びセンス増幅器オフセット電圧ＶＯＳ＿ＳＡの分布を結合する。ΔＶＢＬ（又はセンス増幅器入力電圧（ΔＶＢＬ））及びＶＯＳ＿ＳＡの結合された分布に関する観測事項は以下のとおりである。
【００４２】
（ｉ）ΔＶＢＬ＞ＶＯＳ＿ＳＡである場合は、読み取り動作は成功である。
【００４３】
（ｉｉ）２つのガウス分布を加えることで、２つの最初の分布からの２つの分散の和に等しい分散を有するガウス分布が生成される。
【００４４】
（ｉｉｉ）各側が“１”又は“０”を読み取る責任を有するためＶＯＳ＿ＳＡにおける両方のテール（ｔａｉｌ）を考慮すべきである。
【００４５】
デバイスしきい値変動に起因するＶＯＳ＿ＳＡ及びΔＶＢＬのばらつきは独立しているため、目標となる全体的な標準偏差σＶｏｖｅｒａｌｌは、以下の方程式によって表すことができる。
【数８】
【００４６】
解析された（例えば、臨界）経路に関してｚ−σ信頼性が用いられる場合は、ｘ−σをＶＯＳ＿ＳＡに及びｙ−σをΔＶＢＬに割り当てることができ、従ってｘ２＋ｙ２＝ｚ２である。さらに、ビット線分離が解析された経路における検出マージンよりも大きくなるようにするために、ΔＶＢＬのｙ−σをＶＯＳ＿ＳＡのｘ−σよりも大きくすべきである。例えば、ｚは、目標歩留まりを達成させるために〜５シグマであり（例えば、図２参照）、従って、１つの解法は、ΔＶＢＬを〜４シグマ、ＶＯＳ＿ＳＡを〜３シグマにすることである。
【００４７】
従って、本発明の実施形態は、プロセスばらつき耐性メモリに関する設計マージンガイドラインを提供することができる。例えば表１を用いて、ビット線追跡機構（ｔｒａｃｋｉｎｇ ｓｃｈｅｍｅ）、読み取りアクセス時間、及びセンス増幅器（ＳＡ）設計に関する設計マージンガイドラインを確立することができる。図７は、ビット線の平均放電時間が１ｎｓであると仮定した場合に、５シグマ読み取りアクセス不具合を目標としたときのＳＡと追跡機構設計との間における設計上の妥協例を示すグラフである。所定の追跡機構標準偏差に関して、ＳＡオフセットの３シグマポイントが曲線７１０の下方にとどまるかぎりにおいては、５シグマ歩留まりを満たしている。例えば７２０に関して、センス増幅器イネーブル（ＳＡＥ）信号に関する標準偏差が小さい場合は（例えば、〜７５ｐｓ）、ＳＡオフセットの３シグマポイントを増大させることができる（例えば、〜１００ｍＶ）。しかしながら、７３０に関して、ＳＡＥ信号に関する標準偏差が大きい場合は（例えば、〜１５０ｐｓ）、ＳＡオフセットの３シグマポイントは低下される（例えば、〜５０ｍＶ）。
【００４８】
センス増幅器イネーブル（ＳＡＥ）信号の標準偏差及びＳＡオフセットの３シグマポイントの両方が小さい場合は、公称放電時間を短くすることができるか、又は異なるアレイアーキテクチャ、例えばビット線におけるセル数の変更、を考慮することができる。いずれの場合においても、新しいシミュレーションを実行し、その結果表１及び図７に関して異なる値が得られることになる。従って、本発明の実施形態は、シミュレーションされるべき様々な設計変更の影響及び見つけるべき最適な設計上の妥協点を考慮する。
【００４９】
センス増幅器は、所定の入力に合格するか又は不具合になる。正確な解答を得る上ではΔＶＢＬ＞ＶＯＳ＿ＳＡで十分であると仮定される。ＶＯＳ＿ＳＡの分布は、複数の独立して生成された（又は、同等のモンテカルロ法により繰り返された）センス増幅器を使用し、これらのセンス増幅器のうちのどれだけの数が所定の固定された入力に関して不具合であったかを確認することによって得ることができる。例えば、理想的なケースにおいては、ゼロに近い電圧差によって〜５０％の不具合率になる。従って、ＢＬとＢＬｂ（ΔＶＢＬ）との間における電圧差を増大させることで、不具合確率を引き下げることができる。図８は、ＶＯＳ＿ＳＡの分布を示すグラフである。このグラフは、ｘ軸上の入力電圧を、モンテカルロの繰り返しによって生成することができる１０００の独立して生成されたセンス増幅器に印加することによって作成することができる。シミュレーションの性質に起因して、結果は累積的に入手される。累積分布関数（ｃｄｆ）を確率密度関数（ｐｄｆ）に変換することは複雑ではないが、本発明の実施形態においても必要ない。図９は、詳細がより明確に観測されるように対数目盛上でのＶＯＳ＿ＳＡの分布を示したグラフである。曲線９１０は、ＶＯＳ＿ＳＡに関する当てはめられた曲線であり、曲線９２０は、シミュレーションによる実際値である。
【００５０】
解析された（臨界）経路に関しては５シグマ信頼性が希望されると仮定した場合、ＶＯＳ＿ＳＡには３シグマ、ΔＶＢＬには４シグマを割り当てることができる。これで、αｏｖｅｒａｌｌ＞５シグマ歩留まりを保証するために以下の方程式が真であるべきである。
【００５１】
｜“１”（又は“０”）の読み取りのＶＯＳ＿ＳＡの３シグマポイント｜＜｜入力“１”（又は“０”）に関するΔＶＢＬの４シグマポイント｜ （６）
大きさを求める理由は、ＶＯＳ＿ＳＡには２つの３シグマポイントが存在し、このうちの１つは負である可能性が非常に高いためである。比較すべきケースが２つ、すなわち“０”を読み取るケース及び“１”を読み取るケース、が存在することに注目すること。理想的には、ＶＯＳ＿ＳＡの平均はゼロであるべきである。従って、いずれのケースを比較するかは問題でないはずである。しかしながら、ＶＯＳ＿ＳＡの平均は正値又は負値のいずれでもあることができ、その結果、一方のケースのほうが大きさがより大きくなる。
【００５２】
図１０は、平均放電時間（すなわち、センス増幅器がイネーブルにされるまでの時間（ｔＳＡＥ））が増大するのに応じたＶＯＳ＿ＳＡの３シグマポイント１０４０とΔＶＢＬの４シグマポイント（１０１０、１０２０及び１０３０）との間の関係を示したグラフである。標準偏差は１０１０＞１０２０＞１０３０であり、図１０の下降線に関して増大することに注目すること。５シグマ信頼性を満たすためには、４シグマポイント（１０１０、１０２０及び１０３０）は３シグマ値（すなわち、１０５０）の上方にとどまるべきであり、このことは、当業者によって明確に理解されることになるように、幾つかの方法を通じて達成させることができる。例えば、以下の方法を考慮することができる。
【００５３】
（ｉ）平均放電時間を長くする。
【００５４】
（ｉｉ）ＶＯＳ＿ＳＡの標準偏差を小さくする。タイミング上の制約が厳しく放電時間を長くするのが不可能である場合は、ＶＯＳ＿ＳＡの３シグマポイントがΔＶＢＬの４シグマポイントよりも低くなるようにセンス増幅器を再設計する。
【００５５】
（ｉｉｉ）ｔＳＡＥの標準偏差を小さくできるように追跡機構を修正する。図１０は、標準偏差を（１０１０から１０３０に）小さくすることが、必要な放電時間を総放電時間のうちの有意な割合だけ短くできることを示す（例えば、１０６０を参照）。
【００５６】
ビットセルは高いインテグレーションを確保するために最小のトランジスタを使用しさらにセンス増幅器はしきい電圧のミスマッチの影響を受けやすいため、プロセス技術の規模が小さくなるに従い、寸法が小さいほど悪化するプロセスばらつきが、メモリ設計における最も難しい課題の１つになっている。本発明の実施形態は、過度に控えめな回路設計を行うことなしに、メモリ読み取りアクセスに関する希望される歩留まりを達成させるための統計的メモリ設計方法を提供する。読み取りアクセス不具合に寄与する３つの構成要素（ビットセル、追跡機構、及びセンス増幅器）が別々にシミュレーションされ、統計的シミュレーション結果が結合されて全体的読み取りアクセス不具合が推定される。希望される歩留まりが満たされない場合は、本発明によってアクセス時間の増大、より大きいセンス増幅器、及び追跡機構を修正することができ、さらに詳細な修正要求事項を決定して評価することができる。従って、本発明実施形態は、メモリ設計を最適化するために初期の設計段階において大きな柔軟性と適応性を提供する。
【００５７】
本発明の実施形態は、ここにおいて開示される実施形態と関連して説明されるプロセス、一連の動作、機能及び／又はアルゴリズムを実行するための方法を含むことができることを当業者は明確に理解するであろう。例えば、図１１は、本発明の実施形態を示す流れ図である。この方法は、最初に回路を機能ブロック１１１０に分割することができる。例えば、上述されるように、機能ブロックは、ワード線からビット線分離への経路、ビット線追跡経路及び／又はセンス増幅器を含むことができる。機能ブロックの各々に関する分布は、計算することができる１１２０。例えば、上述されるように、分布は、ビット線分離電圧分布、追跡経路遅延分布及び／又はセンス増幅器オフセット分布を含むことができる。統計的分布は、ダイ間及びダイ内プロセスばらつきを含むプロセスばらつきパラメータに基づくことができる。これで、各ブロックの分布を結合して回路の信頼性を検証することができる１１３０。ここにおいて説明されるように、回路が希望される歩留まりを満たす場合に回路の信頼性が検証される（例えば、図２及び方程式５を参照）。
【００５８】
図１２は、本発明の少なくとも１つの実施形態による機能のより詳細な流れ図である。例えば、ブロック１２１０において、解析されるべきメモリの読み取り回路を、ワード線からビット線分離への経路と、ビット線追跡経路と、センス増幅器とを含む機能ブロックに分割することができる。これで、ビット線電圧分離１２２０及びセンス増幅器イネーブル時間（例えば、ｔＳＡＥ）１２３０の統計的分布を決定することができる。次に、ビット線分離電圧及びセンス増幅器イネーブル時間分布１２４０に基づいてセンス増幅器入力電圧分布（ΔＶＢＬ）を決定することができる。例えば、ビット線分離電圧は、センスイネーブル時間の関数であるガウス分布としてモデル化することができる（例えば、図４及び５Ａ及び方程式４を参照）。ビット線分離電圧及びセンスイネーブル時間の結合された分布の結果、センスイネーブル分布を含む方程式４からのビット線分離電圧（ΔＶＢＬ）の分布であるセンス増幅器電圧入力の分布が得られる。
【００５９】
ブロック１２５０において、センス増幅器オフセットに関する分布を決定することができる。次に、ブロック１２６０において、センス増幅器入力電圧分布（ΔＶＢＬ）をセンス増幅器オフセット電圧（ＶＯＳ＿ＳＡ）の分布と結合して回路の信頼性を検証することができる（例えば、方程式５を参照）。上述されるように、センス増幅器オフセット分布（ＶＯＳ＿ＳＡ）は、複数のセンス増幅器モデルを生成し、所定の入力電圧に関して不具合になる幾つかの生成されたセンス増幅器を決定することによって決定することができる。当業者によって明確に理解されるように、オフセット分布は、プロセスばらつきパラメータ及びセンス増幅器の実際の設計の関数になる。しかしながら、センス増幅器設計は、解析された所定のメモリ回路に関して同じになるため、分布は、プロセスばらつきの関数になる。
【００６０】
従って、回路設計に対するプロセスばらつきの影響は、各機能ブロックに関してモデル化することができる。各ブロックに関する統計的分布を決定することができ、その分布を結合して所定のプロセスに関する回路設計の全体的信頼性を決定することができる。さらに、本発明の実施形態は、回路設計が希望される歩留まりを満たさない場合に再考すべき修正されたメモリ設計を考慮する。例えば、信頼性が検証されない場合は、機能ブロックのうちの１つの機能ブロックの少なくとも１つの構成要素を修正して新しい回路設計を生成することができる。各々の機能ブロック又は修正されたブロックに関する統計的分布を再計算することができる。これで、各ブロックの再計算された統計的分布を結合して新しい回路設計の信頼性を検証することができる。
【００６１】
さらに、ここにおいて開示される実施形態に関係して説明される様々な例示的論理ブロック、一連の動作、機能及び／又はアルゴリズムは、電子ハードウェアとして、コンピュータソフトウェアとして、又は両方の組合せとして実装できることを当業者は明確に理解するであろう。ハードウェアとソフトウェアのこの互換性を明確に例示するため、上記においては、様々な例示的構成要素が各々の機能の観点で一般的に説明されている。該機能がハードウェアとして又はソフトウェアとして実装されるかは、全体的システムに対する特定の用途上の及び設計上の制約事項に依存する。当業者は、説明されている機能を各々の特定の用途に合わせて様々な形で実装することができるが、これらの実装決定は、本発明の適用範囲からの逸脱を生じさせるものであるとは解釈すべきではない。
【００６２】
ここにおいて開示される実施形態と関係して説明される方法、順序及び／又はアルゴリズムは、ハードウェア内において直接具現化させること、プロセッサによって実行されるソフトウェアモジュール内において具現化させること、又はこれらの２つの組合せにおいて具現化させることができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能なディスク、ＣＤ−ＲＯＭ、又は当業において既知であるその他のあらゆる形態の記憶媒体において常駐することができる。１つの典型的な記憶媒体をプロセッサに結合させ、プロセッサが記憶媒体から情報を読み出すようにすること及び記憶媒体に情報を書き込むようにすることができる。代替として、記憶媒体は、プロセッサと一体化させることができる。
【００６３】
従って、本発明の実施形態は、回路を機能ブロックに分割することと、これらの機能ブロックの各々に関する統計的分布を決定することと、各ブロックの統計的分布を結合して回路の信頼性を検証すること、とを含むプロセスばらつき耐性メモリ設計方法を具現化したコンピュータによって読み取り可能な媒体を含むことができる。ここにおいて明示されていないが、本発明の実施形態は、ここにおいて説明されるステップ、一連の動作、機能及び／又はアルゴリズムのうちのいずれかを具現化したコンピュータによって読み取り可能な媒体を含むことができることを当業者は明確に理解するであろう。従って、本発明は、示された例に限定されるものではなく、ここにおいて説明される機能を果たすためのあらゆる手段が本発明の実施形態に含まれる。
【００６４】
上記の開示は、本発明の実施形態例を示す一方で、添付された請求項によって定義される本発明の適用範囲から逸脱せずに様々な変更及び修正をここにおいて行うことができることが注目されるべきである。ここにおいて説明される本発明の実施形態による方法クレームの機能、ステップ及び／又は動作は、特定の順序で実行する必要がない。さらに、本発明の要素は、単数形で説明又は請求することができるが、単数形に限定することが明示されない限り複数形が企図される。
【特許請求の範囲】
【請求項１】
メモリを設計するための方法であって、
回路を機能ブロックに分割することと、
前記機能ブロックの各々に関する統計的分布を決定することであって、前記統計的分布は、プロセスばらつきパラメータに基づくことと、
各ブロックの前記統計的分布を結合して前記回路の信頼性を検証することであって、前記信頼性は、前記回路が予め決められた歩留まりを満たす場合に検証されること、とを備える、メモリを設計するための方法。
【請求項２】
前記プロセスばらつきパラメータは、ダイ間プロセスばらつきパラメータと、ダイ内プロセスばらつきパラメータと、を含む請求項１に記載の方法。
【請求項３】
前記回路は、前記メモリの読み取り回路である請求項１に記載の方法。
【請求項４】
前記機能ブロックは、
ワード線からビット線分離への経路、
ビット線追跡経路、又は
センス増幅器のうちの少なくとも１つを備える請求項３に記載の方法。
【請求項５】
前記機能ブロックのうちの１つの前記統計的分布は、
ビット線分離電圧分布、
追跡経路遅延分布、又は
センス増幅器オフセット分布のうちの少なくとも１つを備える請求項３に記載の方法。
【請求項６】
ビット線分離電圧の統計的分布を決定することと、
センス増幅器イネーブル時間（ｔＳＡＥ）の統計的分布を決定することと、
前記ビット線分離電圧分布及びセンス増幅器イネーブル時間分布に基づいてセンス増幅器入力電圧分布（ΔＶＢＬ）を決定すること、とをさらに備える請求項１に記載の方法。
【請求項７】
前記センス増幅器イネーブル時間分布は、ガウス分布としてモデル化される請求項６に記載の方法。
【請求項８】
前記センス増幅器イネーブル時間分布は、分布Ｎｔ（μｔＳＡＥ，σ２ｔＳＡＥ）に当てはまるセンス増幅器イネーブル時間（ｔＳＡＥ）に関するランダム値を生成することによって決定され、μｔＳＡＥはｔＳＡＥの平均値であり、σｔＳＡＥはｔＳＡＥの標準偏差である請求項７に記載の方法。
【請求項９】
前記センス増幅器入力電圧分布（ΔＶＢＬ）は、以下のように決定され、
ΔVBL〜NV[μΔVBL{Nt(μtSAE, σ2tSAE)},σ2ΔVBL{Nt(μtSAE, σ2tSAE)}]
ここで、μΔVBLは、ビット線分離電圧の平均であり、σΔＶＢＬは、ビット線分離電圧の標準偏差であり、μΔＶＢＬ及びσΔＶＢＬはｔＳＡＥの関数として変動する請求項８に記載の方法。
【請求項１０】
前記センス増幅器入力電圧分布及びセンス増幅器オフセット電圧（ＶＯＳ＿ＳＡ）の分布を結合することをさらに備える請求項６に記載の方法。
【請求項１１】
前記センス増幅器オフセット分布（ＶＯＳ＿ＳＡ）は、
複数のセンス増幅器モデルを生成し、
所定の入力電圧に関して不具合である幾つかの生成されたセンス増幅器を決定することによって決定される請求項１０に記載の方法。
【請求項１２】
前記複数のセンス増幅器モデルは、前記プロセスばらつきパラメータを用いてモンテカルロ繰り返しによって生成される請求項１１に記載の方法。
【請求項１３】
前記信頼性が検証されない場合は、少なくとも１つの機能ブロックの少なくとも１つの構成要素を修正して新しい回路設計を生成することと、
前記少なくとも１つの修正された機能ブロックに関する統計的分布を再計算することと、
各ブロックの前記統計的分布を結合して前記新しい回路設計の信頼性を検証することであって、前記信頼性は、前記新しい回路設計が予め決められた歩留まりを満たす場合に検証されること、とをさらに備える請求項１に記載の方法。
【請求項１４】
前記メモリは、静的ランダムアクセスメモリ（ＳＲＡＭ）メモリである請求項１に記載の方法。
【請求項１５】
プロセスばらつき耐性メモリを設計するための方法を具現化したコンピュータによって読み取り可能な媒体であって、
前記方法は、
回路を機能ブロックに分割することと、
前記機能ブロックの各々に関する統計的分布を決定することであって、前記統計的分布は、プロセスばらつきパラメータに基づくことと、
各ブロックの前記統計的分布を結合して前記回路の信頼性を検証することであって、前記信頼性は、前記回路が予め決められた歩留まりを満たす場合に検証されること、とを備える、コンピュータによって読み取り可能な媒体。
【請求項１６】
前記具現化された方法は、
ビット線分離電圧の統計的分布を決定することと、
センス増幅器イネーブル時間（ｔＳＡＥ）の統計的分布を決定することと、
前記ビット線分離電圧分布及びセンス増幅器イネーブル時間分布に基づいてセンス増幅器入力電圧分布（ΔＶＢＬ）を決定すること、とをさらに備える請求項１５に記載のコンピュータによって読み取り可能な媒体。
【請求項１７】
前記センス増幅器イネーブル時間分布は、分布Ｎｔ（μｔＳＡＥ，σ２ｔＳＡＥ）に当てはまるセンス増幅器イネーブル時間に関するランダム値を生成することによって決定され、μｔＳＡＥはｔＳＡＥの平均値であり、σ２ｔＳＡＥはｔＳＡＥの標準偏差である請求項１６に記載のコンピュータによって読み取り可能な媒体。
【請求項１８】
前記センス増幅器入力電圧分布（ΔＶＢＬ）は、以下として決定され、
ΔVBL〜NV[μΔVBL{Nt(μtSAE, σ2tSAE)}, σ2ΔVBL{Nt(μtSAE, σ2tSAE)}]
ここで、μΔVBLは前記ビット線分離電圧の平均であり、σΔVBLはビット線分離電圧の標準偏差であり、μΔＶＢＬ及びσΔＶＢＬは、ｔＳＡＥの関数として変動する請求項１７に記載のコンピュータによって読み取り可能な媒体。
【請求項１９】
前記具現化された方法は、
前記センス増幅器入力電圧分布及びセンス増幅器オフセット電圧の分布（ＶＯＳ＿ＳＡ）を結合することをさらに備える請求項１６に記載のコンピュータによって読み取り可能な媒体。
【請求項２０】
前記センス増幅器オフセット分布（ＶＯＳ＿ＳＡ）は、
複数のセンス増幅器モデルを生成し、
所定の入力電圧に関して不具合である幾つかの生成されたセンス増幅器を決定することによって決定される請求項１９に記載のコンピュータによって読み取り可能な媒体。
【請求項１】
メモリを設計するための方法であって、
回路を機能ブロックに分割することと、
前記機能ブロックの各々に関する統計的分布を決定することであって、前記統計的分布は、プロセスばらつきパラメータに基づくことと、
各ブロックの前記統計的分布を結合して前記回路の信頼性を検証することであって、前記信頼性は、前記回路が予め決められた歩留まりを満たす場合に検証されること、とを備える、メモリを設計するための方法。
【請求項２】
前記プロセスばらつきパラメータは、ダイ間プロセスばらつきパラメータと、ダイ内プロセスばらつきパラメータと、を含む請求項１に記載の方法。
【請求項３】
前記回路は、前記メモリの読み取り回路である請求項１に記載の方法。
【請求項４】
前記機能ブロックは、
ワード線からビット線分離への経路、
ビット線追跡経路、又は
センス増幅器のうちの少なくとも１つを備える請求項３に記載の方法。
【請求項５】
前記機能ブロックのうちの１つの前記統計的分布は、
ビット線分離電圧分布、
追跡経路遅延分布、又は
センス増幅器オフセット分布のうちの少なくとも１つを備える請求項３に記載の方法。
【請求項６】
ビット線分離電圧の統計的分布を決定することと、
センス増幅器イネーブル時間（ｔＳＡＥ）の統計的分布を決定することと、
前記ビット線分離電圧分布及びセンス増幅器イネーブル時間分布に基づいてセンス増幅器入力電圧分布（ΔＶＢＬ）を決定すること、とをさらに備える請求項１に記載の方法。
【請求項７】
前記センス増幅器イネーブル時間分布は、ガウス分布としてモデル化される請求項６に記載の方法。
【請求項８】
前記センス増幅器イネーブル時間分布は、分布Ｎｔ（μｔＳＡＥ，σ２ｔＳＡＥ）に当てはまるセンス増幅器イネーブル時間（ｔＳＡＥ）に関するランダム値を生成することによって決定され、μｔＳＡＥはｔＳＡＥの平均値であり、σｔＳＡＥはｔＳＡＥの標準偏差である請求項７に記載の方法。
【請求項９】
前記センス増幅器入力電圧分布（ΔＶＢＬ）は、以下のように決定され、
ΔVBL〜NV[μΔVBL{Nt(μtSAE, σ2tSAE)},σ2ΔVBL{Nt(μtSAE, σ2tSAE)}]
ここで、μΔVBLは、ビット線分離電圧の平均であり、σΔＶＢＬは、ビット線分離電圧の標準偏差であり、μΔＶＢＬ及びσΔＶＢＬはｔＳＡＥの関数として変動する請求項８に記載の方法。
【請求項１０】
前記センス増幅器入力電圧分布及びセンス増幅器オフセット電圧（ＶＯＳ＿ＳＡ）の分布を結合することをさらに備える請求項６に記載の方法。
【請求項１１】
前記センス増幅器オフセット分布（ＶＯＳ＿ＳＡ）は、
複数のセンス増幅器モデルを生成し、
所定の入力電圧に関して不具合である幾つかの生成されたセンス増幅器を決定することによって決定される請求項１０に記載の方法。
【請求項１２】
前記複数のセンス増幅器モデルは、前記プロセスばらつきパラメータを用いてモンテカルロ繰り返しによって生成される請求項１１に記載の方法。
【請求項１３】
前記信頼性が検証されない場合は、少なくとも１つの機能ブロックの少なくとも１つの構成要素を修正して新しい回路設計を生成することと、
前記少なくとも１つの修正された機能ブロックに関する統計的分布を再計算することと、
各ブロックの前記統計的分布を結合して前記新しい回路設計の信頼性を検証することであって、前記信頼性は、前記新しい回路設計が予め決められた歩留まりを満たす場合に検証されること、とをさらに備える請求項１に記載の方法。
【請求項１４】
前記メモリは、静的ランダムアクセスメモリ（ＳＲＡＭ）メモリである請求項１に記載の方法。
【請求項１５】
プロセスばらつき耐性メモリを設計するための方法を具現化したコンピュータによって読み取り可能な媒体であって、
前記方法は、
回路を機能ブロックに分割することと、
前記機能ブロックの各々に関する統計的分布を決定することであって、前記統計的分布は、プロセスばらつきパラメータに基づくことと、
各ブロックの前記統計的分布を結合して前記回路の信頼性を検証することであって、前記信頼性は、前記回路が予め決められた歩留まりを満たす場合に検証されること、とを備える、コンピュータによって読み取り可能な媒体。
【請求項１６】
前記具現化された方法は、
ビット線分離電圧の統計的分布を決定することと、
センス増幅器イネーブル時間（ｔＳＡＥ）の統計的分布を決定することと、
前記ビット線分離電圧分布及びセンス増幅器イネーブル時間分布に基づいてセンス増幅器入力電圧分布（ΔＶＢＬ）を決定すること、とをさらに備える請求項１５に記載のコンピュータによって読み取り可能な媒体。
【請求項１７】
前記センス増幅器イネーブル時間分布は、分布Ｎｔ（μｔＳＡＥ，σ２ｔＳＡＥ）に当てはまるセンス増幅器イネーブル時間に関するランダム値を生成することによって決定され、μｔＳＡＥはｔＳＡＥの平均値であり、σ２ｔＳＡＥはｔＳＡＥの標準偏差である請求項１６に記載のコンピュータによって読み取り可能な媒体。
【請求項１８】
前記センス増幅器入力電圧分布（ΔＶＢＬ）は、以下として決定され、
ΔVBL〜NV[μΔVBL{Nt(μtSAE, σ2tSAE)}, σ2ΔVBL{Nt(μtSAE, σ2tSAE)}]
ここで、μΔVBLは前記ビット線分離電圧の平均であり、σΔVBLはビット線分離電圧の標準偏差であり、μΔＶＢＬ及びσΔＶＢＬは、ｔＳＡＥの関数として変動する請求項１７に記載のコンピュータによって読み取り可能な媒体。
【請求項１９】
前記具現化された方法は、
前記センス増幅器入力電圧分布及びセンス増幅器オフセット電圧の分布（ＶＯＳ＿ＳＡ）を結合することをさらに備える請求項１６に記載のコンピュータによって読み取り可能な媒体。
【請求項２０】
前記センス増幅器オフセット分布（ＶＯＳ＿ＳＡ）は、
複数のセンス増幅器モデルを生成し、
所定の入力電圧に関して不具合である幾つかの生成されたセンス増幅器を決定することによって決定される請求項１９に記載のコンピュータによって読み取り可能な媒体。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公表番号】特表２０１０−５１２６４５（Ｐ２０１０−５１２６４５Ａ）
【公表日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願番号】特願２００９−５４０４０７（Ｐ２００９−５４０４０７）
【出願日】平成１９年１２月３日（２００７．１２．３）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０８６２４９
【国際公開番号】ＷＯ２００８／０７０６１１
【国際公開日】平成２０年６月１２日（２００８．６．１２）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願日】平成１９年１２月３日（２００７．１２．３）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０８６２４９
【国際公開番号】ＷＯ２００８／０７０６１１
【国際公開日】平成２０年６月１２日（２００８．６．１２）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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