【課題】メモリセルの高集積化を損なわず、ＦＮトンネル電流を利用して電荷蓄積層への電荷の注入を行うことができるNOR型不揮発性半導体メモリを提供する。
【解決手段】半導体基板上に島状半導体層が形成され、島状半導体層は、その上部に形成されたドレイン拡散層と、その下部に形成されたソース拡散層と、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートを有する不揮発性半導体メモリセルを行列状に配列し、ドレイン拡散層に接続されたビット線を列方向に配線し、制御ゲート線を行方向に配線し、ソース拡散層に接続されたソース線を列方向に配線することを特徴とする不揮発性半導体メモリにより、上記課題を解決する。 （もっと読む）

【課題】書き込み速度と読み出し速度の低下を回避する島状半導体層の側壁を利用したメモリセルからなる不揮発性半導体メモリを提供することを課題とする。
【解決手段】半導体基板上に島状半導体層が形成され、島状半導体層は、その上部に形成されたドレイン拡散層と、その下部に形成されたソース拡散層と、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートを有する不揮発性半導体メモリセルを行列状に配列し、ドレイン拡散層に接続されたビット線を列方向に配線し、制御ゲート線を行方向に配線し、ソース拡散層に接続されたソース線を列方向に配線した不揮発性半導体メモリにおいて、所定数の制御ゲート線毎に、ソース線に接続された共通ソース線を形成し、その共通ソース線はメタルで形成され、その共通ソース線を行方向に配線することを特徴とする不揮発性半導体メモリにより上記課題を解決する。 （もっと読む）

【課題】非常に小さい幾何学的特徴をもつナノ構造のデバイスを製作することができる改善された方法を提供すること。
【解決手段】予め決められた形状をもつ一又はそれより多い電気的に帯電された部位を、半導体基板の表面又は半導体基板の不動態化表面である第一の表面上に形成する工程であって、その際、前記一又はそれより多い部位に対応する前記第一の表面の部分と固体材料の道具(9)とを、前記道具と前記第一の表面との間で電荷を移動させるように接触させる工程；
第二の材料の粒子(7)を、前記一又はそれより多い電気的に帯電された部位の近くに流れるようにし、該電気的に帯電された部位の極性に対する該電荷の極性により、該粒子(7)を前記一又はそれより多い電気的に帯電された部位にひきつけるか又は反発させることによって、該粒子(7)を上記形成工程において提供された電気的に帯電された部位に一致させて第一の表面上に堆積させる工程；及び
該堆積させた粒子を使用して、ナノメートルサイズのフィラメント若しくは粒子の鎖(148)、カーボンナノチューブのアレイ若しくはフィラメント(158)、又は半導体性材料若しくは磁性材料のフィラメント若しくはナノロッド(168)をつくる工程、
を含む方法によって、半導体基板の表面又は半導体基板の不動態化表面上にナノ構造を形成する。 （もっと読む）

【課題】低電圧で駆動でき、書換えによるダメージを抑制できると共に、セル数が多い場合であっても消去後の閾値電圧のバラツキを抑制することができる不揮発性メモリトランジスタおよびその駆動方法を提供する。
【解決手段】浮遊ゲート電極１５が、ドレイン１２近傍に偏って電荷蓄積が可能な構造を有してなり、書込み過程において、ソース１３を基板電位と同電位とし、ドレイン１２に正の電圧を印加した状態で、制御ゲート電極１７に正の電圧を印加し、消去過程において、ソース１３を浮遊電位とし、制御ゲート電極１７を基板電位または負の電圧を印加した状態で、ドレインに書込み過程より高い正の電圧を印加し、読出し過程において、ドレイン１２を基板電位とし、ソース１３に正の電圧を印加した状態で、制御ゲート電極１７に正の電圧を印加する、不揮発性メモリトランジスタ１００およびその駆動方法とする。 （もっと読む）

一実施形態において、金属性ナノ結晶材料を基板上に形成する方法であって、基板を前処置プロセスに露出させるステップと、基板上にトンネル誘電体層を形成するステップと、基板を後処置プロセスに露出させるステップと、トンネル誘電体層上に金属性ナノ結晶層を形成するステップと、この金属性ナノ結晶層上に誘電体キャップ層を形成するステップとを備えた方法が提供される。この方法は、更に、ナノ結晶密度が少なくとも約５ｘ１０^１２ｃｍ^−２、好ましくは、少なくとも約８ｘ１０^１２ｃｍ^−２である金属性ナノ結晶層を形成するステップも備えている。一実施例では、金属性ナノ結晶層は、白金、ルテニウム又はニッケルを含む。別の実施形態において、基板上に多層の金属性ナノ結晶材料を形成する方法は、複数の二層体を形成するステップを備え、各二層体は、金属性ナノ結晶層上に中間誘電体層を堆積したものを含む。幾つかの実施例は、１０、５０、１００又は２００以上の二層体を含む。 （もっと読む）

【課題】面積を大幅に削減しつつ、信頼性の高い書き換え動作や読み出し動作ができる半導体記憶装置を提供する。
【解決手段】ｍ(＝１０)段のメモリセル３３m1、３３m2、３３m3、…、３３m1が直列に接続されたメモリセルアレイを備える。上記ｍ段のメモリセルは、連続する２段毎のメモリセル対に分ける。そして、奇数番目のメモリセル対３３m1,３３m2、３３m5,３３m6、３３m9,３３m10のゲート電極を、第１のワード線３１w21に電気的に接続する。一方、偶数番目のメモリセル３３m3,３３m4、３３m7,３３m8のゲート電極を、第２のワード線３１w22に電気的に接続する。 （もっと読む）

【課題】四つのストレージノード膜を備える不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】第１フィン１０５ａ及び第２フィン１０５ｂを備え、埋め込み絶縁膜１１５は、第１フィン１０５ａと第２フィン１０５ｂとの間にあり、制御ゲート電極１４０は、埋め込み絶縁膜の反対側の第１及び第２フィンの側面を覆い、ゲート絶縁膜１３０は、第１、第２フィン及び制御ゲート電極の間にあり、第１ソース領域及び第１ドレイン領域は第１フィン１０５ａの部分に、第２ソース領域及び第２ドレイン領域は第２フィン１０５ｂの部分に、制御ゲート電極から離隔されて形成され、第１ストレージノード膜１６０ａ１及び第２ストレージノード膜１６０ａ２は、制御ゲート電極を挟んで第１フィン１０５ａの側面上に、第３ストレージノード膜１６０ｂ１及び第４ストレージノード膜１６０ｂ２は、制御ゲート電極を挟んで第２フィン１０５ｂの側面上に形成される。 （もっと読む）

【課題】仮想接地アレイ構造により構成された不揮発性メモリアレイにおいて、プログラム動作時の消費電力を低減する。
【解決手段】仮想接地アレイ構造により構成されたメモリセルアレイ内のメモリセルをプログラムする際、制御部１００は、同一のワード線にゲート電極が接続された２つのメモリセルに並列にプログラムを行うように制御する。同一の制御線３４ｓ１、３４ｓ２、３４ｓ３、３４ｓ４に各２つのパスゲート３５ｐ１、３５ｐ５；３５ｐ２、３５ｐ６；３５ｐ３、３５ｐ７；３５ｐ４、３５ｐ８のゲート電極が接続されている。 （もっと読む）

【課題】垂直ナノチューブを利用した不揮発性メモリ素子を提供する。
【解決手段】メモリ素子は、ソース領域１３の形成された基板１１と、基板１１上に垂直成長され、一端部がソース領域１３と連結されて電子移動チャンネルになるナノチューブカラム１０を、複数配列してなるナノチューブカラムアレイと、ナノチューブカラム１０の外周面に形成されるメモリセル１９と、メモリセル１９の外周面に形成される制御ゲート１７及び、ナノチューブカラム１０の他端部と連結されるドレイン領域１５と、を含む。イオンドーピングの必要ない単純な工程を通じて超高集積の不揮発性メモリ素子が具現できる。 （もっと読む）

【課題】微細なパターンを有し、パターンの加工寸法精度が高く、かつ微細パターンの配置位置の制御を容易に実現することができるスイッチング素子及びそれを備えた半導体装置を提供する。更に、それらの製造方法を提供する。
【解決手段】半導体装置１のスイッチング素子５において、第１の電極対向面６１を有する第１の主電極６と、第１の電極対向面６１に対向し離間された第２の電極対向面７１を有する第２の主電極７と、第１の主電極６に一端が接触し第２の主電極７に他端が接触するとともに、第１の電極対向面６１から第２の電極対向面７１に向う第１の方向に複数の微粒子８０を相互に接触させ１列に連ねた単位チャネル８１を、第１の方向と交差する第２の方向に互いに離間して複数配設したチャネル領域８とを備える。 （もっと読む）

本発明は化学的硬化によるナノ粒子の形成方法に関するものである。本発明の方法は、基板上に金属薄膜を蒸着するステップと、前記金属薄膜上に絶縁体前駆体をコーティングするステップと、前記絶縁体前駆体に硬化剤と触媒剤を添加して化学的硬化（ｃｕｒｉｎｇ）を行うステップとを含む。また、本発明の方法は、金属粉末と絶縁体前駆体を混合するステップと、前記混合物を基板上に塗布するステップと、前記混合物に硬化剤と触媒剤を添加して化学的硬化を行うステップとを含む。本発明の方法によれば、化学的硬化方法を用いるため、熱硬化のような高温の工程を用いることなくナノ粒子を簡単で且つ安価で形成できる効果がある。
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【課題】半導体膜のチャネル形成領域の端部の特性がトランジスタの特性へ及ぼす影響を低減することを課題とする。
【解決手段】基板上に半導体膜とゲート絶縁膜と第１の導電膜を順に積層した積層体を形成し、積層体を除去することによって、島状に設けられた複数の積層体とし、島状に設けられた積層体を覆うように絶縁膜を形成し、第１の導電膜の表面と高さが概略一致するように絶縁膜の一部を除去して第１の導電膜の表面を露出させ、第１の導電膜上及び残存した第１の絶縁膜上に第２の導電膜を形成し、第２の導電膜上にレジストを形成し、レジストをマスクとして、第１の導電膜及び第２の導電膜を選択的に除去する。 （もっと読む）

【課題】リセス型制御ゲート電極を備える半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板と、半導体基板の内部にリセスされて形成された制御ゲート電極と、制御ゲート電極の側壁及び半導体基板との間に介在されたストレージノード膜と、ストレージノード膜及び半導体基板の間のトンネル絶縁膜と、ストレージノード膜及び制御ゲート電極の間のブロッキング絶縁膜と、制御ゲート電極の側壁を取り囲むようにトンネル絶縁膜下の半導体基板の表面付近に形成され、対向する一対の分離用絶縁膜によって分離された第１及び第２チャンネル領域とを備える半導体メモリ素子である。 （もっと読む）

【課題】スケーラビリティを有するＡＮＤ型フローティングゲートフラッシュメモリを提供する。
【解決手段】ソースサイドインジェクションプログラミング方法を実行するため、ＡＮＤアーキテクチャを有するバンドギャップ操作ＢＥ‐ＳＯＮＯＳデバイス構造は、酸化物１４１‐窒化物１４２‐酸化物１４３‐窒化物１４４‐酸化物１４５スタックに重ねられる制御ゲート１１０と、ゲート酸化物１５０に重ねられるサブゲート１３０との間に配されるスペーサ酸化物１２０を含む。第１の形態においては、ＢＥ‐ＳＯＮＯＳサブゲートＡＮＤアレイアーキテクチャは、サブゲートライン及び拡散ビットラインを有するＳＯＮＯＮＯＳデバイスの複数の列を含む。第２の形態においては、ＢＥ‐ＳＯＮＯＳサブゲート反転ビットラインＡＮＤアーキテクチャは、サブゲート反転ビットラインを有して、拡散ビットラインは有さないＳＯＮＯＮＯＳデバイスの複数の列を含む。 （もっと読む）

【課題】ゲート絶縁膜の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することを目的とする。
【解決手段】絶縁表面上に複数の半導体素子を形成するために、連続した半導体層中に半導体素子として機能する素子領域と、抵抗が高く素子領域間を電気的に分離する機能を有する素子分離領域を形成する。素子分離領域は、連続した半導体層において、素子間を電気的に分離するために、選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を添加して形成する。 （もっと読む）

【課題】データ線に対して面積ペナルティの少ない取り出し構造を提供する。
【解決手段】グローバルデータ線となる配線１２とｐ型ウェル領域３内に形成されるローカルデータ線とを選択トランジスタＳＴ１を介して接続する。選択トランジスタＳＴ１のゲート電極１３ａ上に２本の選択線１６および選択線１７を形成する。一方の選択線１６は、選択トランジスタＳＴ１のゲート電極１３ａと電気的に接続されるが、もう一方の選択線１７は、選択トランジスタＳＴ１とは接続されない。すなわち、選択線１７とゲート電極１３ａの間には絶縁膜１４が形成されている。このように１つの選択トランジスタＳＴ１上にゲート長よりも短い２本の選択線１６、１７を設ける。選択線１７は、別の選択トランジスタと接続されるようになっている。 （もっと読む）

【課題】書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。また、書込み電圧を低減することが可能な不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】絶縁表面上に互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層と、半導体層または半導体基板の上層部であってチャネル形成領域と略重なる位置に、第１の絶縁層、電荷蓄積層、第２の絶縁層、制御ゲートを有する不揮発性半導体記憶装置である。電荷蓄積層は絶縁性であり、かつ電荷をトラップすることが可能な層で形成される。 （もっと読む）

【課題】低電圧で高効率な書き込みをすることが出来、電荷保持特性に優れた不揮発性半導体記憶装置及びその作製方法を提供することを目的とする。
【解決手段】基板上に形成された半導体層と、半導体層の上方に第１の絶縁層を介して設けられた電荷蓄積層と、電荷蓄積層の上方に第２の絶縁層を介して設けられたゲート電極とを有し、半導体層は、ゲート電極と重なる領域に設けられたチャネル形成領域と、チャネル形成領域と隣接して設けられたソース領域又はドレイン領域を形成する第１の不純物領域と、チャネル形成領域及び第１の不純物領域と隣接して設けられた第２の不純物領域とを有し、第１の不純物領域と第２の不純物領域は導電型が異なるように設ける。 （もっと読む）

【課題】金属酸化物絶縁膜内に電荷保存ナノクリスタルを有する集積回路メモリ装置のゲート構造物及びその形成方法を提供する。
【解決手段】集積回路メモリ装置のゲート構造を形成する方法は、集積回路基板１００上に金属酸化物絶縁膜１５０を形成することを含む。絶縁膜内に周期律表のＩＶ族から選択され、０．５ｃｍ^２／ｓ以下の熱拡散度を有するＧｅ等の元素のイオンを注入して絶縁膜内に電荷保存領域を形成するが、電荷保存領域の下部にトンネル絶縁膜１３５を、電荷保存領域の上部にキャッピング絶縁膜１４０を有するように形成する。絶縁膜１５０を含む基板１００は、熱処理されて電荷保存領域内に複数の分離された電荷保存ナノクリスタル１３０＿ＮＣが形成される。ゲート電極層１６０は、絶縁膜１５０上に形成される。 （もっと読む）

【課題】不揮発性メモリを有する半導体素子及びその形成方法を提供する。
【解決手段】メモリセルは、基板上の選択トランジスタ（ＳＴ）の選択トランジスタゲート（ＳＴＧ）、ＳＴの両側の基板上の第１及び第２メモリセルトランジスタ（ＭＴ）の第１及び第２メモリセルトランジスタゲート（ＭＴＧ）、ＳＴと第１及び第２ＭＴＧのそれぞれの間の基板内の第１及び第２浮遊接合領域及び第１及び第２ＭＴＧのそれぞれを間に挟んで第１及び第２浮遊接合領域のそれぞれの向い側の基板内の第１及び第２ドレイン領域を含むことができる。ＳＴＧは、ゲート誘電膜パターン及びゲート誘電膜パターン上の選択ゲートを含むことができる。第１及び第２ＭＴＧのそれぞれはトンネル絶縁膜パターン、トンネル絶縁膜パターン上の電荷貯蔵膜パターン、電荷貯蔵膜パターン上のブロッキング絶縁膜パターン及びブロッキング絶縁膜パターン上の制御ゲートを含むことができる。 （もっと読む）