【課題】電荷の安定化及び電子と正孔との再結合速度を向上させ、プログラム状態や消去状態で、反対電荷が電荷トラップ層内に残っていることを減らしたりまたは防止し、プログラム／消去状態の安定性を確保させる不揮発性メモリ素子の作動方法を提供する。
【解決手段】不揮発性メモリ素子にプログラムや消去に寄与するＤＣパルスと電荷の再結合や再配置を促進するＡＣ摂動パルスとの複合パルスを印加してプログラムや消去を行う作動方法である。 （もっと読む）

不揮発性メモリセルを備える電子デバイスは、第１部分と第２部分を有する基板（１０）を備える。第１部分の第１主面（１１１）は、第２部分の第２主面（１１３）よりも低い位置にある。電子デバイスは、第１部分上にある互いに不連続な複数の記憶素子を含む電荷ストレージスタック（１２）を備え得る。電子デバイスは更に、第１部分上の制御ゲート電極（２４）と、第２部分上において側壁スペーサ（７４）を有する選択ゲート電極（９４）とを備え得る。特定の実施形態において、電荷ストレージスタック（１２）と制御ゲート電極（２４）を形成するためにプロセスを用いてもよい。それぞれ異なる高さの複数の主面を有する基板を得るために、電荷ストレージスタック（１２）と制御ゲート電極（９４）の形成後に半導体層（４０）を形成してもよい。選択ゲート電極（９４）は半導体層（４０）上に形成してもよい。
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【課題】ゲート電極から電荷蓄積層に正孔を注入する不揮発性メモリにおいて、電荷保持特性を低下させることなく、正孔注入の高効率化を実現する。
【解決手段】電荷蓄積層を構成する窒化シリコン膜９２０に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極５００からの正孔注入を高効率で行うために、メモリセルのゲート電極５００を、不純物濃度が異なる複数のポリシリコン膜の積層構造、例えば低不純物濃度のｐ型ポリシリコン膜とその上部に堆積した高不純物濃度のｐ^＋型ポリシリコン膜とからなる２層膜で構成する。 （もっと読む）

【課題】 ナノ粒子を電荷貯蔵層に使用して低いゲート動作電圧でも素子の動作が可能にしてトンネリング層及び絶縁物層の厚さを減らして素子の直接度を向上させたナノワイヤー-ナノ粒子メモリー電子素子及びその製造方法を提供する。
【解決手段】 本発明は非揮発性のメモリー電子素子及びその製造方法に関するものでトンネリング層が表面に蒸着されたナノワイヤーにナノ粒子がナノワイヤーの表面に蒸着されたトンネリング層に吸着させる。電荷移動チャンネルとして使用される半導体ナノワイヤーと電荷貯蔵層に利用される半導体ナノ粒子を構成することでナノワイヤーを通じて移動する電荷がゲートに加える電圧によってナノ粒子にトンネリングされ、再び加えられる電圧の変化によってナノ粒子からナノワイヤーに電荷がトンネリングさせる。 （もっと読む）

【課題】書込、読み出し、消去時間を改善した、トンネル障壁構造を有するメモリデバイスを提供する。
【解決手段】メモリデバイスは、制御電極９からトンネル障壁構造２を通り抜けて電荷を書き込むメモリノード１を有する。この蓄積された電荷はソース／ドレイン経路４の伝導性に影響を与え、この経路の伝導性をモニターすることによりデータが読み出せる。電荷障壁構造は多重トンネル障壁構造により構成される。この障壁構造は、メモリノードを形成するシリコンの多結晶層１を被覆する、厚さ３ｎｍのポリシリコン層１６と厚さ１ｎｍのＳｉ₃Ｎ₄層１５を交互に積層したものからなる。ショットキ障壁構造、および電気絶縁マトリクス内に分散された、メモリノードとして機能する伝導性のナノスケール伝導島３０，３６，４４を含む他の障壁構造２も開示されている。 （もっと読む）

【課題】一方は高速動作が可能で駆動電圧の低い薄膜トランジスタ、他方は電圧に対して高耐圧で信頼性の高い薄膜トランジスタの両方を有する半導体装置を提供することを目的とする。従って、低消費電力かつ高信頼性を付与された半導体装置を提供することを目的とする。
【解決手段】絶縁表面を有する同一基板上に半導体層の膜厚の異なる複数種の薄膜トランジスタを有する。高速動作を求められる薄膜トランジスタの半導体層を、電圧に対して高い耐圧性を求められる薄膜トランジスタの半導体層より薄膜化し、半導体層の膜厚を薄くする。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタは、電圧に対して高い耐圧性を求められる薄膜トランジスタより膜厚が薄くてもよい。 （もっと読む）

【課題】ビットラインコンタクトとゲートパターンの上部との電気的短絡を防止することができる不揮発性メモリ装置及びその製造方法を提供する。
【解決手段】半導体基板上に素子分離膜を形成するステップと、半導体基板上に、浮遊ゲート電極と、浮遊ゲート電極と素子分離膜上に延長された制御ゲートラインとを含む不揮発性メモリセルトランジスタのゲートパターンを形成するステップと、マスクパターンを用いて少なくともゲートパターンの第１側壁の第１部分を覆い、制御ゲートラインの上部角部を露出させるステップと、マスクパターンをエッチングマスクとして用い、素子分離膜を第１エッチング率で選択的にエッチングして素子分離膜内に少なくとも部分的な開口部を規定し、同時に制御ゲートラインの上部角部を第１エッチング速度よりエッチング速度が低い第２エッチング率でエッチバックするステップとを有する。 （もっと読む）

【課題】チャンネル長を効果的に延ばしつつも高集積化の可能な不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子において、半導体基板１０５は、素子分離膜１１０により限定された活性領域１１２を備える。活性領域１１２は、少なくとも一つの突出部１１５を備える。１対の制御ゲート電極１５５ａは、少なくとも一つの突出部１１５の両側面を覆って互いに離隔される。そして、１対の電荷保存層１３５ａは、少なくとも一つの突出部１１５の両側面及び制御ゲート電極１５５ａの間に介在される。 （もっと読む）

【課題】高い誘電定数と大きいエネルギーバンドギャップとを有するブロッキング絶縁膜を有する電荷トラップ型メモリ素子及びその製造方法を提供する。
【解決手段】基板上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された電荷トラップ層と、電荷トラップ層上にランタン族元素を含む物質からなるブロッキング絶縁膜と、を備える電荷トラップ型メモリ素子である。ブロッキング絶縁膜は、アルミニウム及び酸素をさらに含み、この時のランタン族元素とアルミニウムとの比率は、１より大きい。すなわち、ランタン族元素とアルミニウムとの比率は、約１.５ないし約２.０でありうる。電荷トラップ型メモリ素子は、電荷トラップ層とブロッキング絶縁膜との間に提供されたバッファ層と、ブロッキング絶縁膜上に提供されたゲート電極とをさらに備えうる。 （もっと読む）

【課題】ＮＯＲ型フラッシュメモリのドレイン外乱と過消去を防止する不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】半導体基板１０５と、半導体基板１０５上の第１制御ゲート電極１３５と、半導体基板１０５と第１制御ゲート電極１３５との間に介在された第１電荷保存層１２５と、第１制御ゲート電極１３５の一側の半導体基板１０５に画定されたソース領域１４０と、第１制御ゲート電極１３５の他側に配され、半導体基板１０５の内部にリセスされて形成された第１補助ゲート電極１１５と、第１制御ゲート電極１３５の反対側の第１補助ゲート電極１１５の一側の半導体基板１０５に画定された第１ドレイン領域１４５と、第１ドレイン領域１４５に連結されたビットライン１６０と、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】酸化物系化合物半導体を用いた高集積不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子は、１つ以上の酸化物系化合物半導体層を備える。複数の補助ゲート電極は、かかる１つ以上の酸化物系化合物半導体層と絶縁されるように配される。複数の制御ゲート電極は、複数の補助ゲート電極の隣接した両者間に複数の補助ゲート電極と異なる高さに配され、１つ以上の酸化物系化合物半導体層と絶縁される。そして、複数の電荷保存層は、１つ以上の酸化物系化合物半導体層と複数の制御ゲート電極との間に各々介在される。 （もっと読む）

【課題】高温ポストアニールのステップを必要とせず、従来の低温ポリシリコン薄膜トランジスタと集積可能な、高効率の発光素子とその製造プロセスを提供する。
【解決手段】太陽電池素子の光起電素子層、又は光検出器の感光層を構成するシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体の製造に低温下で高効率のレーザーアニールプロセスを用い、シリコンリッチ誘電体層内にレーザー誘起凝集シリコンナノドットを形成する。この、レーザー誘起凝集シリコンナノドットは、高密度で均一に分布しており、直径のバラツキも小さい。このプロセスを採用すれば、従来の低温ポリシリコン薄膜トランジスタを集積した構造で製造することができる。 （もっと読む）

方法は、半導体基板（１２）を使用して不揮発性メモリデバイス（１０）を形成する。半導体基板の上に電荷蓄積層（１４）が形成され、電荷蓄積層（１４）の上にゲート材料層が形成されて、コントロールゲート電極（１６）を形成する。保護層（１８，２０）はゲート材料層の上に設けられる。ドーパントは、半導体基板（１２）内に打込まれ、コントロールゲート電極（１６）の少なくとも一方の面上で、コントロールゲート電極に自己整合して、コントロールゲート電極（１６）の対向する面上で半導体基板内にソース（３４）およびドレイン（３６）を形成する。保護層は、ドーパントがコントロールゲート電極内に浸透することを防止する。ゲート材料層の上の保護層は除去される。コントロールゲート電極（１６）、ソース（３４）およびドレイン（３６）に対して電気コンタクト（４２、４４および４８）が作製される。一形態では、セレクトゲート（２８）もまたメモリデバイス内に設けられる。
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半導体デバイスが半導体基板(12)に形成される。第1の絶縁層(18)が、半導体基板(12)の第1の領域(14)に高電圧トランジスタ(38)に関するゲート絶縁体として使用するために半導体基板上に形成される。第1の絶縁層(18)が形成された後、第2の絶縁層(24)は、基板(12)の第2の領域(22)に不揮発性メモリトランジスタ(40)に関するゲート絶縁体として使用するために半導体基板(12)上に形成される。第2の絶縁層(24)が形成された後、第3の絶縁層(36)が、基板(12)の第3の領域(34)にロジックトランジスタ(44)に関するゲート絶縁体として使用するために半導体基板(12)に形成される。
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【課題】実質的に高いカップリングレシオをもつ円筒型誘電電荷トラッピング構造を有する不揮発性メモリ装置を提供する。
【解決手段】メモリセルは、ソース領域と、第１の円筒型領域を含みＡ１の面積を有するチャンネル面２０１を有する半導体チャンネル領域によって分離されたドレイン領域と、チャンネル面２０１の上部にある第１の誘電体構造２０２と、第１の誘電体構造２０２の上部にある誘電体電荷トラッピング構造２０３と、誘電体電荷トラッピング構造２０３の上部にある第２の誘電体構造２０４と、第２の誘電体構造２０４の上部にある第２の円筒型領域を含みＡ２の面積を有する導電体面２０６を持つ導電体層２０５であって、導電体面２０６は、誘電体電荷トラッピング構造２０３とチャンネル面２０１の上にかぶさっていることを特徴とする導電体層２０５とを具備し、面積Ａ１に対する面積Ａ２の比率は１．２以上である。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】半導体基板、半導体柱及びコンタクトプラグを備える半導体素子において、活性領域として機能する少なくとも一対のフィンを備える半導体基板と、一対のフィンの一部分の間に該フィンを連結するように介在される半導体柱と、一対のフィンの上面に電気的に連結されるように半導体柱上に形成されるコンタクトプラグとを備える半導体素子である。 （もっと読む）

【課題】ゲート絶縁層の膜厚が薄くなった部分、すなわち段差部による半導体素子特性への影響を低減し、半導体素子の信頼性を向上させることを目的とする。
【解決手段】絶縁表面上に半導体層を形成し、半導体層の端部をウェット酸化して第１の絶縁層を形成し、半導体層上および第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層を介して、半導体層上および第１の絶縁層上にゲート電極を形成する。 （もっと読む）

【課題】低いビットラインコンタクト抵抗を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】第１及び第２フィン１０５ａ，１０５ｂを備え、第１導電型を有する半導体基板と、第１及び第２フィンの一端を連結する共通ビットライン電極１６０ａ，１６０ｂと、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる複数の制御ゲート電極１５０と、共通ビットライン電極１６０ａ，１６０ｂと複数の制御ゲート電極１５０との間に配置され、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極１５５ａと、第１ストリング選択ゲート電極と複数の制御ゲート電極との間に配置され、第１及び第２フィンの一側面を覆い、第１及び第２フィン上を横切って延びる第２ストリング選択ゲート電極１５５ｂと、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】電荷保存層を利用してデータを保存しうる、立体型構造を有する不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】不揮発性メモリ素子は、半導体層１０５と、半導体層１０５上に配列された複数の上部制御ゲート電極１３０ａと、半導体層１０５の下に配列され、複数の上部制御ゲート電極１３０ａと交互に配置された複数の下部制御ゲート電極１３０ｂと、半導体層１０５と上部制御ゲート電極１３０ａとの間にそれぞれ介在された複数の上部電荷保存層１２０ａと、半導体層１０５と下部制御ゲート電極１３０ｂとの間にそれぞれ介在された複数の下部電荷保存層１２０ｂと、を備える。 （もっと読む）

【課題】高温ストレス特性が向上された不揮発性メモリ装置及びその製造方法を提供する。
【解決手段】チャンネル領域１０ａを有する半導体基板上にはトンネル絶縁膜１０２、電荷トラップ膜、及びブロッキング膜が順次に形成される。ブロッキング膜上にゲート電極１１４を形成した後、電荷トラップ膜が露出されるようにブロッキング膜をパターニングして電荷トラップ膜とゲート電極１１４との間で第１ブロッキング膜パターン１１８を形成する。その後、露出された電荷トラップ膜部位を処理してチャンネル領域１０ａから電子をトラップするための電荷トラップ膜パターン１２０と電荷トラップ膜パターン１２０内にトラップされた電子の側方拡散を防止するための第２ブロッキング膜パターン１２２を獲得する。従って、電子の側方拡散に起因する高温ストレス特性の劣化を防止することができる。 （もっと読む）