【課題】金属薄膜をリモートプラズマによって処理するときのガスの種類によってドットの密度を制御可能な金属ドットの製造方法を提供する。
【解決手段】ＳｉＯ_２膜５０２がＳｉからなる半導体基板５０１上に形成され（工程（ｂ））、金属薄膜５０４がＳｉＯ_２膜５０２上に形成される（工程（ｃ））。その後、水素ガス、ヘリウムガス、アルゴンガス、窒素ガス、アンモニアガス、水素ガスとヘリウムガスとの混合ガス、水素ガスとアルゴンガスとの混合ガスおよび水素ガスと窒素ガスとの混合ガスの中から選択したガスを用いたリモートプラズマによって金属薄膜５０４を処理する（工程（ｄ））。これによって、金属ドット５０３がＳｉＯ_２膜５０２上に形成される（工程（ｅ））。 （もっと読む）

【課題】３次元半導体装置及びその動作方法を提供する。
【解決手段】３次元半導体装置及びその動作方法が提供される。この装置は、基板上に配置される複数のワードライン構造体と、ワードライン構造体の間に介在される活性半導体パターンと、ワードライン構造体と活性半導体パターンとの間に介在される情報格納要素とを具備する。ワードライン構造体の各々は、互いに離隔されながら積層された複数のワードラインを具備するとともに、活性半導体パターンは、互いに異なる導電型を有しながら交互に配列される電極領域と、チャンネル領域とを具備する。 （もっと読む）

【課題】高集積化され且つデータ保持特性低下を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１００は、チャネルとなる半導体基板１１と、半導体基板１１の表面からトンネル絶縁層１２及びブロック絶縁層１４を介して形成された制御ゲート電極となる導電層１５と、トンネル絶縁層１２とブロック絶縁層１４との間に形成された複数の電荷蓄積層１３とを備える。複数の電荷蓄積層１３は、トンネル絶縁層１２の表面に沿って互いに離間して形成されている。トンネル絶縁層１２は、各々の電荷蓄積層１３の形成された位置で半導体基板１１側に突出するように形成されている。 （もっと読む）

【課題】 メモリセルにおけるショートチャネル効果の抑制と誤書き込みの防止の両方を実現し、不揮発性半導体記憶装置の高性能・低コスト化をはかる。
【解決手段】 半導体基板１０１上に複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、メモリセルは、基板１０１の表面部に離間して設けられたソース・ドレイン領域１２０と、ソース・ドレイン領域１２０の直下の基板１０１内に設けられ、基板１０１よりも誘電率が低い埋め込み絶縁膜１５１と、ソース・ドレイン領域１２０の間に形成されるチャネル領域上に設けられた第１ゲート絶縁膜１０２と、第１ゲート絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられた第２ゲート絶縁膜１０４と、第２ゲート絶縁膜１０４上に設けられた制御ゲート電極１０５とを備えた。 （もっと読む）

【課題】新規な電荷貯蔵フィルム（又は層）のアーキテクチャ、及び先行技術の欠点を克服できるこのアーキテクチャの製造プロセスを提供する。
【解決手段】メモリセルの金属粒子を含む電荷貯蔵層を製造するプロセスであって、前記層が、表面に前記金属粒子を含む有機層からなり、前記プロセスが：金属、半導体又は電気絶縁基板上に、カチオン形態にて少なくとも１つの金属元素を錯化できる基を表面に含む有機層３７をグラフトする工程；前記層を、カチオン形態にて前記金属元素を含む溶液と接触させることによって、前記金属元素を前述の基によって錯化する工程；及び前記錯化金属元素を酸化状態０の金属元素に還元することによって、金属粒子３９を得る工程を含む、プロセス。 （もっと読む）

方法は、半導体基板（１２）上にゲート材料の第一層（１８）を形成すること、第一層上にハードマスク層（２０）を形成すること、開口（２２）を形成すること、ハードマスク層上と開口内とに電荷蓄積層（２４）を形成すること、電荷蓄積層上にゲート材料の第二層（２６）を形成すること、ハードマスク層を被覆している、第二層の一部と電荷蓄積層の一部とを除去することであって、第二層の第二部分が開口内に残存している、除去すること、ハードマスク層上と第二部分上とに、第一ビットセル及び第二ビットセルの両方を画定するパターン化されたマスク層（２８、３０、３２）を形成すること、パターン化されたマスク層を用いて第一ビットセル及び第二ビットセルを形成することを含み、第一ビットセル及び第二ビットセルはそれぞれ、第一層から形成された選択ゲート（３８、４０）と、第二層から形成された制御ゲート（３４、３６）とを含む。
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【課題】不揮発性半導体記憶装置の信頼性を向上できる技術を提供することにあり、特に、スプリットゲート型トランジスタのメモリゲート電極への給電を確実に行なうことができる技術を提供する。
【解決手段】給電配線ＥＳＬは、給電配線ＥＳＬの一端を終端部ＴＥ１上に配置し、かつ、給電配線ＥＳＬの他端を終端部ＴＥ２上に配置し、さらに、給電配線ＥＳＬの中央部をダミー部ＤＭＹ上に配置している。つまり、終端部ＴＥ１と終端部ＴＥ２およびダミー部ＤＭＹはほぼ同じ高さであるので、終端部ＴＥ１上からダミー部ＤＭＹ上を介して終端部ＴＥ２上に配置されている給電配線ＥＳＬの大部分は同じ高さに形成される。 （もっと読む）

【課題】メモリセル内に保持する電荷の、チャネルに対して垂直方向の位置を情報量として利用するＮＡＮＤ型の不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１チャネル８ａと、第１チャネル８ａの両側に設けられたソース領域及びドレイン領域５ａと、を有する半導体基板１ａと、第１チャネル８ａの上に設けられた第１絶縁膜３ａと、第１絶縁膜３ａの上に設けられた電荷保持層４と、電荷保持層４の上に設けられた第２絶縁膜３ｂと、第２絶縁膜３ｂの上に設けられた第２チャネル８ｂと、第２チャネル８ｂの両側に設けられたソース領域及びドレイン領域と、を有する。 （もっと読む）

不揮発性メモリ素子などの電子素子用の方法および装置が記載される。メモリ素子は、２層または３層などの多層の制御誘電体を含む。多層制御誘電体は、酸化アルミニウム、酸化ハフニウム、および／または、酸化ハフニウムアルミニウムのハイブリッド膜などの高ｋ誘電体材料の組み合わせを含む。多層制御誘電体により、単一または多状態（例えば、２ビット、３ビット、または４ビット）動作の実現可能性を備えながら、増大された電荷保持、向上されたメモリプログラム／消去ウィンドウ、改善された信頼性および安定性を含む向上された特性を与える。
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【課題】半導体層と絶縁膜との間の界面の特性を改善した不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置１０１は、チャネル１ａとチャネル１ａの両側に設けられたソース領域及びドレイン領域２とを有する半導体層１と、チャネル１ａの上に設けられた第１絶縁膜３Ａと、第１絶縁膜３Ａの上に設けられた電荷保持層３Ｂと、電荷保持層３Ｂの上に設けられた第２絶縁膜３Ｃと、第２絶縁膜３Ｃの上に設けられたゲート電極４と、を有するメモリセルと、ゲート電極４と半導体層１との間に、一定の振幅と一定の周波数とを有するバースト信号を印加し、電荷保持層に電荷の書き込み及び消去の少なくともいずれかの処理を行う駆動部２０と、を備える。 （もっと読む）

【課題】電荷を蓄積する半導体粒子の電荷トラップサイトを増大させることにより、大容量化または微細化が可能な不揮発性半導体メモリおよび不揮発性半導体メモリの製造方法を提供する。
【解決手段】第１導電型の半導体基板と、半導体基板内に互いに離間して設けられた第２導電型のソース・ドレイン領域と、ソース・ドレイン領域間に形成されるチャネル領域と、チャネル領域上に形成される第１絶縁膜と、第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する半導体粒子と、半導体粒子上に形成される第２絶縁膜と、第２絶縁膜上に形成される制御ゲート電極と、を有することを特徴とする不揮発性半導体メモリおよび不揮発性半導体メモリの製造方法。 （もっと読む）

【課題】スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現する。
【解決手段】メモリ用ｎＭＩＳのメモリゲート電極ＭＧの高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さよりも２０〜１００ｎｍ高く形成することにより、メモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさとする。また、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さ以下とすることにより、ゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を小さくして、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐ。 （もっと読む）

【課題】 動作速度の向上および周辺回路面積の縮小化が達成可能である複数の不揮発性記憶装置を含む半導体装置を提供する。
【解決手段】 本発明の半導体装置は、行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置１００を含む。不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられたゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、第１導電型の第１および第２不純物領域３４，２４と、ビット導電層８０とを含む。ビット導電層８０は、ｉ行［ｊ＋１］列に配置されたメモリセル１００の第２不純物領域２４と、［ｉ＋１］行［ｊ＋１］列に配置されたメモリセル１００の第１不純物領域３４とを電気的に接続する。電荷捕捉層２２ｂのうちゲート導電層１４の一方の端部近傍に電荷蓄積領域を有し、他方の端部近傍には電荷蓄積領域を有さない。 （もっと読む）

【課題】 再構成可能な半導体デバイスを提供する。
【解決手段】 再構成可能な半導体デバイスが開示されている。半導体デバイスは、基板と、基板上に形成された第１の絶縁材料と、異なる極性を有する２つのチャネルと、絶縁材料上に形成され、かつ対向する端部で、これらのチャネルに、共通に結合された複数のターミナル電極と、ターミナル電極に形成された第２の絶縁材料と、第２の絶縁材料上に形成された少なくとも１つのコントロールゲートとを含む。チャネルは、異なる極性を有し、電荷蓄積層は、第２の絶縁材料内側に形成されている。コントロールゲートに、フォワードバイアスまたはリバースバイアスが印加され、次にバイアスが切断される。半導体デバイスの電圧−電流特性は、電荷蓄積層に生成された電荷に従って変化する。 （もっと読む）

【課題】低温、かつ少ない工程で、ナノドットを作製する方法、並びにこのナノドットを有する浮遊ゲートトランジスタ及びその作製方法の提供。
【解決手段】同軸型真空アーク蒸着源１を用いて、金属材料又は半導体材料から、絶縁層３４中に埋め込まれる、電荷を保持するためのナノドット３３を作製する。基板３１上に酸化物膜３２を形成する工程と、ナノドット３３を酸化物膜３２上に作製する工程と、ナノドット上に絶縁層３４を形成することでナノドットを埋め込むようにする工程と、絶縁層３４上に電極膜３５を形成する工程とを有し、かくして浮遊ゲートトランジスタが作製される。 （もっと読む）

【課題】異なる階層に位置するメモリセル間の特性のばらつきを抑制できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、半導体基板１１と、半導体基板１１上に設けられ、複数の絶縁層１４と複数の導電層ＷＬ１〜ＷＬ４とが交互に積層された積層体と、積層体を貫通して形成された貫通ホールの内部に設けられ、絶縁層１４と導電層ＷＬ１〜ＷＬ４との積層方向に延びる半導体層ＳＰと、導電層ＷＬ１〜ＷＬ４と半導体層ＳＰとの間に設けられた電荷蓄積層２６と、を備え、半導体層ＳＰにおける下部は上部よりも細く、導電層ＷＬ１〜ＷＬ４における少なくとも最下層は最上層よりも薄い。 （もっと読む）

【課題】高集積化のために最適化された駆動トランジスタ及び記憶セルを含むを含む半導体デバイスを提供する。
【解決手段】半導体デバイスは、３つの駆動トランジスタグループＤＴＧ１、ＤＴＧ２、ＤＴＧ３と、これらに各々対応されるセルストリングＳ１、Ｓ２、Ｓ３を含む。各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍによって３個の駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が並列に接続される。これによって、各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、又Ｎｍに接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３は、一つの共通したソース/ドレインを共有することができる。その結果、並列に接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が半導体デバイス内で占める面積を減少させることができる。 （もっと読む）

本発明は、電流輸送チャネルを形成する少なくとも１つの半導体ナノワイヤ（３）と、前記ナノワイヤ（３）の少なくとも一部の周りに配置された１つ以上のシェル層（４）と、前記１つ以上のシェル層（４）に埋め込まれたナノサイズの電荷捕獲中心（１０）と、前記１つ以上のシェル層（４）の少なくとも一部のそれぞれの周りに配置された１つ以上のゲート電極（１４）とを備えるナノ構造メモリデバイスを提供する。好ましくは、前記１つ以上のシェル層（４）は、ワイドバンドギャップ材料又は絶縁体で構成される。前記電荷捕獲中心（１０）は、前記１つ以上のゲート電極を用いることによってチャージされてもよく／書き込まれてもよく、１つ以上の前記電荷捕獲中心（１０）に蓄積された電荷量の変化は、前記ナノワイヤ（３）の導電率を変更する。 （もっと読む）

本発明は、ビット線がその上に位置する第２のブロックにコモンソースブロックを接続するチャネルの行列を備えた、トランジスタを有する複数のメモリセルを含むマイクロ電子フラッシュメモリデバイスに関し、トランジスタは、少なくとも１つのゲート材料を有する複数のゲート、すなわち、前記チャネルを含む第１の選択ゲートと、前記チャネルを含む複数のコントロールゲートと、各々が行列配置の所与の列のチャネルを含む複数の第２の選択ゲートとから、さらに形成され、多層スタック上に位置する前記ゲートの少なくとも１つまたは複数は、誘電材料の少なくとも第１の層と、少なくとも１つの電荷保存領域と、誘電材料の少なくとも１つの第２の層とを含む。
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【課題】メモリウィンドウを拡大することで信頼性が向上したメモリ素子を提供することを課題とする。
【解決手段】支持基板上に設けられた半導体層と、半導体層内に設けられたチャネル領域と、チャネル領域の両側に設けられ、半導体層内に位置する第１の導電型の２つの拡散層領域と、チャネル領域の上に設けられた電荷蓄積機能を有する第１のゲート絶縁膜と、第１のゲート絶縁膜の上に設けられた第１のゲート電極とを備え、更に、チャネル領域のチャネル幅方向の端部に隣接し、チャネル領域外の半導体層の上に設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜の上に設けられ、第１のゲート電極と電気的に絶縁された第２のゲート電極とを備えていることを特徴とするメモリ素子により上記課題を解決する。 （もっと読む）