【課題】 プログラミング効率を向上させた非揮発性メモリのためのプログラミングの方法及び構造を提供する。
【解決手段】 非揮発性メモリセル内の酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ソースと、ドレインと、ソースとドレイン間のチャネル領域とを有し、これら全てがソース及びドレインの導電型と逆導電型の基板内に形成されている。ＭＯＳＦＥＴは、ドレイン電極を非揮発性メモリセルに供給される主電圧Ｖ_ｃｃの供給源に接続しかつ、ソースからドレインの方へ延在するチャネル領域の一部を反転させるようにソース及び基板へ選択された電圧を供給することによって、プログラミングされる。チャネル領域の反転部分は、ドレインに達する前にピンチオフ点で終わる。ソース−基板間のＰＮ接合の逆バイアスを制御することによって、反転領域のピンチオフ点がソースの方へ引き戻され、それによってＭＯＳＦＥＴのプログラミング効率を増大させる。 （もっと読む）

【課題】チャネル部の基板面を湾曲させたセルを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板面から突出する凸部１８が形成され、この凸部１８の上端部は湾曲し、凸部１８の根元は第１の幅Ｗ１を有する半導体基板１１と、凸部１８の根元の基板面上に形成され、凸部１８の上面Ｄよりも低い上面Ｃを有し、第２の幅Ｗ２を有する第１の素子分離絶縁膜ＳＴＩ１と、凸部１８内に形成され、第１及び第２の幅よりも狭い第３の幅Ｗ３を有する第２の素子分離絶縁膜ＳＴＩ２と、電荷蓄積層２６を含むゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極２８とを具備し、第１の素子分離絶縁膜ＳＴＩ１の上面の上方においてゲート電極２８とゲート絶縁膜４０とが接する第１の部分Ａの高さは、第２の素子分離絶縁膜ＳＴＩ２の上面の上方においてゲート電極２８とゲート絶縁膜とが接する第２の部分Ｂの高さより低い。 （もっと読む）

【課題】フローティングボディ素子及びバルクボディ素子を有する半導体素子及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は、バルクボディ素子領域及びフローティングボディ素子領域を有する基板を準備する工程を含む。バルクボディ素子領域の基板の活性領域を画定するとともに、フローティングボディ素子領域のうち第１素子領域の基板上に順に積層された第１犠牲パターン及び第１活性パターンを画定する素子分離膜を形成する。フォトリソグラフィ及びエッチング工程を用いて素子分離膜に第１犠牲パターンの一部分を露出させる第１リセス領域を形成する。第１犠牲パターンを除去して第１活性パターン下部に第１空間を形成する。第１空間の内壁及び第１リセス領域の内壁に第１埋込誘電膜を形成する。第１埋込誘電膜を有する基板上に少なくとも第１空間を埋め込む第１埋込パターンを形成する。 （もっと読む）

【課題】メモリヒステリシス特性を示すと同時に信頼性を改善した不揮発性メモリ素子を提供する。
【解決手段】半導体基板１００と、半導体基板上に形成され、絶縁膜および絶縁膜内に埋め込まれた複数の炭素ナノクリスタルを含む電荷トラップ構造物１５０と、電荷トラップ構造物上に形成されたゲート１６０と、を含む。 （もっと読む）

【課題】ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置において、不揮発性メモリ領域の面積を縮小する。
【解決手段】メモリゲート電極１１Ａに、局所的に電界が集中するコーナー部１１ｃｎを設け、メモリゲート電極１１Ａ中の電荷をＦＮトンネル動作によりゲート絶縁膜２ａ中の電荷蓄積部に注入する消去方式を用いる。ＦＮトンネルにより消去時の消費電流を低減できるため、メモリモジュールの電源回路面積を低減できる。また、書込みディスターブ耐性を向上できるために、より簡易なメモリアレイ構成を採用してメモリアレイ面積を低減できる。両者の効果を併せてメモリモジュールの面積を大幅に低減し製造コストを低減できる。また、書込み消去の注入電荷中心が一致するため書換え耐性が向上する。 （もっと読む）

【課題】フラッシュメモリ素子、その製造方法及び動作方法を提供する。
【解決手段】上端部分の両側に屈曲を有するように形成され、この両側の屈曲部分がプログラム時や消去時に電荷が注入される領域として使われ、電荷が注入される領域としきい電圧を決定する領域とを分離するチャンネル領域と、このチャンネル領域上に形成されたゲート構造と、を備えることを特徴とするメモリ素子、その製造方法及び動作方法である。 （もっと読む）

【課題】フローティングゲート構造を有し、駆動電圧を低減可能な半導体素子を提供する。
【解決手段】半導体素子１０は、ｎ型Ｓｉからなる基板１上に形成したＳｉＯ_２層４上に、電荷蓄積層５，６を順次積層したフローティングゲート構造からなる。電荷蓄積層５は、アンドープのＳｉからなる量子ドット５１ａ〜５１ｃと、それを被覆する酸化層５２とからなる。電荷蓄積層６は、ｎ^＋Ｓｉからなる量子ドット６１ａ〜６１ｃと、それを被覆する酸化層６２とからなる。そして、量子ドット６１ａ〜６１ｃ中に元来的に存在する電子は、パッド１２，１３からゲート電極９に印加される電圧に応じて、トンネル接合を介して量子ドット６１ａ〜６１ｃと量子ドット５１ａ〜５１ｃとの間を移動し、量子ドット５１ａ〜５１ｃおよび／または量子ドット６１ａ〜６１ｃ中に分布する。この分布状態は、電流Ｉ_ＳＤによって検出される。 （もっと読む）

【課題】高い核密度形成に大きく寄与する事ができる半導体装置の製造方法及び基板処理装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、表面に絶縁膜が形成されたウエハ２００を反応管２０３内に搬送する工程と、反応管２０３内に少なくともシリコン系ガスを導入して、ウエハ２００の表面に形成された絶縁膜上にシリコングレインを形成する処理を行う工程と、処理後の基板を反応管２０３から搬出する工程とを有し、処理工程では、シリコン系ガスを単独で導入した場合に、シリコン系ガスが熱分解しない温度と圧力に設定した反応管２０３内に、シリコン系ガスとドーパントガスとを導入し、ドーパントガスの流量をシリコン系ガスの流量と同等又はそれ以上とする。 （もっと読む）

【課題】１電界効果トランジスタ当たり２ビットの情報を記憶でき、しかも微細化が容易な半導体記憶装置を提供すること。
【解決手段】半導体基板１１、ゲート絶縁膜１２、ゲート電極１３、ゲート電極に対して側方に離間して形成された２つの電荷保持部６１、６２と、２つソース／ドレイン拡散層領域１７、１８と、チャネル領域４１、４２とを備える。電荷保持部６１、６２は、電荷を蓄積する機能を有する第１の材料からなるナノドット１５が、第２の絶縁体１４と第３の絶縁体１６との間に挟まれた構造を有する。第２の絶縁体１４と第３の絶縁体１６とは互いに密度、材料または結晶構造が異なる。各電荷保持部６１、６２のナノドット１５に保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっている。 （もっと読む）

【課題】大面積基板に、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することを目的とする。
【解決手段】単結晶半導体基板（ボンドウエハー）より単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された複数の単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。 （もっと読む）

【課題】不揮発性半導体記憶装置の消去電流を低減する。
【解決手段】不揮発性半導体記憶装置のメモリセルは、半導体基板に形成されたソース領域とドレイン領域を有する。そして、ソース領域とドレイン領域の間の半導体基板上にゲート絶縁膜を介して選択ゲート電極が形成されている。選択ゲート電極の側壁には、下部酸化シリコン膜と電荷蓄積膜である酸窒化シリコン膜を介してメモリゲート電極が形成されている。このように構成されたメモリセルにおいて、以下のように消去動作を行なう。メモリゲート電極への正電圧の印加によってメモリゲート電極から酸窒化シリコン膜に正孔を注入して書き込み状態のしきい値電圧から一定レベルまでしきい値電圧を下げ、その後、バンド間トンネリング現象により発生したホットホールを酸窒化シリコン膜に注入して消去動作を完了する。 （もっと読む）

【課題】電荷蓄積効率が良い複合フローティングゲートの構成を有する半導体メモリを提供する。
【解決手段】半導体メモリ１１０は、半導体基板１０１上に形成した絶縁膜１０５上に、極薄Ｓｉ酸化膜により被膜したＳｉ系量子ドット３１１を積層し、その上に高誘電率絶縁膜３２２で被膜したシリサイド量子ドット３２１を積層し、さらに高誘電率絶縁膜４１２で被膜したＳｉ系量子ドット４１１を積層した複合フローティング構造を有する。ゲート電極１０４に所定の正電圧を印加することで電子をシリサイド量子ドット３２１に蓄積し、ゲート電極１０４に所定の負電圧を印加および微弱な光を照射することにより当該電子を放出することで多値メモリ動作を高速かつ安定的に実行する。 （もっと読む）

【課題】外部から局所的に圧力がかかっても破損しにくい半導体装置を提供する。また、外部からの局所的押圧による非破壊の信頼性が高い半導体装置を歩留まり高く作製する方法を提供する。
【解決手段】単結晶半導体領域を用いて形成された半導体素子を有する素子基板上に、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体を設け、加熱圧着することにより、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体及び素子基板が固着された半導体装置を作製する。 （もっと読む）

【課題】微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板１内に形成された第１導電型の第１ウェル１０と、第１ウェル１０に形成された複数のメモリセルトランジスタＱ５−１、Ｑ５−２と、第１ウェル１０の側面領域を囲む第１部分７、及び第１ウェル１０の下部領域を囲む第２部分９を有し、第１ウェル１０を半導体基板１から電気的に分離する第２導電型の第２ウェルと、半導体基板１内に形成された第２導電型の第３ウェル領域５と、を備える。 （もっと読む）

コンタクトプラグを形成する半導体素子形成プロセスでは、チタンまたはタンタルコンタクト層（３０）、窒化チタンバリア層（４０）、及びタングステンシード層をコンタクト開口部（２４）に順番に堆積させる。次に、コンタクトホール（２４）への充填を、コンタクト開口部の底面から上に向かって、銅層（６０）を電気メッキすることにより行なって、ボイドがコンタクト開口部（２４）内に形成されることがないようにする。全ての余分な材料をＣＭＰプロセスにより除去してコンタクトプラグ（７０）を形成し、この場合、ＣＭＰプロセスを使用して、コンタクト層／シード層／バリア層（３０，４０，５０）のうちの一つ以上の層を薄くする、または除去することもできる。
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【課題】高集積化が容易であり、高い信頼性を持つ不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】基板上１０５に形成され、第１導電型の第１ドーピング層１１５と、第１ドーピング層１１５から基板１０５の一面に対して上向きに伸長し、第１導電型と逆の導電性を有する第２導電型の半導体柱１２０と、半導体柱１２０の側壁を一回り取り囲む制御ゲート電極１５０ａと、半導体柱１２０と制御ゲート電極１５０ａとの間に介在された電荷保存層１４０ａと、半導体柱１２０と電気的に連結されるように半導体柱１２０上に配置され、第１導電型の第２ドーピング層１３０と、を備える不揮発性メモリ素子。 （もっと読む）

【課題】高集積化が容易で、且つ高い信頼性を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】本発明の不揮発性メモリ素子は、複数の第１半導体層、複数の第２半導体層、複数の第１ストレージノード、及び複数の第１制御ゲート電極を備える。複数の第１半導体層は、基板上に積層され、複数の第２半導体層は、複数の第１半導体層の間にそれぞれ介在して複数の第１半導体層の間に複数の第１トレンチを限定するように複数の第１半導体層の一端からリセスされ、複数の第１ストレージノードは、複数の第１トレンチの内部の第２半導体層の表面上に提供され、複数の第１制御ゲート電極は、複数の第１トレンチを満たすように複数の第１ストレージノード上に形成される。 （もっと読む）

【課題】相対的に高い誘電定数と相対的に大きいバンドギャップを同時に確保できる物質で形成された電荷トラップ型メモリ素子及びその製造方法を提供する。
【解決手段】メモリ素子は、基板１１上に形成されたトンネル絶縁膜２１と、トンネル絶縁膜２１上に形成された電荷トラップ層２３と、電荷トラップ層２３上にガドリニウム、またはこれより小さなサイズのランタン族元素を含む物質からなるブロッキング絶縁膜２５と、を備える。ブロッキング絶縁膜２５は、ガドリニウム、またはこれより小さなサイズのランタン族元素とアルミニウムとを含む物質からなる。 （もっと読む）

【課題】電荷の安定化及び電子と正孔との再結合速度を向上させ、プログラム状態や消去状態で、反対電荷が電荷トラップ層内に残っていることを減らしたりまたは防止し、プログラム／消去状態の安定性を確保させる不揮発性メモリ素子の作動方法を提供する。
【解決手段】不揮発性メモリ素子にプログラムや消去に寄与するＤＣパルスと電荷の再結合や再配置を促進するＡＣ摂動パルスとの複合パルスを印加してプログラムや消去を行う作動方法である。 （もっと読む）

不揮発性メモリセルを備える電子デバイスは、第１部分と第２部分を有する基板（１０）を備える。第１部分の第１主面（１１１）は、第２部分の第２主面（１１３）よりも低い位置にある。電子デバイスは、第１部分上にある互いに不連続な複数の記憶素子を含む電荷ストレージスタック（１２）を備え得る。電子デバイスは更に、第１部分上の制御ゲート電極（２４）と、第２部分上において側壁スペーサ（７４）を有する選択ゲート電極（９４）とを備え得る。特定の実施形態において、電荷ストレージスタック（１２）と制御ゲート電極（２４）を形成するためにプロセスを用いてもよい。それぞれ異なる高さの複数の主面を有する基板を得るために、電荷ストレージスタック（１２）と制御ゲート電極（９４）の形成後に半導体層（４０）を形成してもよい。選択ゲート電極（９４）は半導体層（４０）上に形成してもよい。
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