不揮発性メモリ装置及びその製造方法
【課題】ビットラインコンタクトとゲートパターンの上部との電気的短絡を防止することができる不揮発性メモリ装置及びその製造方法を提供する。
【解決手段】半導体基板上に素子分離膜を形成するステップと、半導体基板上に、浮遊ゲート電極と、浮遊ゲート電極と素子分離膜上に延長された制御ゲートラインとを含む不揮発性メモリセルトランジスタのゲートパターンを形成するステップと、マスクパターンを用いて少なくともゲートパターンの第１側壁の第１部分を覆い、制御ゲートラインの上部角部を露出させるステップと、マスクパターンをエッチングマスクとして用い、素子分離膜を第１エッチング率で選択的にエッチングして素子分離膜内に少なくとも部分的な開口部を規定し、同時に制御ゲートラインの上部角部を第１エッチング速度よりエッチング速度が低い第２エッチング率でエッチバックするステップとを有する。
【解決手段】半導体基板上に素子分離膜を形成するステップと、半導体基板上に、浮遊ゲート電極と、浮遊ゲート電極と素子分離膜上に延長された制御ゲートラインとを含む不揮発性メモリセルトランジスタのゲートパターンを形成するステップと、マスクパターンを用いて少なくともゲートパターンの第１側壁の第１部分を覆い、制御ゲートラインの上部角部を露出させるステップと、マスクパターンをエッチングマスクとして用い、素子分離膜を第１エッチング率で選択的にエッチングして素子分離膜内に少なくとも部分的な開口部を規定し、同時に制御ゲートラインの上部角部を第１エッチング速度よりエッチング速度が低い第２エッチング率でエッチバックするステップとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、さらに詳細には、不揮発性メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、ＤＲＡＭ装置又はＳＲＡＭ装置に比べて、単純な構造の単位セルを含むことができる。従って、不揮発性メモリ装置は、ＤＲＡＭ装置又はＳＲＡＭ装置に比べて高い集積度を有することができる。例えば、フラッシュメモリ装置のセルトランジスタは、ＭＯＳトランジスタと類似する構造を有することができる。
【０００３】
フラッシュメモリ装置の集積度をより向上させるために、セルアレイ内にセルトランジスタのために形成されるコンタクトパターンの数を減少させることができる。これにより、コンタクトパターンが占める空間及び／またはゲートパターン間の離隔空間を減少させて、フラッシュメモリ装置の集積度を向上させることができる。
【０００４】
図１は、従来のフラッシュメモリ装置を示す断面図である。
図１を参照すれば、素子分離膜（図示せず）が配置されて活性領域が規定され、複数のゲートパターン１９が活性領域を並行して横切る。ゲートパターン１９は、トンネル絶縁膜１２、浮遊ゲート１４、ゲート間誘電（絶縁）膜１６及び制御ゲート１８を含むことができる。
【０００５】
ゲートパターン１９の一側に隣接する活性領域内にソース領域２０ｓが配置され、ゲートパターン１９の他側に隣接する活性領域内にドレイン領域２０ｄが配置される。ゲートパターン１９の両側壁には、側壁絶縁スペーサ２２が配置されることが好ましい。
ビットラインコンタクト２６が、層間絶縁膜２４を貫通してドレイン領域２０ｄに接続される。ゲートパターン１９が伸びる方向に配列された複数のドレイン領域２０ｄは、素子分離膜により互いに離隔されることが好ましい。
【０００６】
一方、ソース領域２０ｓは、ゲートパターン１９が伸びる方向に延長されたライン形態を有することができる。ソース領域２０ｓがライン形態に形成される場合、ゲートパターン１９の一側に隣接して位置する素子分離膜が除去され得る。
ゲートパターン１９の一側に隣接して位置する活性領域の間の素子分離膜を選択的に除去するために、自己整列ソース形成工程が行なわれることが好ましい。自己整列ソース形成工程は、ゲートパターン１９の他側に隣接して位置するドレイン領域２０ｄとその間の素子分離膜を覆う自己整列マスクパターンを用いることができる。すなわち、自己整列マスクパターンを用いて、ゲートパターン１９の一側に隣接して位置する素子分離膜を除去することができる。
【０００７】
自己整列マスクパターンと半導体基板１０との間の整列マージンのために、自己整列マスクパターンは、ドレイン領域２０ｄに隣接するゲートパターン１９の一部を覆うことができる。一方、ゲートパターン１９のソース領域２０ｓに隣接するゲートパターンの一部分は露出している。よって、素子分離膜が除去される間、ゲートパターン１９、特に、制御ゲート１８の露出した部分がエッチングされ得る。
【０００８】
従って、図に示すように、制御ゲート１８のドレイン領域２０ｄに隣接する上部３０が、制御ゲート１８のソース領域２０ｓに隣接する上部３２より高く形成される。その結果、制御ゲート１８のドレイン領域２０ｄに隣接する側壁とビットラインコンタクト２６は互いに近く位置してしまう可能性がある。よって、制御ゲート１８とビットラインコンタクト２６とが電気的に短絡（ｓｈｏｒｔ）してしまう可能性があるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は上記従来のメモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、ビットラインコンタクトとゲートパターンの上部との電気的短絡を防止することができる不揮発性メモリ装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するためになされた本発明による不揮発性メモリ装置の製造方法は、半導体基板上に素子分離膜を形成するステップと、前記半導体基板上に、浮遊ゲート電極と、該浮遊ゲート電極と前記素子分離膜上に延長された制御ゲートラインとを含む不揮発性メモリセルトランジスタのゲートパターンを形成するステップと、マスクパターンを用いて少なくとも前記ゲートパターンの第１側壁の第１部分を覆い、前記制御ゲートラインの上部角部を露出させるステップと、前記マスクパターンをエッチングマスクとして用い、前記素子分離膜を第１エッチング率で選択的にエッチングして前記素子分離膜内に少なくとも部分的な開口部を規定し、同時に前記制御ゲートラインの上部角部を前記第１エッチング速度よりエッチング速度が低い第２エッチング率でエッチバック（ｅｔｃｈｉｎｇ ｂａｃｋ）するステップとを有することを特徴とする。
【００１１】
また、上記目的を達成するためになされた本発明による不揮発性メモリ装置の製造方法は、半導体基板上に活性領域を規定する素子分離膜を形成するステップと、前記活性領域を横切り、互いに対向する第１側壁及び第２側壁を有するゲートパターンを形成するステップと、前記ゲートパターンの第１側壁と隣接する位置にある素子分離膜をエッチングして、凹領域を形成するステップと、前記ゲートパターンをエッチングし、少なくとも前記ゲートパターンの前記第２側壁に隣接する上端エッジを前記ゲートパターンの上部面の中心より低く形成するステップとを有することを特徴とする。
【００１２】
上記目的を達成するためになされた本発明による不揮発性メモリ装置は、半導体基板上に配置されて活性領域を規定する素子分離膜と、前記活性領域を横切るゲートパターンと、前記ゲートパターンの一側に隣接する活性領域に形成され、前記一側に隣接して配置された前記素子分離膜がエッチングされた領域下の半導体基板に延長されるソース領域と、前記ゲートパターンの他側に隣接する活性領域に形成されたるドレイン領域とを有し、前記ドレイン領域に隣接する前記ゲートパターンの上端エッジは、前記ゲートパターンの上部面の中心より低いことを特徴とする。
【発明の効果】
【００１３】
本発明に係る不揮発性メモリ装置及びその製造方法によれば、ゲートパターンのドレイン領域に隣接する上端エッジは、ゲートパターンの上部面の中心より低い。従って、ビットラインコンタクトとゲートパターン間の距離が長くなり、ビットラインコンタクトとゲートパターン間の電気的短絡を防止することができるという効果がある。
また、ゲートパタンのドレイン領域に隣接する上部角部が丸められた形状で形成され、ビットラインコンタクトとゲートパターンとの間の距離がもっと長くすることができるという効果がある。
【００１４】
さらに、ゲートパターンの上部面の全面がエッチングされ、ゲートパターンの高さが従来に比べて低くすることができる。従って、層間絶縁膜の厚さを減少させることができる。その結果、ビットラインコンタクトを形成するためのコンタクトホールの縦横比を減少させることができる。コンタクトホールの縦横比が減少すれば、ビットラインコンタクトをボイドなしで充填することができるという効果がある。また、エッチングによるコンタクトホールの幅の増加を抑制して、ビットラインコンタクトがゲートパターンに近づくことを抑制できるという効果がある。
【発明を実施するための最良の形態】
【００１５】
次に、本発明に係る不揮発性メモリ装置及びその製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【００１６】
しかしながら、本発明は、ここで説明される実施の形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施の形態は、開示される内容が充分且つ完全に理解され、そして当業者に本発明の思想が十分に伝達されるように提供されるものである。
図面において、層（または膜）及び領域の厚さは、明確性のために誇張されている。また、層（または膜）が他の層（または膜）または基板「上」にあると言及される場合、それは他の層（または膜）または基板上に直接形成されるか、またはそれらの間に第３の層（または膜）が介在することもできる。明細書全体において、同一の参照符号で表示される部分は同一の構成要素を示す。
【００１７】
図２は、本発明の一実施形態による不揮発性メモリ装置を示す平面図であり、図３は、図２のＩ−Ｉ’線に沿った断面図であり、図４は、図２のＩＩ−ＩＩ’線に沿った断面図であり、図５は、図３のゲートパターン及びビットラインコンタクトを拡大した図である。
【００１８】
図２、図３、図４及び図５を参照すると、半導体基板５０に複数の活性領域５３を規定する素子分離膜５１が配置される。活性領域５３は、第１（ｙ軸）方向に沿って並行に延長されたライン形態を有することができる。素子分離膜５１は、トレンチ型素子分離膜として形成することができる。すなわち、素子分離膜５１は、活性領域５３を規定するトレンチ内に配置することができる。活性領域５３は半導体基板５０の一部分である。図３は活性領域５３に沿った断面図であり、図４は素子分離膜５１に沿った断面図である。従って、図３には素子分離膜５１が示されていない。
【００１９】
複数のゲートパターン６３’が、素子分離膜５１及び活性領域５３を並行して横切る。
ゲートパターン６３’は、第１方向に垂直な第２方向に沿って延長される。図面において、ｙ軸方向が第１方向に該当し、ｘ軸方向が第２方向に該当する。つまり、第２方向は、ゲートパターン６３’の伸びる方向である。
【００２０】
ゲートパターン６３’は、トンネル絶縁膜５５、電荷保存層５７、ブロッキング絶縁膜５９及び制御ゲート８０を含む。制御ゲート８０は、素子分離膜５１及び活性領域５３の上部を横切り、電荷保存層５７は、活性領域５３と制御ゲート８０との間に介在する。トンネル絶縁膜５５が電荷保存層５７と活性領域５３との間に介在し、ブロッキング絶縁膜５９が電荷保存層５７と制御ゲート８０との間に介在する。
【００２１】
トンネル絶縁膜５５は酸化膜で形成することができる。電荷保存層５７は半導体で形成することができる。または、電荷保存層５７は、深い準位のトラップ（ｔｒａｐｓ）を持つ物質（例えば、窒化シリコンまたはナノクリスタル等）で形成することもできる。ブロッキング絶縁膜５９は、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）膜で形成することができる。または、ブロッキング絶縁膜５９は、トンネル絶縁膜５５に比べて高い誘電率を持つ高誘電物質を含むこともできる。例えば、高誘電物質は、酸化ハフニウムまたは酸化アルミニウム等のような絶縁性金属酸化物等であり得る。
【００２２】
制御ゲート８０は、順次に積層された導電ラインパターン６１及びシリサイドパターン７９を含むことができる。この場合、導電ラインパターン６１はシリコンを含む半導体で形成することができる。シリサイドパターン７９は、様々な金属シリサイドで形成できるが、コバルトシリサイドまたはニッケルシリサイドで形成することが好ましい。又は、コバルトシリサイドとニッケルシリサイドとを交互に形成することもできる。
【００２３】
本発明の一実施形態によれば、導電ラインパターン６１は十分に低い比抵抗を持つ導電物質を含むことが好ましい。この場合、シリサイドパターン７９は省略することができ、またこの場合、導電ラインパターン６１は、導電性金属窒化物（例えば、窒化チタンまたは窒化タンタル等のような導電性金属窒化物）及び金属（例えば、タングステンまたはモリブデン等）のうちから選択された少なくとも一つを含むことができる。シリサイドパターン７９が省略される場合、ゲートパターン６３’は、図１６に示すゲートパターン６３で代替することができる。図に示すように、図１６のゲートパターン６３のドレイン領域７５ｄに隣接する上端エッジは、図１６のゲートパターン６３の上部面の中心より低く形成される。図１６のゲートパターン６３の上部面は図１６の導電ラインパターン６１の上部面である。これと関係する具体的な事項は後に述べる。
【００２４】
ゲートパターン６３’の一側に隣接した活性領域５３にソース領域７５ｓが配置され、ゲートパターン６３’の他側に隣接した活性領域５３にドレイン領域７５ｄが配置される。ソース領域７５ｓに隣接するゲートパターン６３’の一側壁を第１側壁６５ａと定義し、ドレイン領域７５ｄに隣接するゲートパターン６３’の他側壁を第２側壁６５ｂと定義する。
【００２５】
ソース領域７５ｓの両側に配置された一対のゲートパターン６３’は、ソース領域７５ｓを基準として互いに対称を成すことが好ましい。従って、ソース領域７５ｓを介して、一対の隣接する第１側壁６５ａが互いに対向する。一対の隣接する第１側壁６５ａは、ソース領域７５ｓの両側に配置されたゲートパターン６３’にそれぞれ含まれる。これと同様に、ドレイン領域７５ｄを基準としてその両側に配置されたゲートパターン６３’は、互いに対称を成す。従って、ドレイン領域７５ｄを介して、一対の隣接するの第２側壁６５ｂが互いに対向する。一対の隣接する第２側壁６５ｂは、ドレイン領域７５ｄの両側に配置されたゲートパターン６３’にそれぞれ含まれる。
【００２６】
ゲートパターン６３’の一側に素子分離膜５１がエッチングされた領域である凹領域７０が配置される。すなわち、一対の隣接する第１側壁６５ａの間に凹領域７０が配置される。より具体的には、一対の隣接する第１側壁６５ａの間には、活性領域５３及び凹領域７０が第２（ｘ軸）方向（すなわち、ゲートパターン６３’が伸びる方向）に沿って交互に配置される。凹領域７０の底面７２の下には、半導体基板５０の一部分が配置される。
図に示すように、凹領域７０の底面７２は、半導体基板５０の一部分であり得る。または、凹領域７０の底面７２は、他の物質からなり得る。例えば、凹領域７０の底面７２は、素子分離膜５１の残りからなり得る。これに対する具体的な例は後述する。
【００２７】
一対の隣接する第１側壁６５ａの間の活性領域５３にそれぞれ形成されたソース領域７５ｓは、凹領域７０の底面７２の下の半導体基板５０に延長されて、互いに接続される。
従って、一対の隣接する第１側壁６５ａの間には、一つの共通ソースラインが活性領域５３及び凹領域７０の下の半導体基板５０に沿って延長される。ここで、共通ソースラインは、一対の隣接する第１側壁６５ａの間の延長されたソース領域７５ｓを含む。凹領域７０の下の半導体基板５０の上部面は、活性領域５３の上部面より低いことが好ましい。
【００２８】
一方、一対の隣接する第２側壁６５ｂの間には、活性領域５３及び素子分離膜５１が第２（ｘ軸）方向に沿って交互に配置される。従って、一対の隣接する第２側壁６５ｂの間に配置されたドレイン領域７５ｄは、互いに電気的に離隔される。
【００２９】
ゲートパターン６３’の両側壁、すなわち、第１及び第２側壁６５ａ、６５ｂに、側壁絶縁スペーサ７７が配置される。側壁絶縁スペーサ７７は、シリサイドパターン７９の側壁一部を覆うことができる。図３及び図４に示すように、一対の隣接する第１側壁６５ａ上の側壁絶縁スペーサ７７は、部分的に接触し部分的に離隔することができる。一対の隣接する第２側壁６５ｂ上にそれぞれ配置された側壁絶縁スペーサ７７の全体は、互いに離隔することができる。
【００３０】
バリア膜（ｂａｒｒｉｅｒ ｌａｙｅｒ）８２が半導体基板５０の全面をコンフォーマル（ｃｏｎｆｏｒｍａｌ）に覆うことができる。層間絶縁膜８４が半導体基板５０の全面を覆う。バリア膜８２は、層間絶縁膜８４に比べてエッチング速度が遅い絶縁物質で形成することが好ましい。層間絶縁膜８４は、酸化膜で形成することができる。バリア膜８２は省略することもできる。
【００３１】
ビットラインコンタクト８８が層間絶縁膜８４及びバリア膜８２を連続的に貫通してドレイン領域７５ｄに接続される。ビットラインコンタクト８８は、層間絶縁膜８４及びバリア膜８２を連続的に貫通するコンタクトホール８６を充填する。ビットラインコンタクト８８は、導電物質であるドープされた半導体、導電性金属窒化物、金属シリサイド及び金属のうちから選択された少なくとも一つを含むことができる。ビットライン（図示せず）が層間絶縁膜８４上に配置することができる。ビットラインは、ビットラインコンタクト８８と接続されてドレイン領域７５ｄと電気的に接続される。
【００３２】
ビットラインは、第１（ｙ軸）方向に沿って延長することができる。図に示すように、ビットラインコンタクト８８がドレイン領域７５ｄに接続されることにより、ドレイン領域７５ｄの第１（ｙ軸）方向の幅がソース領域７５ｓの第１（ｙ軸）方向の幅に比べて広くすることができる。
【００３３】
ソース領域７５ｓは、凹領域７０の下に延長され、共通ソースラインに含まれる。これで、セルアレイ領域内にソース領域７５ｓが形成された活性領域と接続されるコンタクトが要求されないようにできる。その結果、フラッシュメモリ装置の集積度を向上させることができる。すなわち、ソース領域７５ｓの第１（ｙ軸）方向の幅を減少させて、不揮発性メモリ装置の集積度を向上させることができる。
【００３４】
図５に示すように、ドレイン領域７５ｄに隣接するゲートパターン６３’の第１上端エッジ（ｆｉｒｓｔ ｔｏｐ ｅｄｇｅ）９５ａは、ゲートパターン６３’の上部面の中心１００より低いことが好ましい。これにより、ゲートパターン６３’の第１上端エッジ９５ａとビットラインコンタクト８８間の距離が従来に比べて長くなる。従って、制御ゲート８０とビットラインコンタクト８８間の電気的短絡を防止することができる。
【００３５】
また、図に示すように、ドレイン領域７５ｄに隣接する制御ゲート８０の上部角部は、丸められたラウンド形態（ｒｏｎｄ ｓｈａｐｅ）を有することがある。これにより、制御ゲート８０とビットラインコンタクト８８間の距離をより長くすることができる。また、ビットラインコンタクト８８の幅が、上部面から下方に向かって減少させることができる。これにより、第１上端エッジ９５ａとビットラインコンタクト８８間の距離は、より長くさせることができる。
【００３６】
ソース領域７５ｓに隣接するゲートパターン６３’の第２上端エッジ９５ｂも、ゲートパターン６３’の上部面の中心１００より低いことができる。第１側壁６５ａ及び第２側壁６５ｂは、活性領域５３の上部面に対して垂直で、中心１００を通過する仮想の垂直線１１０を基準で互いに対称を成すことができる。さらに、第１及び第２上端エッジ９５ａ、９５ｂも、仮想の垂直線１１０を基準で互いに対称を成すことができる。
【００３７】
次に、本発明の一実施形態による不揮発性メモリ装置の製造方法を図面を参照して説明する。
図６、図９、図１２、図１５、図１８は、本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための平面図であり、図７、図１０、図１３、図１６、図１９は、各々図６、図９、図１２、図１５、図１８のＩ−Ｉ’線に沿った断面図であり、図８、図１１、図１４、図１７、図２０は、各々図６、図９、図１２、図１５、図１８のＩＩ−ＩＩ’線に沿った断面図である。
【００３８】
図６、図７及び図８を参照すると、半導体基板５０に素子分離膜５１を形成して、複数の活性領域５３を規定する。素子分離膜５１は、トレンチ型素子分離膜として形成することが好ましい。例えば、素子分離膜５１を形成する方法は、半導体基板５０に活性領域５３を規定するトレンチを形成するステップと、トレンチを満たす絶縁物質を形成するステップとを含むことができる。
【００３９】
活性領域５３及び素子分離膜５１を並行して横切るゲートパターン６３を形成する。ゲートパターン６３は、トンネル絶縁膜５５、電荷保存層５７、ブロッキング絶縁膜５９及び導電ラインパターン６１を含む。導電ラインパターン６１は、活性領域５３及び素子分離膜５１の上部を横切る。導電ラインパターン６１は制御ゲートに含まれる。導電ラインパターン６１は、導電物質で形成する。導電ラインパターン６１は、シリコンを含む半導体で形成することができる。または、導電ラインパターン６１は、十分に低い比抵抗を持つ導電物質、例えば、導電性金属窒化物及び金属のうちから選択された少なくとも一つを含むこともできる。
【００４０】
ゲートパターン６３は、互いに対向する第１側壁６５ａ及び第２側壁６５ｂを含む。第１側壁６５ａはゲートパターン６３の一側と隣接し、第２側壁６５ｂはゲートパターン６３の他側と隣接する。一対の隣接するゲートパターン６３は対称を成す。これにより、一対の隣接する第１側壁６５ａ又は一対の隣接する第２側壁６５ｂは互いに対向する。
【００４１】
ゲートパターン６３の他側の活性領域５３及び素子分離膜５１を覆う予備マスクパターン６７を形成する。
すなわち、一対の隣接する第２側壁６５ｂの間の活性領域５３及び素子分離膜５１を覆う。予備マスクパターン６７は、一対の隣接する第２側壁６５ｂを覆う。また、予備マスクパターン６７の整列マージンのために、予備マスクパターン６７はその両側に位置する一対のゲートパターン６３の上部面の一部を覆う。
【００４２】
予備マスクパターン６７は、ゲートパターン６３と平行に延長される。ゲートパターン６３の一側に隣接して位置する活性領域５３及び素子分離膜５１は露出されている。すなわち、一対の隣接する第１側壁６５ａの間の活性領域５３及び素子分離膜５１が露出される。もちろん、一対の隣接する第１側壁６５ａも露出される。
【００４３】
図９、図１０及び図１１を参照すると、ゲートパターン６３の上部面の全体が露出されるまで、予備マスクパターン６７の一部分を除去する。これで、マスクパターン６７ａが形成される。ゲートパターン６３の露出された上部面は、導電ラインパターン６１の上部面である。予備マスクパターン６７は、フォトレジスト物質（ｐｈｏｔｏｒｅｓｉｓｔ ｍａｔｅｒｉａｌ）で形成することができる。
【００４４】
この場合、予備マスクパターン６７の一部分は、酸素プラズマアッシング工程（ｏｘｙｇｅｎ ｐｌａｓｍａ ａｓｈｉｎｇ ｐｒｏｃｅｓｓ）で除去することができる。酸素プラズマアッシング工程は、プラズマ状態の酸素ガスを使用して予備マスクパターン６７の一部分をエッチングする工程である。酸素プラズマアッシング工程の際、プラズマ状態の酸素ガスを半導体基板１００に向けて加速させるバックバイアス（ｂａｃｋ ｂｉａｓ）を低く供給することが好ましい。または、バックバイアスを供給しないことも可である。
【００４５】
これにより、予備マスクパターン６７は、酸素プラズマアッシング工程により、主に等方的にエッチングすることができる。その結果、マスクパターン６７ａの上部面のエッジがマスクパターン６７ａの上部面の中央部より低く形成することができる。
【００４６】
或いは、予備マスクパターン６７の一部は、部分ウェットエッチング工程で除去することもできる。例えば、予備マスクパターン６７がフォトレジストで形成される場合、部分ウェットエッチング工程は、硫酸等を含むエッチング溶液を使用して行うことができる。部分ウェットエッチング工程は、等方性エッチングに相当する。
【００４７】
少なくともゲートパターン６３に隣接するマスクパターン６７ａのエッジは、ゲートパターン６３の上部面より低いことが好ましい。これにより、ゲートパターン６３の第２側壁６５ｂの上部が露出される。結果的に、ゲートパターン６３の第１及び第２側壁６５ａ、６５ｂの上部が両方とも露出させることができる。マスクパターン６７ａの上部面の全体をゲートパターン６３の上部面より低く形成することもできる。
【００４８】
本発明の一実施形態によれば、マスクパターン６７ａはゲートパターン６３の第２側壁６５ｂの全体を覆うこともできる。もちろん、その場合にもゲートパターン６３の上部面の全体が露出されている。
【００４９】
図１２、図１３及び図１４を参照すると、マスクパターン６７ａをマスクとして、露出された素子分離膜５１をエッチングする。これにより、一対の隣接する第１側壁６５ａの間に凹領域７０が形成される。一対の隣接する第１側壁６５ａの間に、凹領域７０及び活性領域５３がゲートパターン６３が伸びる方向に沿って交互に配置される。凹領域７０の底面７２の下は、半導体基板５０に相当する。以下、説明の便宜のために、露出された素子分離膜５１をエッチングする工程を素子分離膜エッチング工程と定義する。
【００５０】
素子分離膜エッチング工程によって露出された素子分離膜５１は、全部除去することができる。これによって、凹領域７０は、半導体基板５０を露出させることができる。この場合、凹領域７０の底面は、図に示すように、半導体基板５０の一部分である。
【００５１】
または、露出された素子分離膜５１の下の半導体基板５０を保護するために、素子分離膜エッチング工程の後に、露出された素子分離膜５１の一部を残すことができる。この場合、凹領域７０の底面７２は、素子分離膜５１の残りからなる。この時、素子分離膜５１の残りは、イオン注入のバッファ膜として使用できるように、薄い厚さを有することが好ましい。素子分離膜エッチング工程は、異方性エッチング工程（例えば、エッチバック（ｅｔｃｈｉｎｇ ｂａｃｋ）で行われることが好ましい。
【００５２】
素子分離膜エッチング工程を行う間、ゲートパターン６３の上部、すなわち、導電ラインパターン６１もエッチングされる。この時、素子分離膜エッチング工程による素子分離膜５１の第１エッチング速度は、素子分離膜エッチング工程による導電ラインパターン６１の第２エッチング速度により早い。例えば、第１エッチング速度は、第２エッチング速度の１０倍〜３０倍であり得る。しかし、本発明はこれに限定されない。第１エッチング速度は、第２エッチング速度の数倍〜数百倍にもなり得る。
【００５３】
上述のように、前記ゲートパターン６３に隣接するマスクパターン６７ａのエッジは、ゲートパターン６３の上部面より低く形成され、ゲートパターン６３の第２側壁６５ｂの上部が露出する。これによって、素子分離膜エッチング工程により導電ラインパターン６１のマスクパターン６７ａに隣接する上部角部は、導電ラインパターン６１の上部面の中心よりさらにエッチングされる。
【００５４】
もちろん、ゲートパターン６３の第１側壁６５ａも露出しているので、素子分離膜エッチング工程により、ゲートパターン６３の両側の上部角部は、導電ラインパターン６１の上部面の中心よりさらにエッチングされる。結果的に、素子分離膜エッチング工程の後に、導電ラインパターン６１の両側上端エッジは、導電ラインパターン６１の上部面の中心より低く形成される。素子分離膜エッチング工程の後に、導電ラインパターン６１の両側上部角部は、丸められたラウンド形態に形成することが好ましい。
【００５５】
マスクパターン６７ａのエッジが導電ラインパターン６１の上部面より低い場合、素子分離膜エッチング工程の後に、ゲートパターン６３の両側壁は、図５に示す仮想の垂直線１１０を基準として互いに対称に形成することができる。
【００５６】
一方、マスクパターン６７ａがゲートパターン６３の第２側壁６５ａの全体を覆うこともできる。この場合、素子分離膜エッチング工程によるマスクパターン６７ａのエッチング速度が、素子分離膜エッチング工程による導電ラインパターン６１のエッチング速度より早いことが好ましい。これによって、素子分離膜エッチング工程の際、マスクパターン６７ａが導電ラインパターン６１より先にエッチングされ、第２側壁６５ｂの上部が露出する。
【００５７】
その結果、素子分離膜エッチング工程により、マスクパターン６７ａに隣接する導電ラインパターン６１の上端は、導電ラインパターン６１の上部面の中心よりさらにエッチングさせることができる。すなわち、マスクパターン６７ａに隣接する導電ラインパターン６１の上端エッジは、導電ラインパターン６１の上部面の中心より低く形成することができる。
凹領域７０を形成した後、マスクパターン６７ａを除去する。
【００５８】
図１５、図１６及び図１７を参照すると、ゲートパターン６３の一側に隣接する活性領域５３及び凹領域７０の下の半導体基板５０内に、ソース領域７５ｓを形成する。
すなわち、一対の隣接する第１側壁６５ａの間の活性領域５３及び凹領域７０の下の半導体基板５０に、ソース領域７５ｓを形成する。ゲートパターン６３の他側に隣接する活性領域５３に、ドレイン領域７５ｄを各々形成する。
【００５９】
すなわち、一対の隣接する第２側壁６５ｂの間の活性領域５３に、ドレイン領域７５ｄを各々形成する。ドレイン及びソース領域７５ｄ、７５ｓは、ドーパント（ｄｏｐａｎｔｓ）を注入して形成することができる。ドレイン領域７５ｄ及びソース領域７５ｓは、同時に形成することができる。一方、ドレイン領域７５ｄ及びソース領域７５ｓは、順次に形成することもできる。
【００６０】
ゲートパターン６３の両側壁上に、側壁絶縁スペーサ７７を形成する。ドレイン領域７５ｄ上の側壁絶縁スペーサ７７は、互いに離隔することが好ましい。ソース領域７５ｓ上の側壁絶縁スペーサ７７は、部分的に接触するか、又は部分的に離隔することができる。本発明の一実施形態によれば、ソース領域７５ｓ上の側壁絶縁スペーサ７７は、完全に離隔させることが好ましい。
【００６１】
次に、図１８、図１９及び図２０を参照すると、導電ラインパターン６１上に、シリサイドパターン７９を形成することが好ましい。
上述のように、導電ラインパターン６１は、シリコンを含む半導体で形成することができる。ここで、シリサイドパターン７９は、自己整列シリサイド化工程で形成することが好ましい。
【００６２】
以下に、自己整列シリサイド化工程を具体的に説明する。
まず、半導体基板５０上に金属膜を形成する。
半導体基板５０にシリサイド化工程を行い、金属膜と導電ラインパターン６１を反応させて、シリサイド化パターン７９を形成する。
【００６３】
次に、未反応の金属膜を除去する。金属膜を形成する工程及びシリサイド化工程は、順次に行うか、インシチュ（ｉｎ−ｓｉｔｕ）で行うことができる。導電ラインパターン６１とシリサイドパターン７９とで制御ゲート８０を構成する。
【００６４】
自己整列シリサイド化工程によって、シリサイドパターン７９の上部面は素子分離膜エッチング工程後の導電ラインパターン６１の上部面の形態（ｍｏｒｐｈｏｌｏｇｙ）と実質的に同一である。従って、シリサイドパターン７９のドレイン領域７５ｄに隣接する上端エッジは、ゲートパターン６３’の上部面の中心より低く形成される。シリサイドパターン７９は側壁絶縁スペーサ７７より高く突出させることができる。
【００６５】
シリサイドパターン７９は、様々な金属シリサイドで形成することができる。好ましく、シリサイドパターン７９は、コバルトシリサイド又はニッケルシリサイドで形成することができ、抵抗を減少させるためにコバルトシリサイドとニッケルシリサイドとを交互に形成することもできる。図示してはいないが、自己整列シリサイド化工程の際、ドレイン領域７５ｄ及び／またはソース領域７５ｓの露出された表面上にもシリサイドを形成することもできる。
【００６６】
本発明の一実施形態によれば、導電ラインパターン６１は、十分に低い比抵抗を持つ導電物質を含むこともできる。この場合、シリサイドパターン７９を形成する工程は省略され、制御ゲート８０は導電ラインパターン６１のみで構成することができる。
【００６７】
続いて、半導体基板５０の全面上に、バリア膜８２を形成する。バリア膜８２は、コンフォーマル（ｃｏｎｆｏｒｍａｌ）に形成することができる。
バリア膜８２上に、層間絶縁膜８４を形成する。バリア膜８２は、層間絶縁膜８４よりエッチング速度が遅い絶縁物質で形成することができる。例えば、層間絶縁膜８４が酸化膜で形成される場合、バリア膜８２は窒化膜などで形成することができる。
【００６８】
次に、層間絶縁膜８４及びバリア膜８２を連続的にパターニングして、ドレイン領域７５ｄを露出させるコンタクトホール８６（図２及び図３参照）を形成し、コンタクトホール８６を満たすビットラインコンタクト８８（図２及び図３参照）を形成する。これにより、図２、図３及び図４に示す不揮発性メモリ装置を具現することができる。
【００６９】
上述した本発明に係る不揮発性メモリ装置の製造方法によれば、予備マスクパターン６７の一部分を除去して、ゲートパターン６３の上部面の全体を露出させた後、素子分離膜エッチング工程を行う。これによって、ドレイン領域７５ｄに隣接するゲートパターン６３の上端エッジがゲートパターン６３の上部面の中心より低く形成される。その結果、ゲートパターン６３（または６３’）内の制御ゲート８０とビットラインコンタクト８８との間の距離が長くなり、制御ゲート８０とビットラインコンタクト８８との間の電気的短絡を防止することができる。
【００７０】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００７１】
【図１】従来のフラッシュメモリ装置を示す断面図である。
【図２】本発明の一実施形態による不揮発性メモリ装置を示す平面図である。
【図３】図２のＩ−Ｉ’線に沿った断面図である。
【図４】図２のＩＩ−ＩＩ’線に沿った断面図である。
【図５】図３のゲートパターン及びビットラインコンタクトを拡大した図面である。
【図６】本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための平面図である。
【図７】図６のＩ−Ｉ’線に沿った断面図である。
【図８】図６のＩＩ−ＩＩ’線に沿った断面図である。
【図９】本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための平面図である。
【図１０】図９のＩ−Ｉ’線に沿った断面図である。
【図１１】図９のＩＩ−ＩＩ’線に沿った断面図である。
【図１２】本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための平面図である。
【図１３】図１２のＩ−Ｉ’線に沿った断面図である。
【図１４】図１２のＩＩ−ＩＩ’線に沿った断面図である。
【図１５】本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための平面図である。
【図１６】図１５のＩ−Ｉ’線に沿った断面図である。
【図１７】図１５のＩＩ−ＩＩ’線に沿った断面図である。
【図１８】本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための平面図である。
【図１９】図１８のＩ−Ｉ’線に沿った断面図である。
【図２０】図１８のＩＩ−ＩＩ’線に沿った断面図である。
【符号の説明】
【００７２】
５０ 半導体基板
５１ 素子分離膜
５３ 活性領域
５５ トンネル絶縁膜
５７ 電荷保存層
５９ ブロッキング絶縁膜
６１ 導電ラインパターン
６３、６３’ ゲートパターン
６５ａ 第１側壁
６５ｂ 第２側壁
６７ 予備マスクパターン
６７ａ マスクパターン
７０ 凹領域
７５ｓ ソース領域
７５ｄ ドレイン領域
７７ 側壁絶縁スペーサ
７９ シリサイドパターン
８０ 制御ゲート
８２ バリア膜
８４ 層間絶縁膜
８６ コンタクトホール
８８ ビットラインコンタクト
９５ａ 第１上端エッジ
９５ｂ 第２上端エッジ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、さらに詳細には、不揮発性メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、ＤＲＡＭ装置又はＳＲＡＭ装置に比べて、単純な構造の単位セルを含むことができる。従って、不揮発性メモリ装置は、ＤＲＡＭ装置又はＳＲＡＭ装置に比べて高い集積度を有することができる。例えば、フラッシュメモリ装置のセルトランジスタは、ＭＯＳトランジスタと類似する構造を有することができる。
【０００３】
フラッシュメモリ装置の集積度をより向上させるために、セルアレイ内にセルトランジスタのために形成されるコンタクトパターンの数を減少させることができる。これにより、コンタクトパターンが占める空間及び／またはゲートパターン間の離隔空間を減少させて、フラッシュメモリ装置の集積度を向上させることができる。
【０００４】
図１は、従来のフラッシュメモリ装置を示す断面図である。
図１を参照すれば、素子分離膜（図示せず）が配置されて活性領域が規定され、複数のゲートパターン１９が活性領域を並行して横切る。ゲートパターン１９は、トンネル絶縁膜１２、浮遊ゲート１４、ゲート間誘電（絶縁）膜１６及び制御ゲート１８を含むことができる。
【０００５】
ゲートパターン１９の一側に隣接する活性領域内にソース領域２０ｓが配置され、ゲートパターン１９の他側に隣接する活性領域内にドレイン領域２０ｄが配置される。ゲートパターン１９の両側壁には、側壁絶縁スペーサ２２が配置されることが好ましい。
ビットラインコンタクト２６が、層間絶縁膜２４を貫通してドレイン領域２０ｄに接続される。ゲートパターン１９が伸びる方向に配列された複数のドレイン領域２０ｄは、素子分離膜により互いに離隔されることが好ましい。
【０００６】
一方、ソース領域２０ｓは、ゲートパターン１９が伸びる方向に延長されたライン形態を有することができる。ソース領域２０ｓがライン形態に形成される場合、ゲートパターン１９の一側に隣接して位置する素子分離膜が除去され得る。
ゲートパターン１９の一側に隣接して位置する活性領域の間の素子分離膜を選択的に除去するために、自己整列ソース形成工程が行なわれることが好ましい。自己整列ソース形成工程は、ゲートパターン１９の他側に隣接して位置するドレイン領域２０ｄとその間の素子分離膜を覆う自己整列マスクパターンを用いることができる。すなわち、自己整列マスクパターンを用いて、ゲートパターン１９の一側に隣接して位置する素子分離膜を除去することができる。
【０００７】
自己整列マスクパターンと半導体基板１０との間の整列マージンのために、自己整列マスクパターンは、ドレイン領域２０ｄに隣接するゲートパターン１９の一部を覆うことができる。一方、ゲートパターン１９のソース領域２０ｓに隣接するゲートパターンの一部分は露出している。よって、素子分離膜が除去される間、ゲートパターン１９、特に、制御ゲート１８の露出した部分がエッチングされ得る。
【０００８】
従って、図に示すように、制御ゲート１８のドレイン領域２０ｄに隣接する上部３０が、制御ゲート１８のソース領域２０ｓに隣接する上部３２より高く形成される。その結果、制御ゲート１８のドレイン領域２０ｄに隣接する側壁とビットラインコンタクト２６は互いに近く位置してしまう可能性がある。よって、制御ゲート１８とビットラインコンタクト２６とが電気的に短絡（ｓｈｏｒｔ）してしまう可能性があるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は上記従来のメモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、ビットラインコンタクトとゲートパターンの上部との電気的短絡を防止することができる不揮発性メモリ装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するためになされた本発明による不揮発性メモリ装置の製造方法は、半導体基板上に素子分離膜を形成するステップと、前記半導体基板上に、浮遊ゲート電極と、該浮遊ゲート電極と前記素子分離膜上に延長された制御ゲートラインとを含む不揮発性メモリセルトランジスタのゲートパターンを形成するステップと、マスクパターンを用いて少なくとも前記ゲートパターンの第１側壁の第１部分を覆い、前記制御ゲートラインの上部角部を露出させるステップと、前記マスクパターンをエッチングマスクとして用い、前記素子分離膜を第１エッチング率で選択的にエッチングして前記素子分離膜内に少なくとも部分的な開口部を規定し、同時に前記制御ゲートラインの上部角部を前記第１エッチング速度よりエッチング速度が低い第２エッチング率でエッチバック（ｅｔｃｈｉｎｇ ｂａｃｋ）するステップとを有することを特徴とする。
【００１１】
また、上記目的を達成するためになされた本発明による不揮発性メモリ装置の製造方法は、半導体基板上に活性領域を規定する素子分離膜を形成するステップと、前記活性領域を横切り、互いに対向する第１側壁及び第２側壁を有するゲートパターンを形成するステップと、前記ゲートパターンの第１側壁と隣接する位置にある素子分離膜をエッチングして、凹領域を形成するステップと、前記ゲートパターンをエッチングし、少なくとも前記ゲートパターンの前記第２側壁に隣接する上端エッジを前記ゲートパターンの上部面の中心より低く形成するステップとを有することを特徴とする。
【００１２】
上記目的を達成するためになされた本発明による不揮発性メモリ装置は、半導体基板上に配置されて活性領域を規定する素子分離膜と、前記活性領域を横切るゲートパターンと、前記ゲートパターンの一側に隣接する活性領域に形成され、前記一側に隣接して配置された前記素子分離膜がエッチングされた領域下の半導体基板に延長されるソース領域と、前記ゲートパターンの他側に隣接する活性領域に形成されたるドレイン領域とを有し、前記ドレイン領域に隣接する前記ゲートパターンの上端エッジは、前記ゲートパターンの上部面の中心より低いことを特徴とする。
【発明の効果】
【００１３】
本発明に係る不揮発性メモリ装置及びその製造方法によれば、ゲートパターンのドレイン領域に隣接する上端エッジは、ゲートパターンの上部面の中心より低い。従って、ビットラインコンタクトとゲートパターン間の距離が長くなり、ビットラインコンタクトとゲートパターン間の電気的短絡を防止することができるという効果がある。
また、ゲートパタンのドレイン領域に隣接する上部角部が丸められた形状で形成され、ビットラインコンタクトとゲートパターンとの間の距離がもっと長くすることができるという効果がある。
【００１４】
さらに、ゲートパターンの上部面の全面がエッチングされ、ゲートパターンの高さが従来に比べて低くすることができる。従って、層間絶縁膜の厚さを減少させることができる。その結果、ビットラインコンタクトを形成するためのコンタクトホールの縦横比を減少させることができる。コンタクトホールの縦横比が減少すれば、ビットラインコンタクトをボイドなしで充填することができるという効果がある。また、エッチングによるコンタクトホールの幅の増加を抑制して、ビットラインコンタクトがゲートパターンに近づくことを抑制できるという効果がある。
【発明を実施するための最良の形態】
【００１５】
次に、本発明に係る不揮発性メモリ装置及びその製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【００１６】
しかしながら、本発明は、ここで説明される実施の形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施の形態は、開示される内容が充分且つ完全に理解され、そして当業者に本発明の思想が十分に伝達されるように提供されるものである。
図面において、層（または膜）及び領域の厚さは、明確性のために誇張されている。また、層（または膜）が他の層（または膜）または基板「上」にあると言及される場合、それは他の層（または膜）または基板上に直接形成されるか、またはそれらの間に第３の層（または膜）が介在することもできる。明細書全体において、同一の参照符号で表示される部分は同一の構成要素を示す。
【００１７】
図２は、本発明の一実施形態による不揮発性メモリ装置を示す平面図であり、図３は、図２のＩ−Ｉ’線に沿った断面図であり、図４は、図２のＩＩ−ＩＩ’線に沿った断面図であり、図５は、図３のゲートパターン及びビットラインコンタクトを拡大した図である。
【００１８】
図２、図３、図４及び図５を参照すると、半導体基板５０に複数の活性領域５３を規定する素子分離膜５１が配置される。活性領域５３は、第１（ｙ軸）方向に沿って並行に延長されたライン形態を有することができる。素子分離膜５１は、トレンチ型素子分離膜として形成することができる。すなわち、素子分離膜５１は、活性領域５３を規定するトレンチ内に配置することができる。活性領域５３は半導体基板５０の一部分である。図３は活性領域５３に沿った断面図であり、図４は素子分離膜５１に沿った断面図である。従って、図３には素子分離膜５１が示されていない。
【００１９】
複数のゲートパターン６３’が、素子分離膜５１及び活性領域５３を並行して横切る。
ゲートパターン６３’は、第１方向に垂直な第２方向に沿って延長される。図面において、ｙ軸方向が第１方向に該当し、ｘ軸方向が第２方向に該当する。つまり、第２方向は、ゲートパターン６３’の伸びる方向である。
【００２０】
ゲートパターン６３’は、トンネル絶縁膜５５、電荷保存層５７、ブロッキング絶縁膜５９及び制御ゲート８０を含む。制御ゲート８０は、素子分離膜５１及び活性領域５３の上部を横切り、電荷保存層５７は、活性領域５３と制御ゲート８０との間に介在する。トンネル絶縁膜５５が電荷保存層５７と活性領域５３との間に介在し、ブロッキング絶縁膜５９が電荷保存層５７と制御ゲート８０との間に介在する。
【００２１】
トンネル絶縁膜５５は酸化膜で形成することができる。電荷保存層５７は半導体で形成することができる。または、電荷保存層５７は、深い準位のトラップ（ｔｒａｐｓ）を持つ物質（例えば、窒化シリコンまたはナノクリスタル等）で形成することもできる。ブロッキング絶縁膜５９は、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）膜で形成することができる。または、ブロッキング絶縁膜５９は、トンネル絶縁膜５５に比べて高い誘電率を持つ高誘電物質を含むこともできる。例えば、高誘電物質は、酸化ハフニウムまたは酸化アルミニウム等のような絶縁性金属酸化物等であり得る。
【００２２】
制御ゲート８０は、順次に積層された導電ラインパターン６１及びシリサイドパターン７９を含むことができる。この場合、導電ラインパターン６１はシリコンを含む半導体で形成することができる。シリサイドパターン７９は、様々な金属シリサイドで形成できるが、コバルトシリサイドまたはニッケルシリサイドで形成することが好ましい。又は、コバルトシリサイドとニッケルシリサイドとを交互に形成することもできる。
【００２３】
本発明の一実施形態によれば、導電ラインパターン６１は十分に低い比抵抗を持つ導電物質を含むことが好ましい。この場合、シリサイドパターン７９は省略することができ、またこの場合、導電ラインパターン６１は、導電性金属窒化物（例えば、窒化チタンまたは窒化タンタル等のような導電性金属窒化物）及び金属（例えば、タングステンまたはモリブデン等）のうちから選択された少なくとも一つを含むことができる。シリサイドパターン７９が省略される場合、ゲートパターン６３’は、図１６に示すゲートパターン６３で代替することができる。図に示すように、図１６のゲートパターン６３のドレイン領域７５ｄに隣接する上端エッジは、図１６のゲートパターン６３の上部面の中心より低く形成される。図１６のゲートパターン６３の上部面は図１６の導電ラインパターン６１の上部面である。これと関係する具体的な事項は後に述べる。
【００２４】
ゲートパターン６３’の一側に隣接した活性領域５３にソース領域７５ｓが配置され、ゲートパターン６３’の他側に隣接した活性領域５３にドレイン領域７５ｄが配置される。ソース領域７５ｓに隣接するゲートパターン６３’の一側壁を第１側壁６５ａと定義し、ドレイン領域７５ｄに隣接するゲートパターン６３’の他側壁を第２側壁６５ｂと定義する。
【００２５】
ソース領域７５ｓの両側に配置された一対のゲートパターン６３’は、ソース領域７５ｓを基準として互いに対称を成すことが好ましい。従って、ソース領域７５ｓを介して、一対の隣接する第１側壁６５ａが互いに対向する。一対の隣接する第１側壁６５ａは、ソース領域７５ｓの両側に配置されたゲートパターン６３’にそれぞれ含まれる。これと同様に、ドレイン領域７５ｄを基準としてその両側に配置されたゲートパターン６３’は、互いに対称を成す。従って、ドレイン領域７５ｄを介して、一対の隣接するの第２側壁６５ｂが互いに対向する。一対の隣接する第２側壁６５ｂは、ドレイン領域７５ｄの両側に配置されたゲートパターン６３’にそれぞれ含まれる。
【００２６】
ゲートパターン６３’の一側に素子分離膜５１がエッチングされた領域である凹領域７０が配置される。すなわち、一対の隣接する第１側壁６５ａの間に凹領域７０が配置される。より具体的には、一対の隣接する第１側壁６５ａの間には、活性領域５３及び凹領域７０が第２（ｘ軸）方向（すなわち、ゲートパターン６３’が伸びる方向）に沿って交互に配置される。凹領域７０の底面７２の下には、半導体基板５０の一部分が配置される。
図に示すように、凹領域７０の底面７２は、半導体基板５０の一部分であり得る。または、凹領域７０の底面７２は、他の物質からなり得る。例えば、凹領域７０の底面７２は、素子分離膜５１の残りからなり得る。これに対する具体的な例は後述する。
【００２７】
一対の隣接する第１側壁６５ａの間の活性領域５３にそれぞれ形成されたソース領域７５ｓは、凹領域７０の底面７２の下の半導体基板５０に延長されて、互いに接続される。
従って、一対の隣接する第１側壁６５ａの間には、一つの共通ソースラインが活性領域５３及び凹領域７０の下の半導体基板５０に沿って延長される。ここで、共通ソースラインは、一対の隣接する第１側壁６５ａの間の延長されたソース領域７５ｓを含む。凹領域７０の下の半導体基板５０の上部面は、活性領域５３の上部面より低いことが好ましい。
【００２８】
一方、一対の隣接する第２側壁６５ｂの間には、活性領域５３及び素子分離膜５１が第２（ｘ軸）方向に沿って交互に配置される。従って、一対の隣接する第２側壁６５ｂの間に配置されたドレイン領域７５ｄは、互いに電気的に離隔される。
【００２９】
ゲートパターン６３’の両側壁、すなわち、第１及び第２側壁６５ａ、６５ｂに、側壁絶縁スペーサ７７が配置される。側壁絶縁スペーサ７７は、シリサイドパターン７９の側壁一部を覆うことができる。図３及び図４に示すように、一対の隣接する第１側壁６５ａ上の側壁絶縁スペーサ７７は、部分的に接触し部分的に離隔することができる。一対の隣接する第２側壁６５ｂ上にそれぞれ配置された側壁絶縁スペーサ７７の全体は、互いに離隔することができる。
【００３０】
バリア膜（ｂａｒｒｉｅｒ ｌａｙｅｒ）８２が半導体基板５０の全面をコンフォーマル（ｃｏｎｆｏｒｍａｌ）に覆うことができる。層間絶縁膜８４が半導体基板５０の全面を覆う。バリア膜８２は、層間絶縁膜８４に比べてエッチング速度が遅い絶縁物質で形成することが好ましい。層間絶縁膜８４は、酸化膜で形成することができる。バリア膜８２は省略することもできる。
【００３１】
ビットラインコンタクト８８が層間絶縁膜８４及びバリア膜８２を連続的に貫通してドレイン領域７５ｄに接続される。ビットラインコンタクト８８は、層間絶縁膜８４及びバリア膜８２を連続的に貫通するコンタクトホール８６を充填する。ビットラインコンタクト８８は、導電物質であるドープされた半導体、導電性金属窒化物、金属シリサイド及び金属のうちから選択された少なくとも一つを含むことができる。ビットライン（図示せず）が層間絶縁膜８４上に配置することができる。ビットラインは、ビットラインコンタクト８８と接続されてドレイン領域７５ｄと電気的に接続される。
【００３２】
ビットラインは、第１（ｙ軸）方向に沿って延長することができる。図に示すように、ビットラインコンタクト８８がドレイン領域７５ｄに接続されることにより、ドレイン領域７５ｄの第１（ｙ軸）方向の幅がソース領域７５ｓの第１（ｙ軸）方向の幅に比べて広くすることができる。
【００３３】
ソース領域７５ｓは、凹領域７０の下に延長され、共通ソースラインに含まれる。これで、セルアレイ領域内にソース領域７５ｓが形成された活性領域と接続されるコンタクトが要求されないようにできる。その結果、フラッシュメモリ装置の集積度を向上させることができる。すなわち、ソース領域７５ｓの第１（ｙ軸）方向の幅を減少させて、不揮発性メモリ装置の集積度を向上させることができる。
【００３４】
図５に示すように、ドレイン領域７５ｄに隣接するゲートパターン６３’の第１上端エッジ（ｆｉｒｓｔ ｔｏｐ ｅｄｇｅ）９５ａは、ゲートパターン６３’の上部面の中心１００より低いことが好ましい。これにより、ゲートパターン６３’の第１上端エッジ９５ａとビットラインコンタクト８８間の距離が従来に比べて長くなる。従って、制御ゲート８０とビットラインコンタクト８８間の電気的短絡を防止することができる。
【００３５】
また、図に示すように、ドレイン領域７５ｄに隣接する制御ゲート８０の上部角部は、丸められたラウンド形態（ｒｏｎｄ ｓｈａｐｅ）を有することがある。これにより、制御ゲート８０とビットラインコンタクト８８間の距離をより長くすることができる。また、ビットラインコンタクト８８の幅が、上部面から下方に向かって減少させることができる。これにより、第１上端エッジ９５ａとビットラインコンタクト８８間の距離は、より長くさせることができる。
【００３６】
ソース領域７５ｓに隣接するゲートパターン６３’の第２上端エッジ９５ｂも、ゲートパターン６３’の上部面の中心１００より低いことができる。第１側壁６５ａ及び第２側壁６５ｂは、活性領域５３の上部面に対して垂直で、中心１００を通過する仮想の垂直線１１０を基準で互いに対称を成すことができる。さらに、第１及び第２上端エッジ９５ａ、９５ｂも、仮想の垂直線１１０を基準で互いに対称を成すことができる。
【００３７】
次に、本発明の一実施形態による不揮発性メモリ装置の製造方法を図面を参照して説明する。
図６、図９、図１２、図１５、図１８は、本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための平面図であり、図７、図１０、図１３、図１６、図１９は、各々図６、図９、図１２、図１５、図１８のＩ−Ｉ’線に沿った断面図であり、図８、図１１、図１４、図１７、図２０は、各々図６、図９、図１２、図１５、図１８のＩＩ−ＩＩ’線に沿った断面図である。
【００３８】
図６、図７及び図８を参照すると、半導体基板５０に素子分離膜５１を形成して、複数の活性領域５３を規定する。素子分離膜５１は、トレンチ型素子分離膜として形成することが好ましい。例えば、素子分離膜５１を形成する方法は、半導体基板５０に活性領域５３を規定するトレンチを形成するステップと、トレンチを満たす絶縁物質を形成するステップとを含むことができる。
【００３９】
活性領域５３及び素子分離膜５１を並行して横切るゲートパターン６３を形成する。ゲートパターン６３は、トンネル絶縁膜５５、電荷保存層５７、ブロッキング絶縁膜５９及び導電ラインパターン６１を含む。導電ラインパターン６１は、活性領域５３及び素子分離膜５１の上部を横切る。導電ラインパターン６１は制御ゲートに含まれる。導電ラインパターン６１は、導電物質で形成する。導電ラインパターン６１は、シリコンを含む半導体で形成することができる。または、導電ラインパターン６１は、十分に低い比抵抗を持つ導電物質、例えば、導電性金属窒化物及び金属のうちから選択された少なくとも一つを含むこともできる。
【００４０】
ゲートパターン６３は、互いに対向する第１側壁６５ａ及び第２側壁６５ｂを含む。第１側壁６５ａはゲートパターン６３の一側と隣接し、第２側壁６５ｂはゲートパターン６３の他側と隣接する。一対の隣接するゲートパターン６３は対称を成す。これにより、一対の隣接する第１側壁６５ａ又は一対の隣接する第２側壁６５ｂは互いに対向する。
【００４１】
ゲートパターン６３の他側の活性領域５３及び素子分離膜５１を覆う予備マスクパターン６７を形成する。
すなわち、一対の隣接する第２側壁６５ｂの間の活性領域５３及び素子分離膜５１を覆う。予備マスクパターン６７は、一対の隣接する第２側壁６５ｂを覆う。また、予備マスクパターン６７の整列マージンのために、予備マスクパターン６７はその両側に位置する一対のゲートパターン６３の上部面の一部を覆う。
【００４２】
予備マスクパターン６７は、ゲートパターン６３と平行に延長される。ゲートパターン６３の一側に隣接して位置する活性領域５３及び素子分離膜５１は露出されている。すなわち、一対の隣接する第１側壁６５ａの間の活性領域５３及び素子分離膜５１が露出される。もちろん、一対の隣接する第１側壁６５ａも露出される。
【００４３】
図９、図１０及び図１１を参照すると、ゲートパターン６３の上部面の全体が露出されるまで、予備マスクパターン６７の一部分を除去する。これで、マスクパターン６７ａが形成される。ゲートパターン６３の露出された上部面は、導電ラインパターン６１の上部面である。予備マスクパターン６７は、フォトレジスト物質（ｐｈｏｔｏｒｅｓｉｓｔ ｍａｔｅｒｉａｌ）で形成することができる。
【００４４】
この場合、予備マスクパターン６７の一部分は、酸素プラズマアッシング工程（ｏｘｙｇｅｎ ｐｌａｓｍａ ａｓｈｉｎｇ ｐｒｏｃｅｓｓ）で除去することができる。酸素プラズマアッシング工程は、プラズマ状態の酸素ガスを使用して予備マスクパターン６７の一部分をエッチングする工程である。酸素プラズマアッシング工程の際、プラズマ状態の酸素ガスを半導体基板１００に向けて加速させるバックバイアス（ｂａｃｋ ｂｉａｓ）を低く供給することが好ましい。または、バックバイアスを供給しないことも可である。
【００４５】
これにより、予備マスクパターン６７は、酸素プラズマアッシング工程により、主に等方的にエッチングすることができる。その結果、マスクパターン６７ａの上部面のエッジがマスクパターン６７ａの上部面の中央部より低く形成することができる。
【００４６】
或いは、予備マスクパターン６７の一部は、部分ウェットエッチング工程で除去することもできる。例えば、予備マスクパターン６７がフォトレジストで形成される場合、部分ウェットエッチング工程は、硫酸等を含むエッチング溶液を使用して行うことができる。部分ウェットエッチング工程は、等方性エッチングに相当する。
【００４７】
少なくともゲートパターン６３に隣接するマスクパターン６７ａのエッジは、ゲートパターン６３の上部面より低いことが好ましい。これにより、ゲートパターン６３の第２側壁６５ｂの上部が露出される。結果的に、ゲートパターン６３の第１及び第２側壁６５ａ、６５ｂの上部が両方とも露出させることができる。マスクパターン６７ａの上部面の全体をゲートパターン６３の上部面より低く形成することもできる。
【００４８】
本発明の一実施形態によれば、マスクパターン６７ａはゲートパターン６３の第２側壁６５ｂの全体を覆うこともできる。もちろん、その場合にもゲートパターン６３の上部面の全体が露出されている。
【００４９】
図１２、図１３及び図１４を参照すると、マスクパターン６７ａをマスクとして、露出された素子分離膜５１をエッチングする。これにより、一対の隣接する第１側壁６５ａの間に凹領域７０が形成される。一対の隣接する第１側壁６５ａの間に、凹領域７０及び活性領域５３がゲートパターン６３が伸びる方向に沿って交互に配置される。凹領域７０の底面７２の下は、半導体基板５０に相当する。以下、説明の便宜のために、露出された素子分離膜５１をエッチングする工程を素子分離膜エッチング工程と定義する。
【００５０】
素子分離膜エッチング工程によって露出された素子分離膜５１は、全部除去することができる。これによって、凹領域７０は、半導体基板５０を露出させることができる。この場合、凹領域７０の底面は、図に示すように、半導体基板５０の一部分である。
【００５１】
または、露出された素子分離膜５１の下の半導体基板５０を保護するために、素子分離膜エッチング工程の後に、露出された素子分離膜５１の一部を残すことができる。この場合、凹領域７０の底面７２は、素子分離膜５１の残りからなる。この時、素子分離膜５１の残りは、イオン注入のバッファ膜として使用できるように、薄い厚さを有することが好ましい。素子分離膜エッチング工程は、異方性エッチング工程（例えば、エッチバック（ｅｔｃｈｉｎｇ ｂａｃｋ）で行われることが好ましい。
【００５２】
素子分離膜エッチング工程を行う間、ゲートパターン６３の上部、すなわち、導電ラインパターン６１もエッチングされる。この時、素子分離膜エッチング工程による素子分離膜５１の第１エッチング速度は、素子分離膜エッチング工程による導電ラインパターン６１の第２エッチング速度により早い。例えば、第１エッチング速度は、第２エッチング速度の１０倍〜３０倍であり得る。しかし、本発明はこれに限定されない。第１エッチング速度は、第２エッチング速度の数倍〜数百倍にもなり得る。
【００５３】
上述のように、前記ゲートパターン６３に隣接するマスクパターン６７ａのエッジは、ゲートパターン６３の上部面より低く形成され、ゲートパターン６３の第２側壁６５ｂの上部が露出する。これによって、素子分離膜エッチング工程により導電ラインパターン６１のマスクパターン６７ａに隣接する上部角部は、導電ラインパターン６１の上部面の中心よりさらにエッチングされる。
【００５４】
もちろん、ゲートパターン６３の第１側壁６５ａも露出しているので、素子分離膜エッチング工程により、ゲートパターン６３の両側の上部角部は、導電ラインパターン６１の上部面の中心よりさらにエッチングされる。結果的に、素子分離膜エッチング工程の後に、導電ラインパターン６１の両側上端エッジは、導電ラインパターン６１の上部面の中心より低く形成される。素子分離膜エッチング工程の後に、導電ラインパターン６１の両側上部角部は、丸められたラウンド形態に形成することが好ましい。
【００５５】
マスクパターン６７ａのエッジが導電ラインパターン６１の上部面より低い場合、素子分離膜エッチング工程の後に、ゲートパターン６３の両側壁は、図５に示す仮想の垂直線１１０を基準として互いに対称に形成することができる。
【００５６】
一方、マスクパターン６７ａがゲートパターン６３の第２側壁６５ａの全体を覆うこともできる。この場合、素子分離膜エッチング工程によるマスクパターン６７ａのエッチング速度が、素子分離膜エッチング工程による導電ラインパターン６１のエッチング速度より早いことが好ましい。これによって、素子分離膜エッチング工程の際、マスクパターン６７ａが導電ラインパターン６１より先にエッチングされ、第２側壁６５ｂの上部が露出する。
【００５７】
その結果、素子分離膜エッチング工程により、マスクパターン６７ａに隣接する導電ラインパターン６１の上端は、導電ラインパターン６１の上部面の中心よりさらにエッチングさせることができる。すなわち、マスクパターン６７ａに隣接する導電ラインパターン６１の上端エッジは、導電ラインパターン６１の上部面の中心より低く形成することができる。
凹領域７０を形成した後、マスクパターン６７ａを除去する。
【００５８】
図１５、図１６及び図１７を参照すると、ゲートパターン６３の一側に隣接する活性領域５３及び凹領域７０の下の半導体基板５０内に、ソース領域７５ｓを形成する。
すなわち、一対の隣接する第１側壁６５ａの間の活性領域５３及び凹領域７０の下の半導体基板５０に、ソース領域７５ｓを形成する。ゲートパターン６３の他側に隣接する活性領域５３に、ドレイン領域７５ｄを各々形成する。
【００５９】
すなわち、一対の隣接する第２側壁６５ｂの間の活性領域５３に、ドレイン領域７５ｄを各々形成する。ドレイン及びソース領域７５ｄ、７５ｓは、ドーパント（ｄｏｐａｎｔｓ）を注入して形成することができる。ドレイン領域７５ｄ及びソース領域７５ｓは、同時に形成することができる。一方、ドレイン領域７５ｄ及びソース領域７５ｓは、順次に形成することもできる。
【００６０】
ゲートパターン６３の両側壁上に、側壁絶縁スペーサ７７を形成する。ドレイン領域７５ｄ上の側壁絶縁スペーサ７７は、互いに離隔することが好ましい。ソース領域７５ｓ上の側壁絶縁スペーサ７７は、部分的に接触するか、又は部分的に離隔することができる。本発明の一実施形態によれば、ソース領域７５ｓ上の側壁絶縁スペーサ７７は、完全に離隔させることが好ましい。
【００６１】
次に、図１８、図１９及び図２０を参照すると、導電ラインパターン６１上に、シリサイドパターン７９を形成することが好ましい。
上述のように、導電ラインパターン６１は、シリコンを含む半導体で形成することができる。ここで、シリサイドパターン７９は、自己整列シリサイド化工程で形成することが好ましい。
【００６２】
以下に、自己整列シリサイド化工程を具体的に説明する。
まず、半導体基板５０上に金属膜を形成する。
半導体基板５０にシリサイド化工程を行い、金属膜と導電ラインパターン６１を反応させて、シリサイド化パターン７９を形成する。
【００６３】
次に、未反応の金属膜を除去する。金属膜を形成する工程及びシリサイド化工程は、順次に行うか、インシチュ（ｉｎ−ｓｉｔｕ）で行うことができる。導電ラインパターン６１とシリサイドパターン７９とで制御ゲート８０を構成する。
【００６４】
自己整列シリサイド化工程によって、シリサイドパターン７９の上部面は素子分離膜エッチング工程後の導電ラインパターン６１の上部面の形態（ｍｏｒｐｈｏｌｏｇｙ）と実質的に同一である。従って、シリサイドパターン７９のドレイン領域７５ｄに隣接する上端エッジは、ゲートパターン６３’の上部面の中心より低く形成される。シリサイドパターン７９は側壁絶縁スペーサ７７より高く突出させることができる。
【００６５】
シリサイドパターン７９は、様々な金属シリサイドで形成することができる。好ましく、シリサイドパターン７９は、コバルトシリサイド又はニッケルシリサイドで形成することができ、抵抗を減少させるためにコバルトシリサイドとニッケルシリサイドとを交互に形成することもできる。図示してはいないが、自己整列シリサイド化工程の際、ドレイン領域７５ｄ及び／またはソース領域７５ｓの露出された表面上にもシリサイドを形成することもできる。
【００６６】
本発明の一実施形態によれば、導電ラインパターン６１は、十分に低い比抵抗を持つ導電物質を含むこともできる。この場合、シリサイドパターン７９を形成する工程は省略され、制御ゲート８０は導電ラインパターン６１のみで構成することができる。
【００６７】
続いて、半導体基板５０の全面上に、バリア膜８２を形成する。バリア膜８２は、コンフォーマル（ｃｏｎｆｏｒｍａｌ）に形成することができる。
バリア膜８２上に、層間絶縁膜８４を形成する。バリア膜８２は、層間絶縁膜８４よりエッチング速度が遅い絶縁物質で形成することができる。例えば、層間絶縁膜８４が酸化膜で形成される場合、バリア膜８２は窒化膜などで形成することができる。
【００６８】
次に、層間絶縁膜８４及びバリア膜８２を連続的にパターニングして、ドレイン領域７５ｄを露出させるコンタクトホール８６（図２及び図３参照）を形成し、コンタクトホール８６を満たすビットラインコンタクト８８（図２及び図３参照）を形成する。これにより、図２、図３及び図４に示す不揮発性メモリ装置を具現することができる。
【００６９】
上述した本発明に係る不揮発性メモリ装置の製造方法によれば、予備マスクパターン６７の一部分を除去して、ゲートパターン６３の上部面の全体を露出させた後、素子分離膜エッチング工程を行う。これによって、ドレイン領域７５ｄに隣接するゲートパターン６３の上端エッジがゲートパターン６３の上部面の中心より低く形成される。その結果、ゲートパターン６３（または６３’）内の制御ゲート８０とビットラインコンタクト８８との間の距離が長くなり、制御ゲート８０とビットラインコンタクト８８との間の電気的短絡を防止することができる。
【００７０】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００７１】
【図１】従来のフラッシュメモリ装置を示す断面図である。
【図２】本発明の一実施形態による不揮発性メモリ装置を示す平面図である。
【図３】図２のＩ−Ｉ’線に沿った断面図である。
【図４】図２のＩＩ−ＩＩ’線に沿った断面図である。
【図５】図３のゲートパターン及びビットラインコンタクトを拡大した図面である。
【図６】本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための平面図である。
【図７】図６のＩ−Ｉ’線に沿った断面図である。
【図８】図６のＩＩ−ＩＩ’線に沿った断面図である。
【図９】本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための平面図である。
【図１０】図９のＩ−Ｉ’線に沿った断面図である。
【図１１】図９のＩＩ−ＩＩ’線に沿った断面図である。
【図１２】本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための平面図である。
【図１３】図１２のＩ−Ｉ’線に沿った断面図である。
【図１４】図１２のＩＩ−ＩＩ’線に沿った断面図である。
【図１５】本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための平面図である。
【図１６】図１５のＩ−Ｉ’線に沿った断面図である。
【図１７】図１５のＩＩ−ＩＩ’線に沿った断面図である。
【図１８】本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための平面図である。
【図１９】図１８のＩ−Ｉ’線に沿った断面図である。
【図２０】図１８のＩＩ−ＩＩ’線に沿った断面図である。
【符号の説明】
【００７２】
５０ 半導体基板
５１ 素子分離膜
５３ 活性領域
５５ トンネル絶縁膜
５７ 電荷保存層
５９ ブロッキング絶縁膜
６１ 導電ラインパターン
６３、６３’ ゲートパターン
６５ａ 第１側壁
６５ｂ 第２側壁
６７ 予備マスクパターン
６７ａ マスクパターン
７０ 凹領域
７５ｓ ソース領域
７５ｄ ドレイン領域
７７ 側壁絶縁スペーサ
７９ シリサイドパターン
８０ 制御ゲート
８２ バリア膜
８４ 層間絶縁膜
８６ コンタクトホール
８８ ビットラインコンタクト
９５ａ 第１上端エッジ
９５ｂ 第２上端エッジ
【特許請求の範囲】
【請求項１】
半導体基板上に素子分離膜を形成するステップと、
前記半導体基板上に、浮遊ゲート電極と、該浮遊ゲート電極と前記素子分離膜上に延長された制御ゲートラインとを含む不揮発性メモリセルトランジスタのゲートパターンを形成するステップと、
マスクパターンを用いて少なくとも前記ゲートパターンの第１側壁の第１部分を覆い、前記制御ゲートラインの上部角部を露出させるステップと、
前記マスクパターンをエッチングマスクとして用い、前記素子分離膜を第１エッチング率で選択的にエッチングして前記素子分離膜内に少なくとも部分的な開口部を規定し、同時に前記制御ゲートラインの上部角部を前記第１エッチング速度よりエッチング速度が低い第２エッチング率でエッチバック（ｅｔｃｈｉｎｇ ｂａｃｋ）するステップとを有することを特徴とする不揮発性メモリ装置の製造方法。
【請求項２】
前記マスクパターンを用いて少なくとも前記ゲートパターンの第１側壁の第１部分を覆い、前記制御ゲートラインの上部角部を露出させるステップは、ゲートパターン上にマスク膜を蒸着するステップと、
前記マスク膜をフォトリソグラフィでパターニングして、前記ゲートパターンの第２側壁及び前記素子分離膜の上部面を露出させる予備マスクパターンを形成するステップと、
前記予備マスクパターンをエッチバックし、前記マスクパターンを形成して、前記ゲートパターンの上部面及び前記ゲートパターンの前記第１側壁の第２部分を露出させるステップとを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項３】
前記予備マスクパターンをエッチバックするステップは、前記予備マスクパターンを酸素プラズマにさらすステップを含むことを特徴とする請求項２に記載の不揮発性メモリ装置の製造方法。
【請求項４】
前記予備マスクパターンをエッチバックするステップは、前記予備マスクパターンを硫酸を含むエッチング溶液にさらすステップを含むことを特徴とする請求項２に記載の不揮発性メモリ装置の製造方法。
【請求項５】
前記予備マスクパターンは、フォトレジスト物質（ｐｈｏｔｏｒｅｓｉｓｔ ｍａｔｅｒｉａｌ）を含むことを特徴とする請求項２に記載の不揮発性メモリ装置の製造方法。
【請求項６】
前記素子分離膜内の少なくとも部分的な開口部を通してドーパントを前記半導体基板に注入して、ソース領域を形成するステップをさらに有することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項７】
前記ゲートパターン両側壁に側壁絶縁スペーサを形成するステップと、
前記ゲートパターン上に層間絶縁膜を形成するステップと、
前記層間絶縁膜を選択的にエッチングして、前記半導体基板を露出させるコンタクトホールを形成するステップと、
ビットラインコンタクトで前記コンタクトホールを充填するステップとをさらに有することを特徴とする請求項６に記載の不揮発性メモリ装置の製造方法。
【請求項８】
前記ゲートパターン両側壁に側壁絶縁スペーサを形成するステップと、
前記側壁絶縁スペーサ上に第１絶縁性物質を含む絶縁性バリア膜を形成するステップと、
前記ゲートパターン上に前記第１絶縁性物質とは異なる第２絶縁性物質を含む層間絶縁膜を形成するステップと、
前記層間絶縁膜及び絶縁性バリア膜を順次に選択的にエッチングして、前記半導体基板を露出させるコンタクトホールを形成するステップと、
ビットラインコンタクトで前記コンタクトホールを充填するステップとをさらに有することを特徴とする請求項６に記載の不揮発性メモリ装置の製造方法。
【請求項９】
半導体基板上に活性領域を規定する素子分離膜を形成するステップと、
前記活性領域を横切り、互いに対向する第１側壁及び第２側壁を有するゲートパターンを形成するステップと、
前記ゲートパターンの第１側壁と隣接する位置にある素子分離膜をエッチングして、凹領域を形成するステップと、
前記ゲートパターンをエッチングし、少なくとも前記ゲートパターンの前記第２側壁に隣接する上端エッジを前記ゲートパターンの上部面の中心より低く形成するステップとを有することを特徴とする不揮発性メモリ装置の製造方法。
【請求項１０】
前記ゲートパターンをエッチングするステップと前記素子分離膜をエッチングして凹領域を形成するステップとは同時に行われることを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１１】
前記素子分離膜のエッチング速度は、前記ゲートパターンのエッチング速度より早いことを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１２】
前記ゲートパターンをエッチングするステップと前記素子分離膜をエッチングして凹領域を形成するステップは、前記ゲートパターンの第２側壁に隣接する活性領域及び素子分離膜を覆うマスクパターンを形成し、前記ゲートパターンの上部面の全体及び前記ゲートパターンの第１側壁に隣接する素子分離膜を露出させるステップと、
前記マスクパターンをエッチングマスクとして、前記素子分離膜及びゲートパターンをエッチングするステップとを含むことを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１３】
前記マスクパターンを形成するステップは、前記ゲートパターンの第２側壁に隣接する活性領域と前記ゲートパターンの上部面の一部とを覆う予備マスクパターンを形成するステップと、
前記予備マスクパターンの一部分を除去して前記ゲートパターンの上部面を露出させるマスクパターンを形成するステップとを含むことを特徴とする請求項１２に記載の不揮発性メモリ装置の製造方法。
【請求項１４】
前記予備マスクパターンは、フォトレジストで形成され、前記予備マスクパターンの一部分は、酸素プラズマアッシング工程（ｏｘｙｇｅｎ ｐｌａｓｍａ ａｓｈｉｎｇ ｐｒｏｃｅｓｓ）又は部分ウェットエッチング工程にて除去されることを特徴とする請求項１３に記載の不揮発性メモリ装置の製造方法。
【請求項１５】
前記ゲートパターンに隣接する前記マスクパターンのエッジは、前記ゲートパターンの上部面より低く形成されることを特徴とする請求項１２に記載の不揮発性メモリ装置の製造方法。
【請求項１６】
前記マスクパターンは、前記ゲートパターンの第１側壁の全体を覆い、前記マスクパターンのエッチング速度は、前記ゲートパターンのエッチング速度より早いことを特徴とする請求項１２に記載の不揮発性メモリ装置の製造方法。
【請求項１７】
前記第２側壁に隣接する前記ゲートパターンの上部エッジは丸められた形状で形成されることを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１８】
前記ゲートパターンの第１側壁に隣接する活性領域及び前記半導体基板上の前記凹領域下にソース領域を形成するステップと、
前記ゲートパターンの第２側壁に隣接する活性領域にドレイン領域を形成するステップとをさらに有することを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１９】
前記ゲートパターンを形成するステップは、前記活性領域を横切る導電ラインパターンを形成するステップと、
前記導電ラインパターンと前記活性領域との間に介在する電荷保存層を形成するステップと、
前記電荷保存層と前記活性領域との間に介在するトンネル絶縁膜を形成するステップと、
前記電荷保存層と前記導電ラインパターンとの間に介在するブロッキング絶縁膜を形成するステップとを含み、
前記導電ラインパターンは制御ゲートに含まれ、前記ゲートパターンの上部面は前記導電ラインパターンの上部面であることを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項２０】
前記ゲートパターンの両側壁に側壁絶縁スペーサを形成するステップと、
前記導電ラインパターン上にシリサイドパターンを形成するステップとをさらに含み、
前記導電ラインパターンは、シリコンを含む半導体で形成され、前記シリサイドパターンは、自己整列シリサイド化工程で形成され、前記制御ゲートは、前記導電ラインパターン及びシリサイドパターンを含むことを特徴とする請求項１９に記載の不揮発性メモリ装置の製造方法。
【請求項２１】
前記シリサイドパターンはコバルトシリサイド及びニッケルシリサイドのうち少なくとも一つからなることを特徴とする請求項２０に記載の不揮発性メモリ装置の製造方法。
【請求項２２】
前記半導体基板全面を覆う層間絶縁膜を形成するステップと、
前記層間絶縁膜を貫通して前記ゲートパターンの第２側壁に隣接する活性領域に接続されるビットラインコンタクトを形成するステップとをさらに有することを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項２３】
前記層間絶縁膜を形成する前に、前記半導体基板の全面上に前記層間絶縁膜よりエッチング速度が遅いバリア膜を形成するステップをさらに有し、
前記ビットラインコンタクトは、前記層間絶縁膜及びバリア膜を連続して貫通して、前記ゲートパターンの第２側壁に隣接する活性領域に接続されることを特徴とする請求項２２に記載の不揮発性メモリ装置の製造方法。
【請求項２４】
半導体基板上に配置されて活性領域を規定する素子分離膜と、
前記活性領域を横切るゲートパターンと、
前記ゲートパターンの一側に隣接する活性領域に形成され、前記一側に隣接して配置された前記素子分離膜がエッチングされた領域下の半導体基板に延長されるソース領域と、
前記ゲートパターンの他側に隣接する活性領域に形成されたるドレイン領域とを有し、
前記ドレイン領域に隣接する前記ゲートパターンの上端エッジは、前記ゲートパターンの上部面の中心より低いことを特徴とする不揮発性メモリ装置。
【請求項２５】
前記ソース領域に隣接する前記ゲートパターンの上端エッジは、前記ゲートパターンの上部面の中心より低いことを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項２６】
前記ゲートパターンの両側壁は前記活性領域の上部面に対して垂直であり、前記ゲートパターンの上部面の中心を通過する仮想の垂直線を基準として互いに対称であることを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項２７】
前記ゲートパターンは、前記活性領域を横切る制御ゲートと、
前記制御ゲートと前記活性領域との間に介在する電荷保存層と、
前記電荷保存層と前記活性領域との間に介在するトンネル絶縁膜と、
前記電荷保存層と前記制御ゲートとの間に介在するブロッキング絶縁膜とを含み、
前記ゲートパターンの上部面は前記制御ゲートの上部面であることを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項２８】
前記制御ゲートは、順次に積層された導電ラインパターン及びシリサイドパターンを含み、前記導電ラインパターンはシリコンを含む半導体からなることを特徴とする請求項２７に記載の不揮発性メモリ装置。
【請求項２９】
前記ゲートパターンの両側壁上に配置された側壁絶縁スペーサをさらに含み、該側壁絶縁スペーサは前記シリサイドパターンの側壁の一部を覆うことを特徴とする請求項２８に記載の不揮発性メモリ装置。
【請求項３０】
前記シリサイドパターンは、コバルトシリサイド及びニッケルシリサイドのうち少なくとも一つからなることを特徴とする請求項２８に記載の不揮発性メモリ装置。
【請求項３１】
前記ゲートパターンの上端エッジは丸められた形状であることを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項３２】
前記ゲートパターンは、半導体基板の全面を覆う層間絶縁膜と、
前記層間絶縁膜を貫通して前記ドレイン領域に接続されるビットラインコンタクトとをさらに含むことを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項３３】
前記層間絶縁膜の下に配置され前記層間絶縁膜よりエッチング速度が遅いバリア膜をさらに含み、
前記ビットラインコンタクトは、前記層間絶縁膜及び前記バリア膜を貫通して前記ドレイン領域と接続されることを特徴とする請求項３２に記載の不揮発性メモリ装置。
【請求項１】
半導体基板上に素子分離膜を形成するステップと、
前記半導体基板上に、浮遊ゲート電極と、該浮遊ゲート電極と前記素子分離膜上に延長された制御ゲートラインとを含む不揮発性メモリセルトランジスタのゲートパターンを形成するステップと、
マスクパターンを用いて少なくとも前記ゲートパターンの第１側壁の第１部分を覆い、前記制御ゲートラインの上部角部を露出させるステップと、
前記マスクパターンをエッチングマスクとして用い、前記素子分離膜を第１エッチング率で選択的にエッチングして前記素子分離膜内に少なくとも部分的な開口部を規定し、同時に前記制御ゲートラインの上部角部を前記第１エッチング速度よりエッチング速度が低い第２エッチング率でエッチバック（ｅｔｃｈｉｎｇ ｂａｃｋ）するステップとを有することを特徴とする不揮発性メモリ装置の製造方法。
【請求項２】
前記マスクパターンを用いて少なくとも前記ゲートパターンの第１側壁の第１部分を覆い、前記制御ゲートラインの上部角部を露出させるステップは、ゲートパターン上にマスク膜を蒸着するステップと、
前記マスク膜をフォトリソグラフィでパターニングして、前記ゲートパターンの第２側壁及び前記素子分離膜の上部面を露出させる予備マスクパターンを形成するステップと、
前記予備マスクパターンをエッチバックし、前記マスクパターンを形成して、前記ゲートパターンの上部面及び前記ゲートパターンの前記第１側壁の第２部分を露出させるステップとを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項３】
前記予備マスクパターンをエッチバックするステップは、前記予備マスクパターンを酸素プラズマにさらすステップを含むことを特徴とする請求項２に記載の不揮発性メモリ装置の製造方法。
【請求項４】
前記予備マスクパターンをエッチバックするステップは、前記予備マスクパターンを硫酸を含むエッチング溶液にさらすステップを含むことを特徴とする請求項２に記載の不揮発性メモリ装置の製造方法。
【請求項５】
前記予備マスクパターンは、フォトレジスト物質（ｐｈｏｔｏｒｅｓｉｓｔ ｍａｔｅｒｉａｌ）を含むことを特徴とする請求項２に記載の不揮発性メモリ装置の製造方法。
【請求項６】
前記素子分離膜内の少なくとも部分的な開口部を通してドーパントを前記半導体基板に注入して、ソース領域を形成するステップをさらに有することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項７】
前記ゲートパターン両側壁に側壁絶縁スペーサを形成するステップと、
前記ゲートパターン上に層間絶縁膜を形成するステップと、
前記層間絶縁膜を選択的にエッチングして、前記半導体基板を露出させるコンタクトホールを形成するステップと、
ビットラインコンタクトで前記コンタクトホールを充填するステップとをさらに有することを特徴とする請求項６に記載の不揮発性メモリ装置の製造方法。
【請求項８】
前記ゲートパターン両側壁に側壁絶縁スペーサを形成するステップと、
前記側壁絶縁スペーサ上に第１絶縁性物質を含む絶縁性バリア膜を形成するステップと、
前記ゲートパターン上に前記第１絶縁性物質とは異なる第２絶縁性物質を含む層間絶縁膜を形成するステップと、
前記層間絶縁膜及び絶縁性バリア膜を順次に選択的にエッチングして、前記半導体基板を露出させるコンタクトホールを形成するステップと、
ビットラインコンタクトで前記コンタクトホールを充填するステップとをさらに有することを特徴とする請求項６に記載の不揮発性メモリ装置の製造方法。
【請求項９】
半導体基板上に活性領域を規定する素子分離膜を形成するステップと、
前記活性領域を横切り、互いに対向する第１側壁及び第２側壁を有するゲートパターンを形成するステップと、
前記ゲートパターンの第１側壁と隣接する位置にある素子分離膜をエッチングして、凹領域を形成するステップと、
前記ゲートパターンをエッチングし、少なくとも前記ゲートパターンの前記第２側壁に隣接する上端エッジを前記ゲートパターンの上部面の中心より低く形成するステップとを有することを特徴とする不揮発性メモリ装置の製造方法。
【請求項１０】
前記ゲートパターンをエッチングするステップと前記素子分離膜をエッチングして凹領域を形成するステップとは同時に行われることを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１１】
前記素子分離膜のエッチング速度は、前記ゲートパターンのエッチング速度より早いことを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１２】
前記ゲートパターンをエッチングするステップと前記素子分離膜をエッチングして凹領域を形成するステップは、前記ゲートパターンの第２側壁に隣接する活性領域及び素子分離膜を覆うマスクパターンを形成し、前記ゲートパターンの上部面の全体及び前記ゲートパターンの第１側壁に隣接する素子分離膜を露出させるステップと、
前記マスクパターンをエッチングマスクとして、前記素子分離膜及びゲートパターンをエッチングするステップとを含むことを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１３】
前記マスクパターンを形成するステップは、前記ゲートパターンの第２側壁に隣接する活性領域と前記ゲートパターンの上部面の一部とを覆う予備マスクパターンを形成するステップと、
前記予備マスクパターンの一部分を除去して前記ゲートパターンの上部面を露出させるマスクパターンを形成するステップとを含むことを特徴とする請求項１２に記載の不揮発性メモリ装置の製造方法。
【請求項１４】
前記予備マスクパターンは、フォトレジストで形成され、前記予備マスクパターンの一部分は、酸素プラズマアッシング工程（ｏｘｙｇｅｎ ｐｌａｓｍａ ａｓｈｉｎｇ ｐｒｏｃｅｓｓ）又は部分ウェットエッチング工程にて除去されることを特徴とする請求項１３に記載の不揮発性メモリ装置の製造方法。
【請求項１５】
前記ゲートパターンに隣接する前記マスクパターンのエッジは、前記ゲートパターンの上部面より低く形成されることを特徴とする請求項１２に記載の不揮発性メモリ装置の製造方法。
【請求項１６】
前記マスクパターンは、前記ゲートパターンの第１側壁の全体を覆い、前記マスクパターンのエッチング速度は、前記ゲートパターンのエッチング速度より早いことを特徴とする請求項１２に記載の不揮発性メモリ装置の製造方法。
【請求項１７】
前記第２側壁に隣接する前記ゲートパターンの上部エッジは丸められた形状で形成されることを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１８】
前記ゲートパターンの第１側壁に隣接する活性領域及び前記半導体基板上の前記凹領域下にソース領域を形成するステップと、
前記ゲートパターンの第２側壁に隣接する活性領域にドレイン領域を形成するステップとをさらに有することを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１９】
前記ゲートパターンを形成するステップは、前記活性領域を横切る導電ラインパターンを形成するステップと、
前記導電ラインパターンと前記活性領域との間に介在する電荷保存層を形成するステップと、
前記電荷保存層と前記活性領域との間に介在するトンネル絶縁膜を形成するステップと、
前記電荷保存層と前記導電ラインパターンとの間に介在するブロッキング絶縁膜を形成するステップとを含み、
前記導電ラインパターンは制御ゲートに含まれ、前記ゲートパターンの上部面は前記導電ラインパターンの上部面であることを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項２０】
前記ゲートパターンの両側壁に側壁絶縁スペーサを形成するステップと、
前記導電ラインパターン上にシリサイドパターンを形成するステップとをさらに含み、
前記導電ラインパターンは、シリコンを含む半導体で形成され、前記シリサイドパターンは、自己整列シリサイド化工程で形成され、前記制御ゲートは、前記導電ラインパターン及びシリサイドパターンを含むことを特徴とする請求項１９に記載の不揮発性メモリ装置の製造方法。
【請求項２１】
前記シリサイドパターンはコバルトシリサイド及びニッケルシリサイドのうち少なくとも一つからなることを特徴とする請求項２０に記載の不揮発性メモリ装置の製造方法。
【請求項２２】
前記半導体基板全面を覆う層間絶縁膜を形成するステップと、
前記層間絶縁膜を貫通して前記ゲートパターンの第２側壁に隣接する活性領域に接続されるビットラインコンタクトを形成するステップとをさらに有することを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項２３】
前記層間絶縁膜を形成する前に、前記半導体基板の全面上に前記層間絶縁膜よりエッチング速度が遅いバリア膜を形成するステップをさらに有し、
前記ビットラインコンタクトは、前記層間絶縁膜及びバリア膜を連続して貫通して、前記ゲートパターンの第２側壁に隣接する活性領域に接続されることを特徴とする請求項２２に記載の不揮発性メモリ装置の製造方法。
【請求項２４】
半導体基板上に配置されて活性領域を規定する素子分離膜と、
前記活性領域を横切るゲートパターンと、
前記ゲートパターンの一側に隣接する活性領域に形成され、前記一側に隣接して配置された前記素子分離膜がエッチングされた領域下の半導体基板に延長されるソース領域と、
前記ゲートパターンの他側に隣接する活性領域に形成されたるドレイン領域とを有し、
前記ドレイン領域に隣接する前記ゲートパターンの上端エッジは、前記ゲートパターンの上部面の中心より低いことを特徴とする不揮発性メモリ装置。
【請求項２５】
前記ソース領域に隣接する前記ゲートパターンの上端エッジは、前記ゲートパターンの上部面の中心より低いことを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項２６】
前記ゲートパターンの両側壁は前記活性領域の上部面に対して垂直であり、前記ゲートパターンの上部面の中心を通過する仮想の垂直線を基準として互いに対称であることを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項２７】
前記ゲートパターンは、前記活性領域を横切る制御ゲートと、
前記制御ゲートと前記活性領域との間に介在する電荷保存層と、
前記電荷保存層と前記活性領域との間に介在するトンネル絶縁膜と、
前記電荷保存層と前記制御ゲートとの間に介在するブロッキング絶縁膜とを含み、
前記ゲートパターンの上部面は前記制御ゲートの上部面であることを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項２８】
前記制御ゲートは、順次に積層された導電ラインパターン及びシリサイドパターンを含み、前記導電ラインパターンはシリコンを含む半導体からなることを特徴とする請求項２７に記載の不揮発性メモリ装置。
【請求項２９】
前記ゲートパターンの両側壁上に配置された側壁絶縁スペーサをさらに含み、該側壁絶縁スペーサは前記シリサイドパターンの側壁の一部を覆うことを特徴とする請求項２８に記載の不揮発性メモリ装置。
【請求項３０】
前記シリサイドパターンは、コバルトシリサイド及びニッケルシリサイドのうち少なくとも一つからなることを特徴とする請求項２８に記載の不揮発性メモリ装置。
【請求項３１】
前記ゲートパターンの上端エッジは丸められた形状であることを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項３２】
前記ゲートパターンは、半導体基板の全面を覆う層間絶縁膜と、
前記層間絶縁膜を貫通して前記ドレイン領域に接続されるビットラインコンタクトとをさらに含むことを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項３３】
前記層間絶縁膜の下に配置され前記層間絶縁膜よりエッチング速度が遅いバリア膜をさらに含み、
前記ビットラインコンタクトは、前記層間絶縁膜及び前記バリア膜を貫通して前記ドレイン領域と接続されることを特徴とする請求項３２に記載の不揮発性メモリ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００８−２０５４７１（Ｐ２００８−２０５４７１Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００８−３５９６０（Ｐ２００８−３５９６０）
【出願日】平成２０年２月１８日（２００８．２．１８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成２０年２月１８日（２００８．２．１８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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