【課題】 データ読出し速度を高速化する。
【解決手段】 差動比較器７の反転入力端子には、Ｙセレクタ４によって選択されるメモリセルのソースが配線３１ａを介して接続されており、非反転入力端子には、基準セル３２のソースが配線３１ｂを介して接続されている。配線３１ａ，３１ｂには、ゲートバイアス電圧Ｖｃｇｓがゲートに印加されたｎＭＯＳトランジスタ３４ａ，３４ｂが接続され、ソースフォロア回路が構成されている。ラッチ回路３３は、差動比較器７の出力端子に接続されており、差動比較器７による電位Ｖｃ，Ｖｒの比較結果をラッチする。ゲートがバイアスされたｎＭＯＳトランジスタ３４ａ，３４ｂは電流源となり、差動比較器７の各入力端子に生じる寄生容量Ｃ１，Ｃ２が早期に充電され、電位Ｖｃ，Ｖｒが短時間で飽和するので、データ読出し速度が高速化する。 （もっと読む）

【課題】 メモリセルを縮小しても読み出し電流駆動力に優れた不揮発性半導体記憶装置を提供する。
【解決手段】 スプリットゲート構造の不揮発性半導体記憶装置において、メモリゲートが凸型基板上に形成され、その側面をチャネルとして用いるようにする。 （もっと読む）

【課題】 ＳＲＡＭを含み、さらにフラッシュメモリを混載される半導体集積回路装置において、ＳＲＡＭを構成するトランジスタにフラッシュメモリの素子領域形成に伴って生じる実効的なゲート幅の減少を補償する。
【解決手段】 ＳＲＡＭを構成する第１および第２のトランスファトランジスタが形成される、互いに平行に延在する第１および第２の素子領域の幅が、それぞれのビットコンタクト領域が形成される部分において、互いに相反する側に向かって、局所的に拡張される。 （もっと読む）

【課題】 本発明は、２−ビットまたは３ビットセルトランジスタとして動作することが可能な半導体素子のトランジスタ及びその製造方法を提供することを目的としている。
【解決手段】 半導体素子のトランジスタは、半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されたスタック型ゲートと、前記トンネル酸化膜を境界として前記フローティングゲートの下方の前記半導体基板上に形成され、前記フローティングゲートの一部の底面及び側面の境界に沿って形成されたゲート酸化膜と、前記半導体基板上に形成されたゲート酸化膜と前記フローティングゲートの一部の底面及び側面との境界に沿って形成されたゲート酸化膜の間の隙間に埋め込まれたフローティング窒化膜とを含んでなり、前記フローティング窒化膜は熱電荷のトラップセンタとして作用する構成としたことを特徴とする。 （もっと読む）

【課題】 本発明では、工程、装置を複雑化することなく、要求される特性を有する薄膜トランジスタを作製することを目的とする。また、薄膜トランジスタの特性を精密に自由に制御することで、高い信頼性や優れた電気特性を有する半導体装置を低いコストで歩留まり良く製造することができる技術を提供することを目的とする。
【解決手段】 本発明は、薄膜トランジスタにおいて、ゲート電極層で覆われている半導体層のソース領域側かドレイン領域側の一方に、低濃度不純物領域を作製する。低濃度不純物領域は、ゲート電極層をマスクとして、半導体層表面に対し、斜めにドーピングすることによって形成される。よって、薄膜トランジスタの微細な特性の制御を行うことができる。 （もっと読む）

【課題】 本発明は、大量生産上、多面取りが可能な大面積基板を用いて不純物元素を均一にドーピングする装置を備えた半導体装置の製造装置を提供する。
【解決手段】 本発明は、イオン流の断面を線状もしくは長方形とし、かつ、イオン流に対し大面積基板を所定の傾斜角度θだけ傾斜させた状態に保ったまま、大面積基板をイオン流の長尺方向と垂直な方向に移動させることを特徴の一つとしている。本発明において、イオンビームの入射角は、傾斜角度θを変更することによって調節する。水平面に対し大面積基板を傾斜状態とすることで、イオン流の長尺方向の幅を基板の一辺の長さよりも短くすることができる。 （もっと読む）

【課題】 高精度で高安定な多結晶シリコンの抵抗体と特性ばらつきの小さいＭＯＳトランジスターと２つの多結晶シリコンから成るＥＥＰＲＯＭを同一チップに形成する場合、工程数の増大が問題となっていた。逆に工程数を抑えようとすると、抵抗体の精度やＭＯＳトランジスターの特性ばらつきを犠牲にせざるを得ないという問題があった。
【解決手段】 膜厚１００Å〜２０００Åの第１の多結晶シリコン膜を抵抗体とフローティングゲートに、膜厚３０００Å〜５０００Åの第２の多結晶シリコン膜をHV-Tr.、LV-Tr.のゲートとコントロールゲートに用いることで、工程数の削減と高精度化が同時に実現できる。 （もっと読む）

【課題】半導体不揮発性メモリセルをより簡便な方法で動作させることができ、かつ製造コストの低減が可能であるメモリについて、メモリサイズの低減化とともに、ワード線と、情報を記録する第１及び第２電荷蓄積部との間隔を十分に確保してメモリセルをアレイ化できる実装構造を提供する。
【解決手段】半導体不揮発性メモリセルアレイは、複数個の半導体不揮発性メモリセルを有している。メモリセルは、制御電極３０と、第１及び第２の主電極として働く、一対の不純物拡散領域２１、２２と、抵抗変化部２４、２６と、電荷蓄積部５０、５２とを有している。上述の複数の半導体不揮発性メモリセルの制御電極と電気的に接続されるワード線３３と、ワード線と交差するように配置され、かつ不純物拡散領域からなるビット線とを有している。さらに、電荷蓄積部とワード線との間には、層間絶縁膜５７、５８が形成されている。 （もっと読む）

一実施形態において半導体デバイス（１０）は、半導体基板（２０）中に均一に注入された第１の導電型を有する高ドープ層（２６）を有し、基板（２０）の頂部表面と高ドープ層（２６）との間にはチャンネル領域（２８）が配置されている。別の実施形態では半導体デバイス（７０）は、カウンタドープされたチャンネル（８６）およびそのチャンネルの下のパンチスルー防止領域（７４）を有する。ゲートスタック（３２）を基板（２０）上に形成する。第２の導電型を有するソース（５２）およびドレイン（５４，５３）をその基に注入する。得られた不揮発性メモリーセルは、低い自然閾値電圧を与えることで、読取サイクル時の閾値電圧ドリフトを小さくする。さらに、第２の導電型を有し、ドレイン側に斜めで注入されたハロー領域（４６）を用いて、熱キャリア注入を支援することができ、それによってより高いプログラミング速度が可能となる。
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一実施形態では、ナノクラスタ電荷蓄積デバイスを形成する方法が提供される。半導体装置（１０）の第１の領域（２６および３０）が１つまたは複数の非電荷蓄積デバイスを配置するために特定される。この半導体装置の第２の領域（２８）が１つまたは複数の電荷蓄積デバイスを配置するために特定される。この１つまたは複数の非電荷蓄積デバイスのゲート絶縁体として使用されるゲート酸化物（２２）がこの半導体装置の第１の領域（２６および３０）中に形成され、引き続きナノクラスタ電荷蓄積層がこの半導体装置の第２の領域（２８）中に形成される。
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【課題】 ＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶装置の高性能化を推進する。
【解決手段】 ＭＯＮＯＳ型不揮発性メモリのメモリセル（ＭＣ₁）は、コントロールトランジスタ（Ｃ₁）とメモリトランジスタ（Ｍ₁）とで構成されている。コントロールトランジスタ（Ｃ₁）のコントロールゲート８はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜６上に形成されている。また、メモリトランジスタ（Ｍ₁）のメモリゲート９はｎ型多結晶シリコン膜からなり、コントロールゲート８の一方の側壁に配置されている。メモリゲート９はドープド多結晶シリコン膜からなり、アンドープドシリコン膜に不純物をイオン注入して形成した多結晶シリコン膜からなるコントロールゲート８よりもシート抵抗が低い。 （もっと読む）

【課題】 半導体装置の配線構造体およびその形成方法を提供する。
【解決手段】 この半導体装置は半導体基板100上に配置された層間絶縁膜、前記層間絶縁膜を貫通する第１コンタクト構造体181および第２コンタクト構造体182、前記層間絶縁膜上に配置されて前記第１コンタクト構造体と前記第２コンタクト構造体に連結される金属配線220を具備する。この際、前記第１コンタクト構造体は順次に積層された第１プラグおよび第２プラグ200を含み、前記第２コンタクト構造体は前記第２プラグを含む。 （もっと読む）

【課題】 複数のスタックゲート型メモリセルを含むフラッシュメモリにおいて、消去前書込動作を不要とすることにより一括消去動作に要する時間を短縮し、データの書換動作に要する時間も短縮することである。
【解決手段】 消去時に、複数のメモリセルのソース１００３からフローティングゲート１００５に同時に電子を注入する。それにより、複数のメモリセルのしきい値電圧が上昇する。プログラム時に、選択されたメモリセルのフローティングゲート１００５からドレイン１００２に電子を放出する。それにより、選択されたメモリセルのしきい値電圧が下降する。 （もっと読む）

【課題】 複数のスタックゲート型メモリセルを含むフラッシュメモリにおいて、消去前書込動作を不要とすることにより一括消去動作に要する時間を短縮し、データの書換動作に要する時間も短縮することである。
【解決手段】 消去時に、複数のメモリセルのソース１００３からフローティングゲート１００５に同時に電子を注入する。それにより、複数のメモリセルのしきい値電圧が上昇する。プログラム時に、選択されたメモリセルのフローティングゲート１００５からドレイン１００２に電子を放出する。それにより、選択されたメモリセルのしきい値電圧が下降する。 （もっと読む）

本発明は、特に、ソース領域（Ｓ）近傍において、ポケットドープ領域（１１４）を１つ有しているフラッシュメモリトランジスタ（Ｔ１１）に関する。上記メモリトランジスタ（Ｔ１１）は、読み出し処理中において、ロードメモリ状態を妨害することなく機能する。 （もっと読む）

ナノクラスターを備えたデバイスを形成するプロセス。本プロセスは、ナノクラスター（例えばシリコンナノ結晶）を形成する段階と、デバイスの誘電体を形成する次の段階中に酸化剤によるナノクラスターの酸化を抑制するためにナノクラスターを覆って酸化バリア層を形成する段階とを含む。酸化バリア層の少なくとも一部は、誘電体の形成後に除去される。１つの実施例では、本デバイスは、ナノクラスターがメモリの電荷蓄積トランジスタの電荷蓄積位置として利用されるメモリである。この実施例では、酸化バリア層が、メモリの高電圧トランジスタ用のゲート誘電体を形成することにより、ナノクラスターを酸化剤から保護する。 （もっと読む）

本発明は、メモリゲートスタック（１）を有する記憶トランジスタ（１）及び選択トランジスタを有する2-トランジスタメモリセルを基板（５０）上に製造する方法であって、トンネル誘電層（５１）が前記基板（５０）と前記メモリゲートスタック（１）との間にもたらされる方法を提供する。前記方法は、第一の導電層（５２）及び第二の導電層（５４）をもたらし、前記第二の導電層（５４）をエッチし、それによってコントロールゲートを形成し、前記第一の導電層（５２）をエッチし、それによってフローティングゲートを形成することによって前記メモリゲートスタック（１）を形成するステップを有する。前記方法は更に、前記第一の導電層（５２）がエッチされる前に、前記トンネル誘電層（５１）の下に形成されるべきチャネルの方向で前記コントロールゲートに対してスペーサ（８１）を形成するステップと、その後、前記第一の導電層（５２）をエッチするために前記スペーサ（８１）をハードマスクとして使用し、それによって前記フローティングゲートを形成し、それによってフローティングゲートをコントロールゲートに自己整合させるステップとを有することを特徴とする。本発明は、前記コントロールゲート（５４）は前記フローティングゲート（５２）よりも小さくなり、スペーサ（８１）が、前記コントロールゲート（５４）に隣接してもたらされるメモリセルも提供する。
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本発明は、一般に、電気試験データ（４６）に基づいてゲート絶縁層（１６）の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムを対象としている。例示的な一実施形態では、上記方法は、少なくとも１つの半導体デバイスに少なくとも１つの電気試験を実施するステップと、以降形成する半導体デバイスに少なくとも１つのゲート絶縁層（１６）を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む少なくとも１つのプロセス操作を実施して、ゲート絶縁層（１６）を形成するステップとを有する。
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記憶素子間の静電結合レベルを低減するために、隣接する電荷記憶素子を有するフラッシュＥＥＰＲＯＭまたは他のタイプのメモリセルアレイを素子間にガスが充填されているボイドとともに形成し、これにより電荷記憶素子間の漏れ結合およびアレイから読み出されるデータ中に結果として生じるエラーを低減する。
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