半導体装置の配線構造体及びその形成方法
【課題】 半導体装置の配線構造体およびその形成方法を提供する。
【解決手段】 この半導体装置は半導体基板100上に配置された層間絶縁膜、前記層間絶縁膜を貫通する第1コンタクト構造体181および第2コンタクト構造体182、前記層間絶縁膜上に配置されて前記第1コンタクト構造体と前記第2コンタクト構造体に連結される金属配線220を具備する。この際、前記第1コンタクト構造体は順次に積層された第1プラグおよび第2プラグ200を含み、前記第2コンタクト構造体は前記第2プラグを含む。
【解決手段】 この半導体装置は半導体基板100上に配置された層間絶縁膜、前記層間絶縁膜を貫通する第1コンタクト構造体181および第2コンタクト構造体182、前記層間絶縁膜上に配置されて前記第1コンタクト構造体と前記第2コンタクト構造体に連結される金属配線220を具備する。この際、前記第1コンタクト構造体は順次に積層された第1プラグおよび第2プラグ200を含み、前記第2コンタクト構造体は前記第2プラグを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置及びその製造方法に関するものであり、さらに詳細には半導体装置の配線構造体及びその形成方法に関するものである。
【背景技術】
【0002】
速度及び集積度は半導体装置の価格に影響を及ぼす最も重要な技術的要素であるので、半導体装置の製造者は前記半導体装置の速度及び集積度を増大させるために多くの努力を傾けている。前記半導体装置の速度はトランジスタの電極を連結する配線の抵抗(resistance of interconnections)に大きく影響を受けるので、前記配線の抵抗を減らそうとする様々な技術が提示されている。特に、前記配線の抵抗は配線で使用される物質の比抵抗(resistivity)及び配線の断面積(sectional area)によって決められるので、比抵抗が低い物質(例えば、アルミニウム(Al)または銅(Cu))で配線を形成する技術が提案された。よく知られた、銅ダマシン工程(Cu damascene process)はこのような配線抵抗を減らすための技術の一例である。
【0003】
しかし、前記半導体装置の集積度を増加させるためには、配線を含む導電パターンの線幅を減らすことが必須である。このような配線の線幅減少は(異常反応及び不純物の拡散を防止するための)防止金属膜(barrier metal layer)の使用と結びついて、前記配線の面抵抗(sheet resistance)を急激に増加させる問題を誘発する。
【0004】
図1は配線構造体を具備する半導体装置の一般的な製造方法を示す工程断面図である。図1で、領域C1はセルアレイ領域の一部分を一方向に切断した断面を示し、領域C2は位置aで領域C1垂直の方向に切断した断面を示す。
【0005】
図1を参照すれば、半導体基板10の所定領域に活性領域を限定する素子分離膜20を形成する。前記半導体基板10はセルアレイ領域と周辺領域で区分されることができる。前記活性領域上にゲート絶縁膜32およびゲート導電膜34を順次に積層した後、これらをパターニングして前記活性領域を横切るゲートパターン30を形成する。前記ゲートパターン30をマスクとして使用する所定のイオン注入工程を実施して、前記活性領域に不純物領域40を形成する。
【0006】
前記不純物領域40が形成された結果物上に、層間絶縁膜50を形成する。前記層間絶縁膜50をパターニングして、前記セルアレイ領域で前記不純物領域40のうちの一部を露出させる第1コンタクトホール55を形成する。前記第1コンタクトホール55を通じて露出される不純物領域40は後続工程を通じてビットラインに接続されるようになる。続いて、前記第1コンタクトホール55を満たすプラグ導電膜を前記層間絶縁膜50上に形成した後、前記層間絶縁膜50の上部面が露出されるまで前記プラグ導電膜をエッチングする。その結果、前記第1コンタクトホール55を貫通して前記不純物領域40に接続するコンタクトプラグ60が形成される。通常、前記コンタクトプラグ60は多結晶シリコンで形成される。
【0007】
以後、前記層間絶縁膜50上に防止金属膜92および金属膜94を順次に形成する。続いて、前記金属膜94および前記防止金属膜92をパターニングして、前記コンタクトプラグ60に接続する配線構造体90を形成する。この場合、互いに異なる配線構造体90の間の短絡(short)を予防するため、前記配線構造体90の形成のためのエッチング工程は過度エッチング(over−etch)の方法で実施する。前記過度エッチングの結果として、前記配線構造体90の周辺の層間絶縁膜50は前記防止金属膜92の下部面より低い上部面を有する。
【0008】
通常、前記過度エッチング段階で前記コンタクトプラグ60は異方的にエッチングされず、前記層間絶縁膜50よりもずっと速い速度でエッチングされる。その結果、図示したように、前記コンタクトプラグ60の上部の側面がエッチングされ、前記コンタクトプラグ60は狭い断面積を有するようになる。このようなエッチング現象によって、前記コンタクトプラグ60は前記ビットライン90に連結されないか、大きい電気的抵抗を有するようになる。
【0009】
また、前記金属膜94は半導体装置としての速度を高めるためアルミニウム、タングステン、または銅などのような金属物質のうちの一つで形成する。しかし、前記金属膜94がシリコンを含む前記不純物領域40または前記コンタクトプラグ60と直接接触する場合、金属元素とシリコンの異常反応(abnormal reaction)、または不純物拡散(impurity diffusion)による品質の低下などの問題が発生する。前記防止金属膜92はこのような直接接触による問題を予防するために形成され、このような予防の目的を完全に達成するためには所定の限界の厚さ(critical thickness、tc)以上で形成されなければならない。しかし、このような防止金属膜92の厚さに対する要求は前記配線構造体90で金属膜が占める有効断面積の比率を減らすことになる。この場合、前記配線構造体90の面抵抗(sheet resistance)が急激に増加することになる。特に、前記配線構造体90の最小線幅が0.1マイクロメートル以下に減少する場合には、このような面抵抗の増加が半導体装置の高速化を阻害する重要な技術的問題として浮き彫りにされる。
【0010】
本発明の第1の課題は低い抵抗値を有する配線構造体を具備する半導体装置を提供することにある。
【0011】
本発明の第2の課題は金属膜の有効断面積の割合を確保し、かつコンタクトプラグの抵抗を減らすことができる半導体装置の配線構造体を提供することにある。
【0012】
本発明の第3の課題は低い抵抗値を有する配線構造体を具備する半導体装置の製造方法を提供することにある。
【0013】
本発明の第4の課題は金属膜の有効断面積の割合を確保し、かつコンタクトプラグの抵抗を減らすことができる半導体装置の配線構造体製造方法を提供することにある。
【発明の開示】
【課題を解決するための手段】
【0014】
前記課題を達成するために、本発明は、順次に積層された第1プラグおよび第2プラグを通じて不純物領域に連結される金属配線を具備する半導体装置を提供する。この装置は、半導体基板上に配置された層間絶縁膜と、前記層間絶縁膜を貫通する第1コンタクト構造体および第2コンタクト構造体と、前記層間絶縁膜上に配置されて前記第1コンタクト構造体と前記第2コンタクト構造体とに連結される金属配線とを具備する。この際、前記第1コンタクト構造体は順次に積層された第1プラグ及び第2プラグを含み、前記第2コンタクト構造体は前記第2プラグを含む。
【0015】
本発明の実施形態によれば、前記第1プラグは多結晶シリコンからなり、前記第2プラグは順次に積層された第1防止金属膜と第1金属膜からなることができる。望ましくは、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなる。同様に、前記金属配線は順次に積層された第2防止金属膜と第2金属膜からなることができる。望ましくは、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなる。
【0016】
また、本発明の実施形態によれば、前記金属配線と前記半導体基板との間にゲートパターンがさらに配置される。この場合、前記ゲートパターンと前記金属配線は前記第2コンタクト構造によって連結される。
【0017】
本発明の一実施形態によれば、前記半導体基板はセルアレイ領域、低電圧領域及び高電圧領域を含む。前記セルアレイ領域にはセル不純物領域とセルゲートパターンとを具備するセルトランジスタが配置され、前記低電圧領域には低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタが配置され、前記高電圧領域には高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタが配置される。この場合、前記第1コンタクト構造体は前記セル不純物領域の一部と前記金属配線を連結し、前記第2コンタクト構造体は前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンと前記金属配線を連結する。また、前記低電圧不純物領域及び前記高電圧不純物領域は前記第1コンタクト構造体、または前記第2コンタクト構造体によって前記金属配線に連結されることができる。
【0018】
前記他の課題を達成するために、本発明は金属配線が第1プラグと直接接触することを防止するため、金属配線を形成する前に第2プラグを形成する段階を含む半導体装置の製造方法を提供する。この方法は半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜の第1領域を貫通する複数個の第1コンタクトホールを形成した後、前記第1コンタクトホールの下部領域内に配置される第1プラグを形成する。続いて、前記層間絶縁膜の第2領域を貫通する複数個の第2コンタクトホールを形成し、前記第1コンタクトホールの上部領域及び前記第2コンタクトホールを満たす第2プラグを形成した後、前記層間絶縁膜上に前記第2プラグに接続する金属配線を形成する。
【0019】
発明の実施形態によれば、前記層間絶縁膜を形成する前に、前記半導体基板の所定領域にセル不純物領域とセルゲートパターンとを具備するセルトランジスタ及び周辺不純物領域と周辺ゲートパターンとを具備する周辺トランジスタを形成する段階をさらに実施する。
【0020】
本発明によれば、前記第1コンタクトホールは前記セル不純物領域の一部の所定領域を露出させるか、前記セル不純物領域の一部の所定領域及び前記周辺不純物領域の一部の所定領域を露出させるように形成される。また、前記第2コンタクトホールは前記セルゲートパターン及び前記周辺ゲートパターンの所定領域を露出させるように形成される。これに加えて、前記第2コンタクトホールは前記すべての周辺不純物領域の所定領域または前記周辺不純物領域の一部の所定領域を露出させることもできる。
【0021】
前記第1プラグを形成する段階は前記層間絶縁膜上に前記第1コンタクトホールを満たす第1導電膜を形成し、前記層間絶縁膜の上部面が露出されるまで前記第1導電膜をエッチングした後、前記層間絶縁膜の上部面より低くなるように前記エッチングされた第1導電膜を凹ませる段階を含む。
【0022】
また、前記第2プラグを形成する段階は前記層間絶縁膜上に前記第2コンタクトホール及び前記第1プラグが配置された前記第1コンタクトホールを満たす第2導電膜を形成した後、前記層間絶縁膜の上部面が露出されるまで前記第2導電膜をエッチングする段階を含む。この際、前記第2導電膜は順次に積層された第1防止金属膜と第1金属膜からなることができる。望ましくは、前記第1プラグは前記第2プラグ及び前記金属配線と異なる導電性物質で形成される。
【0023】
前記金属配線はフォトリソグラフィ工程及びエッチング工程を含むパターニングの方法またはダマシン工程を通じて形成されることができる。
【0024】
本発明の一実施形態によれば、前記セルトランジスタ及び周辺トランジスタを形成する段階は前記半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域とセルゲートパターンとを具備するセルトランジスタ、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタ及び高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタを形成する段階を含む。この場合、前記第1コンタクトホールを形成する段階は前記セル不純物領域の一部を露出させる段階を含み、前記第2コンタクトホールを形成する段階は前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンの所定領域を露出させる段階を含む。前記低電圧不純物領域及び前記高電圧不純物領域は前記第1コンタクトホールを形成する段階、または前記第2コンタクトホールを形成する段階を通じて露出される。
【発明の効果】
【0025】
本発明によれば、金属配線は金属性物質からなる第2プラグと直接接触して、第1プラグとは直接接触しない。金属配線で防止金属膜(barrier metal)の厚さを所定の限界の厚さの以下で形成することができ、場合によっては、前記防止金属膜を形成しないこともできる。これによって、本発明は前記金属配線の面抵抗の増加を予防することができるので、高速の半導体装置を製造するのに利用されることができる。
【0026】
また、本発明によれば、金属配線を、異方性エッチング段階を含むパターニング方法を通じて形成する場合にも、金属性材質の前記第2プラグは異方的にエッチングされることができる。これによって、従来の技術で説明したプラグと配線との間の断線または抵抗の増加のような問題は効果的に予防されることができる。また、本発明のこのような製造方法は従来の方法に比べてフォトリソグラフィ工程の追加なしに実行されることができるので、費用の増加なしに優れた効果を得ることができるという長所を有する。
【発明を実施するための最良の形態】
【0027】
以下、添付の図面を参照してフラッシュメモリ及びその製造方法に適用される本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また層が他の層または基板上にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第3の層が介在されることもできるものである。
【0028】
図2A乃至図6Aおよび図2B乃至図6Bは本発明の第1実施形態による半導体装置の製造方法を説明するための工程断面図であり。図7Aおよび図7Bは本発明の第2実施形態による半導体装置の製造方法を説明するための工程断面図である。また、図8乃至図11、図12、図13乃至図15および図16は各々本発明の第3、第4、第5および第6実施形態による半導体装置の製造方法を説明するための工程断面図である。図2A乃至図7Aで、領域I、IIおよびIIIは各々セルアレイ領域の共通ソース領域、ドレインコンタクト領域およびゲートコンタクト領域を示し、図2B乃至図7Bおよび図8乃至図16で、領域IVおよびVは各々周辺領域の低電圧領域および高電圧領域を示す。
【0029】
図2Aおよび図2Bを参照すれば、セルアレイ領域および周辺領域を含む半導体基板100を準備した後、前記半導体基板100の所定領域に活性領域を限定する素子分離膜110を形成する。前記セルアレイ領域は少なくとも共通ソース領域I、ドレインコンタクト領域IIおよびゲートコンタクト領域IVを含み、前記周辺領域は少なくとも低電圧領域IVおよび高電圧領域Vを含む。
【0030】
続いて、所定のゲート絶縁膜形成工程を実施して、前記セルアレイ領域、前記低電圧領域IVおよび前記高電圧領域Vの活性領域上に各々セルゲート絶縁膜120c、低電圧ゲート絶縁膜1201、および高電圧ゲート絶縁膜120hを形成する。前記高電圧ゲート絶縁膜120hは通常前記セルゲート絶縁膜120cおよび低電圧ゲート絶縁膜1201より厚い厚さを有する。
【0031】
以後、所定のゲートパターン形成工程を実施して、前記セルアレイ領域、前記低電圧領域IVおよび前記高電圧領域Vで、前記活性領域および前記素子分離膜110の上部を各々横切るセルゲートパターン130c、低電圧ゲートパターン1301および高電圧ゲートパターン130hを形成する。前記セルゲートパターン130cは順次に積層された浮遊ゲート電極132、ゲート層間絶縁膜パターン134、制御ゲート電極からなり、前記制御ゲート電極は順次に積層された下部制御ゲート電極136および上部制御ゲート電極138からなる。前記浮遊ゲート電極132および下部制御ゲート電極136は多結晶シリコンで形成され、前記ゲート層間絶縁膜パターン134はシリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなることができる。また、前記上部制御ゲート電極138は低い抵抗を有する導電性物質(例えば、タングステンシリサイドまたはタングステン)で形成する。
【0032】
前記低電圧ゲートパターン1301および前記高電圧ゲートパターン130hを形成する段階は前記セルゲートパターン130cを形成する間、前記低電圧領域IVおよび前記高電圧領域Vで前記ゲート層間絶縁膜パターン134を除去する段階をさらに含む。これによって、前記低電圧ゲートパターン1301および前記高電圧ゲートパターン130hは前記浮遊ゲート電極132、下部制御ゲート電極136および上部制御ゲート電極138で構成される。一方、前記ゲート層間絶縁膜パターン134は前記セルアレイ領域の所定領域でも一部分除去される。その結果、所定領域では前記下部制御ゲート電極136と前記浮遊ゲート電極132が直接接触する選択ゲートパターン130sが形成される。
【0033】
以後、所定のイオン注入工程を実施して、前記セルアレイ領域、前記低電圧領域IVおよび前記高電圧領域Vの前記活性領域に各々セル不純物領域140c、低電圧不純物領域1401および高電圧不純物領域140hを形成する。前記セル不純物領域140cは前記選択ゲートパターン130sの間の活性領域に形成されるソース不純物領域140sおよびドレイン不純物領域140dを含む。前記イオン注入工程は前記ゲートパターン130をマスクとして使用するか、前記ゲートパターン130とこれらの両側壁に形成されるゲートスペーサ150をマスクとして使用して実施される。これによって、前記不純物領域140は位置によって互いに異なる構造を有することができる。
【0034】
前記不純物領域140が形成された結果物上に下部絶縁膜160を形成する。前記下部絶縁膜160はシリコン酸化膜であることが望ましい。前記下部絶縁膜160をパターニングして前記セルアレイ領域で前記ソース不純物領域140sを露出させる共通ソーストレンチ165を形成する。次に、前記共通ソーストレンチ165を満たす共通ソースライン170を形成する。これによって、前記共通ソースライン170は複数個のソース不純物領域140sを連結する。本発明によれば、前記共通ソースライン170はタングステンWで形成することが望ましい。
【0035】
図3Aおよび図3Bを参照すれば、前記共通ソースライン170が形成された結果物の全面に上部絶縁膜180を形成する。前記上部絶縁膜180および前記下部絶縁膜160は層間絶縁膜を構成する。前記上部絶縁膜180はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、および多孔性絶縁膜のうちで選択された少なくとも一つで形成することができる。
【0036】
本発明の第1および第2実施形態によれば、前記上部絶縁膜180および前記下部絶縁膜160を順次にパターニングして前記ドレイン不純物領域140dおよび前記高電圧不純物領域140hを露出させる第1コンタクトホール181を形成する。前記第1コンタクトホール181を形成する段階はシリコンに対してエッチング選択性を有するエッチングレシピで異方性エッチングする段階を含むことが望ましい。前記下部絶縁膜160は順次に積層されたシリコン窒化膜およびシリコン酸化膜からなることができ、この場合、前記シリコン窒化膜は前記第1コンタクトホール181の形成のためのエッチング工程でエッチング阻止膜として使用される。
【0037】
本発明の第3および第4実施形態によれば、前記第1コンタクトホール181は前記ドレイン不純物領域140d、前記高電圧不純物領域140hおよび前記低電圧不純物領域1401を露出させる(図3Aおよび図8参照)。
【0038】
本発明の第5および第6実施形態によれば、前記第1コンタクトホール181は前記セルアレイ領域にのみ形成される。すなわち、前記第1コンタクトホール181は前記周辺領域には形成されず、前記ドレイン不純物領域140dのみを露出させる(図3Aおよび図13参照)。
【0039】
図4Aおよび図4Bを参照すれば、前記上部絶縁膜180上に前記第1コンタクトホール181を満たす第1導電膜を形成する。本発明の実施形態によれば、前記第1導電膜は多結晶シリコンで形成する。以後、前記上部絶縁膜180の上部面が露出されるまで前記第1導電膜をエッチングする。以後、前記上部絶縁膜180の上部面が露出されるまで前記第1導電膜をエッチングする。前記第1導電膜をエッチングする段階は化学‐機械的研磨(Chemical Mechanical Polishing、CMP)技術を使用することが望ましい。これによって、前記第1コンタクトホール181は前記上部絶縁膜180と同一の高さの上部面を有する第1導電膜で満たされる。以後、前記上部絶縁膜180より低い上部面を有するように、前記第1導電膜の上部面を追加的にエッチングする。その結果、前記第1コンタクトプラグ181を満たし、前記上部絶縁膜180より低い上部面を有する第1プラグ190が形成される。本発明の実施形態によれば、前記第1プラグ190の上部面は前記下部絶縁膜160の上部面よりは高いことが望ましいが、これより低くても良い。
【0040】
本発明の第1および第2実施形態によれば、前記第1プラグ190は前記ドレイン不純物領域140dおよび高電圧不純物領域140hに連結される。本発明の第3および第4実施形態によれば、前記第1プラグ190は前記ドレイン不純物領域140d、前記高電圧不純物領域140hおよび前記低電圧不純物領域1401に連結される(図4Aおよび図9参照)。また、本発明の第5および第6実施形態によれば、前記第1プラグ190は前記ドレイン不純物領域140dにのみ連結される(図4Aおよび図13参照)。
【0041】
図5Aおよび図5Bを参照すれば、前記上部絶縁膜180および前記下部絶縁膜160を順次にパターニングして、前記セルゲートパターン130c、低電圧ゲートパターン1301および高電圧ゲートパターン130hの上部面を所定領域で露出させる第2コンタクトホール182を形成する。
【0042】
前記第2コンタクトホール182を形成する段階は前記上部絶縁膜180上に所定のマスクパターン(不図示)を形成した後、これをエッチングマスクとして使用して前記上部絶縁膜180および前記下部絶縁膜160を順次に異方性エッチングする段階を含む。前記異方性エッチング段階はシリコン窒化膜に対してエッチング選択性を有し、かつシリコン酸化膜をエッチングすることができるエッチングレシピを使用する第1段階および前記上部制御ゲート電極138に対してエッチング選択性を有し、かつシリコン窒化膜をエッチングすることができるエッチングレシピを使用する第2段階を含むことが望ましい。この場合、前記下部絶縁膜160を構成するシリコン窒化膜は前記第1段階でエッチング中断膜として利用される。
【0043】
前記マスクパターンは少なくとも前記セルゲートパターン130c、低電圧ゲートパターン1301および高電圧ゲートパターン130hの上部で前記上部絶縁膜180を露出させる開口部を有する。本発明の第1および第2実施形態によれば、前記マスクパターンは前記低電圧不純物領域1401の上部でも前記上部絶縁膜180の上部面を露出させる。その結果、前記第2コンタクトホール182は図5Bに示したように、前記低電圧不純物領域1401の上部面を露出させるように形成される。上述のように、シリコン窒化膜をエッチング中断膜として使用する場合、上述の第2コンタクトホール182を形成する段階はゲートパターンと活性領域との間の高さの差によるエッチング段階での技術的困難さを減らし、前記低電圧不純物領域1401を露出させることができる。この場合、前記第2段階はシリコンに対してエッチング選択性を有し、シリコン窒化膜をエッチングすることができるエッチングレシピを使用することが望ましい。
【0044】
続いて、前記第2コンタクトホール182が形成された結果物上に第2導電膜を形成する。前記第2導電膜は前記第2コンタクトホール182だけではなく、前記第1プラグ190が配置された前記第1コンタクトホール181の上部領域までも満たす。以後、前記上部絶縁膜180の上部面が露出されるまで前記第2導電膜を平坦化エッチングして第2プラグ200を形成する。前記第2プラグ200は前記第2コンタクトホール182を満たすだけではなく、前記第1コンタクトホール181の上部領域を満たす。結果的に前記第1コンタクトホール181は順次に積層された前記第1プラグ190および前記第2プラグ200で満たされ、前記第2コンタクトホール182は前記第2プラグ200でのみ満たされる。
【0045】
本発明の実施形態によれば、前記第2導電膜は順次に積層された第1防止金属膜202および第1金属膜204からなる。前記第1防止金属膜202はチタン膜Ti、チタン窒化膜TiN、タングステン窒化膜WN、タンタルTa、タンタル窒化膜TaNのうちで選択された少なくとも一つで形成し、前記第1金属膜204はタングステンW、アルミニウムAl、銅Cuのうちで選択された少なくとも一つで形成する。望ましくは、前記第1防止金属膜202は順次に積層されたチタン膜、チタン窒化膜で形成し、前記第1金属膜204はタングステンで形成する。前記第1防止金属膜202は前記第1金属膜204と前記第1プラグ190との間に直接的な接触を防止する。
【0046】
本発明の第3および第4実施形態によれば、前記第2コンタクトホール182は前記周辺領域の不純物領域1401、140hを露出させない。すなわち、これら実施形態によれば、前記第2プラグ200は所定の領域で前記セルゲートパターン130c、低電圧ゲートパターン1301および高電圧ゲートパターン130hの上部面に直接連結され、前記低電圧不純物領域1401および前記高電圧不純物領域140hには前記第1プラグ190を通じて連結される(図5Aおよび図10参照)。通常に前記ゲートパターン130c、1301、130hに連結される前記第2プラグ200は前記素子分離膜110の上部に配置される。
【0047】
本発明の第5および第6実施形態によれば、前記第2コンタクトホール182は前記周辺領域の不純物領域1401、140hを全部露出させる。すなわち、これら実施形態によれば、前記第2プラグ200は前記ゲートパターン130c、1301、130h、前記低電圧不純物領域1401および前記高電圧不純物領域140hの上部面に直接連結される(図14および図10参照)。
【0048】
図6Aおよび図6Bを参照すれば、前記第2プラグ200が形成された結果物上に第3導電膜を形成する。以後、前記第3導電膜をパターニングして前記第2プラグ200の上部面に連結される金属配線220を形成する。前記金属配線220が形成された結果物上に金属間絶縁膜230を形成する。
【0049】
前記第3導電膜は順次に積層された第2防止金属膜222および第2金属膜224からなることが望ましい。前記第2防止金属膜222はチタン膜Ti、チタン窒化膜TiN、タングステン窒化膜WN、タンタルTa、タンタル窒化膜TaNのうちで選択された少なくとも一つで形成し、前記第2金属膜224はタングステンW、アルミニウムAl、銅Cuのうちで選択された少なくとも一つで形成する。望ましくは、前記第2防止金属膜222は順次に積層されたチタン膜およびチタン窒化膜で形成し、前記第2金属膜224はアルミニウムで形成する。本発明の変形の実施形態によれば、前記金属配線220は前記第2防止金属膜222なしに、前記第2金属膜224のみからなることができる。
【0050】
結果的に、前記金属配線230は前記セルアレイ領域で前記ドレイン不純物領域140dに各々接続するビットラインを構成する。前記ビットラインによって連結される前記ドレイン不純物領域140dと前記共通ソースライン170によって連結される前記ソース不純物領域140sとの間には複数個の前記セル不純物領域140cが配置される。前記セル不純物領域140cの間の半導体基板上には前記セルゲートパターン130cが配置される。前記選択ゲートパターン130sは前記ソース不純物領域140sおよび前記ドレイン不純物領域140dに隣接に配置される。
【0051】
前記第3導電膜をパターニングする段階は、前記第3導電膜の上部に前記金属配線220を定義するためのマスクパターンを形成した後、これをエッチングマスクとして使用して前記第3導電膜を異方性エッチングする段階を含む。本発明の第1、第3および第5実施形態はこのようにパターニングする段階を通じて前記金属配線220を形成する段階を含む(図6A、図6B、図11および図15参照)。
【0052】
また、従来の技術で説明したように、前記金属配線220を形成するためのパターニング工程は隣接する配線の間の短絡を防止するため前記第3導電膜を過度エッチングする段階を含む。この場合、シリコンからなるコンタクトプラグ(図1の60参照)の上部の側面が過度にエッチングされて、前記コンタクトプラグは狭い断面積を有するようになる。しかし、本発明の実施形態によれば、前記金属配線220の下部には金属性物質からなる前記第2プラグ200が配置される。これに従って、前記金属配線220を形成するためのエッチング工程を過度エッチングの方法で実施しても、前記第2プラグ200は異方的にエッチングされる。その結果、従来の技術で発生するコンタクトプラグの上部の断面積の減少およびこれによる問題は予防されることができる。
【0053】
本発明の第2、第4および第6実施形態によれば、前記金属配線220はダマシン工程を通じて形成されることもできる(図7A、図7B、図12および図16参照)。前記ダマシン工程は前記第2プラグ200が形成された結果物上に鋳型膜(molding layer、230')を形成した後、前記鋳型膜230'をパターニングして前記第2プラグ200の上部面を露出させる配線溝235を形成する段階を含む。以後、前記配線溝235を満たす第3導電膜を形成した後、前記鋳型膜230の上部面が露出されるまで前記第3導電膜を平坦化エッチングする。
【0054】
このようなダマシン工程を使用する実施形態において、前記第3導電膜は上述のように順次に積層された前記第2防止金属膜222および前記第2金属膜224からなることができる。しかし、本発明によれば、前記第2金属膜224は前記第1プラグ190と直接接触しないので、前記第2防止金属膜222の厚さは(従来の技術に言及した)限界の厚さtcより薄いこともある。
【0055】
これに加えて、前記第2金属膜224と前記第1金属膜204が同一の物質である場合、前記第2防止金属膜222を形成しない実施形態も可能である。前記第2金属膜224が不純物と関連した技術的問題を誘発しない場合にも、前記第2防止金属膜222を形成しない実施形態が可能である。
【0056】
下では本発明の第1実施形態による配線構造体を具備する半導体装置に対して説明する。
【0057】
再び、図6Aおよび図6Bを参照すれば、半導体基板100の所定領域には活性領域を限定する素子分離膜110が配置される。前記半導体基板100はセルアレイ領域および周辺領域を含み、前記セルアレイ領域は少なくとも共通ソース領域I、ドレインコンタクト領域IIおよびゲートコンタクト領域IVを含み、前記周辺領域は少なくとも低電圧領域IVおよび高電圧領域Vを含む。
【0058】
前記セルアレイ領域、前記低電圧領域IVおよび前記高電圧領域Vの活性領域上には各々セルゲート絶縁膜120c、低電圧ゲート絶縁膜1201、および高電圧ゲート絶縁膜120hが形成される。前記高電圧ゲート絶縁膜120hは通常前記セルゲート絶縁膜120cおよび低電圧ゲート絶縁膜1201より厚い厚さを有する。
【0059】
また、前記セルアレイ領域、前記低電圧領域IVおよび前記高電圧領域Vには前記活性領域および前記素子分離膜110の上部を各々横切るセルゲートパターン130c、低電圧ゲートパターン1301、および高電圧ゲートパターン130hが配置される。
【0060】
前記セルゲートパターン130cは順次に積層された浮遊ゲート電極132、ゲート層間絶縁膜パターン134、制御ゲート電極からなり、前記制御ゲート電極は順次に積層された下部制御ゲート電極136および上部制御ゲート電極138からなる。前記浮遊ゲート電極132および下部制御ゲート電極136は多結晶シリコンで形成され、前記ゲート層間絶縁膜パターン134はシリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなることができる。また、前記上部制御ゲート電極138は低い抵抗を有する導電性物質(例えば、タングステンシリサイドまたはタングステン)で形成される。
【0061】
一方、前記セルアレイ領域所定の領域では前記ゲート層間絶縁膜パターン134が一部分除去されて、前記下部制御ゲート電極136と前記浮遊ゲート電極132が直接接触する選択ゲートパターン130sが形成される。前記低電圧ゲートパターン1301および前記高電圧ゲートパターン130hは前記浮遊ゲート電極、下部制御ゲート電極136および上部制御ゲート電極138で構成される。
【0062】
前記セルアレイ領域、前記低電圧領域IVおよび前記高電圧領域Vの前記活性領域に各々セル不純物領域140c、低電圧不純物領域1401、および高電圧不純物領域140hが配置される。前記セル不純物領域140cは前記選択ゲートパターン130sの間の活性領域に形成されるソース不純物領域140sおよびドレイン不純物領域140dを含む。前記不純物領域は位置によって互いに異なる構造を有することができる。
【0063】
前記不純物領域140を含む半導体基板上には層間絶縁膜が形成される。前記層間絶縁膜は順次に下部絶縁膜160および上部絶縁膜180からなる。前記下部絶縁膜160は順次に積層されたシリコン窒化膜およびシリコン酸化膜であり、前記上部絶縁膜180はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、多孔性絶縁膜のうちで選択された少なくとも一つであり得る。前記下部絶縁膜160内には前記ソース不純物領域140sを連結する共通ソースライン170が配置される。前記共通ソースライン170はタングステンWで形成することが望ましい。
【0064】
前記上部絶縁膜180上には金属配線220が配置される。前記金属配線220の一部は前記層間絶縁膜を貫通し、かつ順次に積層された第1プラグ190および第2プラグ200によって前記ドレイン不純物領域140dに連結される。前記第1プラグ190は多結晶シリコンからなることが望ましく、前記第2プラグ200は順次に積層された第1防止金属膜202および第1金属膜204からなることが望ましい。本発明の実施形態によれば、前記第1防止金属膜202はチタン膜Ti、チタン窒化膜TiN、タングステン窒化膜WN、タンタルTa、タンタル窒化膜TaNのうちで選択された少なくとも一つで形成され、前記第1金属膜204はタングステンW、アルミニウムAl、銅Cuのうちで選択された少なくとも一つで形成される。
【0065】
本発明の実施形態によれば、前記セルゲートパターン130c、低電圧ゲートパターン1301および高電圧ゲートパターン130hは前記第1プラグ190なしに、前記第2プラグ200によってのみ前記金属配線220に連結される。また、前記ドレイン不純物領域140dは順次に積層された前記第1プラグ190および前記第2プラグ200によって前記金属配線220に連結される。
【0066】
しかし、前記低電圧不純物領域1401および前記高電圧不純物領域140hは様々な方式で前記金属配線220に連結されることができる。本発明の第1および第2実施形態によれば、前記高電圧不純物領域140hは順次に積層された前記第1プラグ190および前記第2プラグによって前記金属配線220に連結され、前記低電圧不純物領域1401は前記第2プラグ200によって前記金属配線220に連結される(6A、6B、7Aおよび7B参照)。
【0067】
本発明の第3および第4実施形態によれば、前記低電圧不純物領域1401および前記高電圧不純物領域140hは全部順次に積層された前記第1プラグ190および前記第2プラグ200によって前記金属配線220に連結される(図6A、図7A、図11および図12参照)。また、本発明の第5および第6実施形態によれば、前記低電圧不純物領域1401および前記高電圧不純物領域140hは全部前記第2プラグ200によって前記金属配線220に連結される(図6A、図7A、図15および図16参照)。
【0068】
また、本発明の第1、第3および第5実施形態によれば、前記金属配線220は順次に積層された第2防止金属膜222および第2金属膜224からなることができる。前記第2防止金属膜222はチタン膜Ti、チタン窒化膜TiN、タングステン窒化膜WN、タンタルTa、タンタル窒化膜TaNのうちで選択された一つで形成し、前記第2金属膜224はタングステンW、アルミニウムAl、銅Cuのうちで選択された少なくとも一つで形成する。これら実施形態の場合、前記金属配線220は金属間絶縁膜230によって覆われる。本発明の第2、第4および第6実施形態によれば、前記金属配線220の間には鋳型膜230'が配置され、前記鋳型膜230'と前記第2金属膜224との間には前記第2防止金属膜222が延長されて配置される。これに加えて、本発明の変形の実施形態によれば、前記金属配線220は前記第2防止金属膜222なしに前記第2金属膜224のみからなることもできる。
【産業上の利用可能性】
【0069】
本発明では、金属配線の抵抗値を下げて高速の半導体装置の製造ができるので、半導体装置の製造分野において利用することができる。
【図面の簡単な説明】
【0070】
【図1】従来の技術によるビットライン形成工程で発生することができる問題を説明するための工程断面図である。
【図2A】本発明の第1実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。
【図2B】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図3A】本発明の第1実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。
【図3B】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図4A】本発明の第1実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。
【図4B】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図5A】本発明の第1実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。
【図5B】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図6A】本発明の第1実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。
【図6B】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図7A】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図7B】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図8】本発明の第3実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図9】本発明の第3実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図10】本発明の第3実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図11】本発明の第3実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図12】本発明の第4実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図13】本発明の第5実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図14】本発明の第5実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図15】本発明の第5実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図16】本発明の第6実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【技術分野】
【0001】
本発明は半導体装置及びその製造方法に関するものであり、さらに詳細には半導体装置の配線構造体及びその形成方法に関するものである。
【背景技術】
【0002】
速度及び集積度は半導体装置の価格に影響を及ぼす最も重要な技術的要素であるので、半導体装置の製造者は前記半導体装置の速度及び集積度を増大させるために多くの努力を傾けている。前記半導体装置の速度はトランジスタの電極を連結する配線の抵抗(resistance of interconnections)に大きく影響を受けるので、前記配線の抵抗を減らそうとする様々な技術が提示されている。特に、前記配線の抵抗は配線で使用される物質の比抵抗(resistivity)及び配線の断面積(sectional area)によって決められるので、比抵抗が低い物質(例えば、アルミニウム(Al)または銅(Cu))で配線を形成する技術が提案された。よく知られた、銅ダマシン工程(Cu damascene process)はこのような配線抵抗を減らすための技術の一例である。
【0003】
しかし、前記半導体装置の集積度を増加させるためには、配線を含む導電パターンの線幅を減らすことが必須である。このような配線の線幅減少は(異常反応及び不純物の拡散を防止するための)防止金属膜(barrier metal layer)の使用と結びついて、前記配線の面抵抗(sheet resistance)を急激に増加させる問題を誘発する。
【0004】
図1は配線構造体を具備する半導体装置の一般的な製造方法を示す工程断面図である。図1で、領域C1はセルアレイ領域の一部分を一方向に切断した断面を示し、領域C2は位置aで領域C1垂直の方向に切断した断面を示す。
【0005】
図1を参照すれば、半導体基板10の所定領域に活性領域を限定する素子分離膜20を形成する。前記半導体基板10はセルアレイ領域と周辺領域で区分されることができる。前記活性領域上にゲート絶縁膜32およびゲート導電膜34を順次に積層した後、これらをパターニングして前記活性領域を横切るゲートパターン30を形成する。前記ゲートパターン30をマスクとして使用する所定のイオン注入工程を実施して、前記活性領域に不純物領域40を形成する。
【0006】
前記不純物領域40が形成された結果物上に、層間絶縁膜50を形成する。前記層間絶縁膜50をパターニングして、前記セルアレイ領域で前記不純物領域40のうちの一部を露出させる第1コンタクトホール55を形成する。前記第1コンタクトホール55を通じて露出される不純物領域40は後続工程を通じてビットラインに接続されるようになる。続いて、前記第1コンタクトホール55を満たすプラグ導電膜を前記層間絶縁膜50上に形成した後、前記層間絶縁膜50の上部面が露出されるまで前記プラグ導電膜をエッチングする。その結果、前記第1コンタクトホール55を貫通して前記不純物領域40に接続するコンタクトプラグ60が形成される。通常、前記コンタクトプラグ60は多結晶シリコンで形成される。
【0007】
以後、前記層間絶縁膜50上に防止金属膜92および金属膜94を順次に形成する。続いて、前記金属膜94および前記防止金属膜92をパターニングして、前記コンタクトプラグ60に接続する配線構造体90を形成する。この場合、互いに異なる配線構造体90の間の短絡(short)を予防するため、前記配線構造体90の形成のためのエッチング工程は過度エッチング(over−etch)の方法で実施する。前記過度エッチングの結果として、前記配線構造体90の周辺の層間絶縁膜50は前記防止金属膜92の下部面より低い上部面を有する。
【0008】
通常、前記過度エッチング段階で前記コンタクトプラグ60は異方的にエッチングされず、前記層間絶縁膜50よりもずっと速い速度でエッチングされる。その結果、図示したように、前記コンタクトプラグ60の上部の側面がエッチングされ、前記コンタクトプラグ60は狭い断面積を有するようになる。このようなエッチング現象によって、前記コンタクトプラグ60は前記ビットライン90に連結されないか、大きい電気的抵抗を有するようになる。
【0009】
また、前記金属膜94は半導体装置としての速度を高めるためアルミニウム、タングステン、または銅などのような金属物質のうちの一つで形成する。しかし、前記金属膜94がシリコンを含む前記不純物領域40または前記コンタクトプラグ60と直接接触する場合、金属元素とシリコンの異常反応(abnormal reaction)、または不純物拡散(impurity diffusion)による品質の低下などの問題が発生する。前記防止金属膜92はこのような直接接触による問題を予防するために形成され、このような予防の目的を完全に達成するためには所定の限界の厚さ(critical thickness、tc)以上で形成されなければならない。しかし、このような防止金属膜92の厚さに対する要求は前記配線構造体90で金属膜が占める有効断面積の比率を減らすことになる。この場合、前記配線構造体90の面抵抗(sheet resistance)が急激に増加することになる。特に、前記配線構造体90の最小線幅が0.1マイクロメートル以下に減少する場合には、このような面抵抗の増加が半導体装置の高速化を阻害する重要な技術的問題として浮き彫りにされる。
【0010】
本発明の第1の課題は低い抵抗値を有する配線構造体を具備する半導体装置を提供することにある。
【0011】
本発明の第2の課題は金属膜の有効断面積の割合を確保し、かつコンタクトプラグの抵抗を減らすことができる半導体装置の配線構造体を提供することにある。
【0012】
本発明の第3の課題は低い抵抗値を有する配線構造体を具備する半導体装置の製造方法を提供することにある。
【0013】
本発明の第4の課題は金属膜の有効断面積の割合を確保し、かつコンタクトプラグの抵抗を減らすことができる半導体装置の配線構造体製造方法を提供することにある。
【発明の開示】
【課題を解決するための手段】
【0014】
前記課題を達成するために、本発明は、順次に積層された第1プラグおよび第2プラグを通じて不純物領域に連結される金属配線を具備する半導体装置を提供する。この装置は、半導体基板上に配置された層間絶縁膜と、前記層間絶縁膜を貫通する第1コンタクト構造体および第2コンタクト構造体と、前記層間絶縁膜上に配置されて前記第1コンタクト構造体と前記第2コンタクト構造体とに連結される金属配線とを具備する。この際、前記第1コンタクト構造体は順次に積層された第1プラグ及び第2プラグを含み、前記第2コンタクト構造体は前記第2プラグを含む。
【0015】
本発明の実施形態によれば、前記第1プラグは多結晶シリコンからなり、前記第2プラグは順次に積層された第1防止金属膜と第1金属膜からなることができる。望ましくは、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなる。同様に、前記金属配線は順次に積層された第2防止金属膜と第2金属膜からなることができる。望ましくは、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなる。
【0016】
また、本発明の実施形態によれば、前記金属配線と前記半導体基板との間にゲートパターンがさらに配置される。この場合、前記ゲートパターンと前記金属配線は前記第2コンタクト構造によって連結される。
【0017】
本発明の一実施形態によれば、前記半導体基板はセルアレイ領域、低電圧領域及び高電圧領域を含む。前記セルアレイ領域にはセル不純物領域とセルゲートパターンとを具備するセルトランジスタが配置され、前記低電圧領域には低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタが配置され、前記高電圧領域には高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタが配置される。この場合、前記第1コンタクト構造体は前記セル不純物領域の一部と前記金属配線を連結し、前記第2コンタクト構造体は前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンと前記金属配線を連結する。また、前記低電圧不純物領域及び前記高電圧不純物領域は前記第1コンタクト構造体、または前記第2コンタクト構造体によって前記金属配線に連結されることができる。
【0018】
前記他の課題を達成するために、本発明は金属配線が第1プラグと直接接触することを防止するため、金属配線を形成する前に第2プラグを形成する段階を含む半導体装置の製造方法を提供する。この方法は半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜の第1領域を貫通する複数個の第1コンタクトホールを形成した後、前記第1コンタクトホールの下部領域内に配置される第1プラグを形成する。続いて、前記層間絶縁膜の第2領域を貫通する複数個の第2コンタクトホールを形成し、前記第1コンタクトホールの上部領域及び前記第2コンタクトホールを満たす第2プラグを形成した後、前記層間絶縁膜上に前記第2プラグに接続する金属配線を形成する。
【0019】
発明の実施形態によれば、前記層間絶縁膜を形成する前に、前記半導体基板の所定領域にセル不純物領域とセルゲートパターンとを具備するセルトランジスタ及び周辺不純物領域と周辺ゲートパターンとを具備する周辺トランジスタを形成する段階をさらに実施する。
【0020】
本発明によれば、前記第1コンタクトホールは前記セル不純物領域の一部の所定領域を露出させるか、前記セル不純物領域の一部の所定領域及び前記周辺不純物領域の一部の所定領域を露出させるように形成される。また、前記第2コンタクトホールは前記セルゲートパターン及び前記周辺ゲートパターンの所定領域を露出させるように形成される。これに加えて、前記第2コンタクトホールは前記すべての周辺不純物領域の所定領域または前記周辺不純物領域の一部の所定領域を露出させることもできる。
【0021】
前記第1プラグを形成する段階は前記層間絶縁膜上に前記第1コンタクトホールを満たす第1導電膜を形成し、前記層間絶縁膜の上部面が露出されるまで前記第1導電膜をエッチングした後、前記層間絶縁膜の上部面より低くなるように前記エッチングされた第1導電膜を凹ませる段階を含む。
【0022】
また、前記第2プラグを形成する段階は前記層間絶縁膜上に前記第2コンタクトホール及び前記第1プラグが配置された前記第1コンタクトホールを満たす第2導電膜を形成した後、前記層間絶縁膜の上部面が露出されるまで前記第2導電膜をエッチングする段階を含む。この際、前記第2導電膜は順次に積層された第1防止金属膜と第1金属膜からなることができる。望ましくは、前記第1プラグは前記第2プラグ及び前記金属配線と異なる導電性物質で形成される。
【0023】
前記金属配線はフォトリソグラフィ工程及びエッチング工程を含むパターニングの方法またはダマシン工程を通じて形成されることができる。
【0024】
本発明の一実施形態によれば、前記セルトランジスタ及び周辺トランジスタを形成する段階は前記半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域とセルゲートパターンとを具備するセルトランジスタ、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタ及び高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタを形成する段階を含む。この場合、前記第1コンタクトホールを形成する段階は前記セル不純物領域の一部を露出させる段階を含み、前記第2コンタクトホールを形成する段階は前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンの所定領域を露出させる段階を含む。前記低電圧不純物領域及び前記高電圧不純物領域は前記第1コンタクトホールを形成する段階、または前記第2コンタクトホールを形成する段階を通じて露出される。
【発明の効果】
【0025】
本発明によれば、金属配線は金属性物質からなる第2プラグと直接接触して、第1プラグとは直接接触しない。金属配線で防止金属膜(barrier metal)の厚さを所定の限界の厚さの以下で形成することができ、場合によっては、前記防止金属膜を形成しないこともできる。これによって、本発明は前記金属配線の面抵抗の増加を予防することができるので、高速の半導体装置を製造するのに利用されることができる。
【0026】
また、本発明によれば、金属配線を、異方性エッチング段階を含むパターニング方法を通じて形成する場合にも、金属性材質の前記第2プラグは異方的にエッチングされることができる。これによって、従来の技術で説明したプラグと配線との間の断線または抵抗の増加のような問題は効果的に予防されることができる。また、本発明のこのような製造方法は従来の方法に比べてフォトリソグラフィ工程の追加なしに実行されることができるので、費用の増加なしに優れた効果を得ることができるという長所を有する。
【発明を実施するための最良の形態】
【0027】
以下、添付の図面を参照してフラッシュメモリ及びその製造方法に適用される本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また層が他の層または基板上にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第3の層が介在されることもできるものである。
【0028】
図2A乃至図6Aおよび図2B乃至図6Bは本発明の第1実施形態による半導体装置の製造方法を説明するための工程断面図であり。図7Aおよび図7Bは本発明の第2実施形態による半導体装置の製造方法を説明するための工程断面図である。また、図8乃至図11、図12、図13乃至図15および図16は各々本発明の第3、第4、第5および第6実施形態による半導体装置の製造方法を説明するための工程断面図である。図2A乃至図7Aで、領域I、IIおよびIIIは各々セルアレイ領域の共通ソース領域、ドレインコンタクト領域およびゲートコンタクト領域を示し、図2B乃至図7Bおよび図8乃至図16で、領域IVおよびVは各々周辺領域の低電圧領域および高電圧領域を示す。
【0029】
図2Aおよび図2Bを参照すれば、セルアレイ領域および周辺領域を含む半導体基板100を準備した後、前記半導体基板100の所定領域に活性領域を限定する素子分離膜110を形成する。前記セルアレイ領域は少なくとも共通ソース領域I、ドレインコンタクト領域IIおよびゲートコンタクト領域IVを含み、前記周辺領域は少なくとも低電圧領域IVおよび高電圧領域Vを含む。
【0030】
続いて、所定のゲート絶縁膜形成工程を実施して、前記セルアレイ領域、前記低電圧領域IVおよび前記高電圧領域Vの活性領域上に各々セルゲート絶縁膜120c、低電圧ゲート絶縁膜1201、および高電圧ゲート絶縁膜120hを形成する。前記高電圧ゲート絶縁膜120hは通常前記セルゲート絶縁膜120cおよび低電圧ゲート絶縁膜1201より厚い厚さを有する。
【0031】
以後、所定のゲートパターン形成工程を実施して、前記セルアレイ領域、前記低電圧領域IVおよび前記高電圧領域Vで、前記活性領域および前記素子分離膜110の上部を各々横切るセルゲートパターン130c、低電圧ゲートパターン1301および高電圧ゲートパターン130hを形成する。前記セルゲートパターン130cは順次に積層された浮遊ゲート電極132、ゲート層間絶縁膜パターン134、制御ゲート電極からなり、前記制御ゲート電極は順次に積層された下部制御ゲート電極136および上部制御ゲート電極138からなる。前記浮遊ゲート電極132および下部制御ゲート電極136は多結晶シリコンで形成され、前記ゲート層間絶縁膜パターン134はシリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなることができる。また、前記上部制御ゲート電極138は低い抵抗を有する導電性物質(例えば、タングステンシリサイドまたはタングステン)で形成する。
【0032】
前記低電圧ゲートパターン1301および前記高電圧ゲートパターン130hを形成する段階は前記セルゲートパターン130cを形成する間、前記低電圧領域IVおよび前記高電圧領域Vで前記ゲート層間絶縁膜パターン134を除去する段階をさらに含む。これによって、前記低電圧ゲートパターン1301および前記高電圧ゲートパターン130hは前記浮遊ゲート電極132、下部制御ゲート電極136および上部制御ゲート電極138で構成される。一方、前記ゲート層間絶縁膜パターン134は前記セルアレイ領域の所定領域でも一部分除去される。その結果、所定領域では前記下部制御ゲート電極136と前記浮遊ゲート電極132が直接接触する選択ゲートパターン130sが形成される。
【0033】
以後、所定のイオン注入工程を実施して、前記セルアレイ領域、前記低電圧領域IVおよび前記高電圧領域Vの前記活性領域に各々セル不純物領域140c、低電圧不純物領域1401および高電圧不純物領域140hを形成する。前記セル不純物領域140cは前記選択ゲートパターン130sの間の活性領域に形成されるソース不純物領域140sおよびドレイン不純物領域140dを含む。前記イオン注入工程は前記ゲートパターン130をマスクとして使用するか、前記ゲートパターン130とこれらの両側壁に形成されるゲートスペーサ150をマスクとして使用して実施される。これによって、前記不純物領域140は位置によって互いに異なる構造を有することができる。
【0034】
前記不純物領域140が形成された結果物上に下部絶縁膜160を形成する。前記下部絶縁膜160はシリコン酸化膜であることが望ましい。前記下部絶縁膜160をパターニングして前記セルアレイ領域で前記ソース不純物領域140sを露出させる共通ソーストレンチ165を形成する。次に、前記共通ソーストレンチ165を満たす共通ソースライン170を形成する。これによって、前記共通ソースライン170は複数個のソース不純物領域140sを連結する。本発明によれば、前記共通ソースライン170はタングステンWで形成することが望ましい。
【0035】
図3Aおよび図3Bを参照すれば、前記共通ソースライン170が形成された結果物の全面に上部絶縁膜180を形成する。前記上部絶縁膜180および前記下部絶縁膜160は層間絶縁膜を構成する。前記上部絶縁膜180はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、および多孔性絶縁膜のうちで選択された少なくとも一つで形成することができる。
【0036】
本発明の第1および第2実施形態によれば、前記上部絶縁膜180および前記下部絶縁膜160を順次にパターニングして前記ドレイン不純物領域140dおよび前記高電圧不純物領域140hを露出させる第1コンタクトホール181を形成する。前記第1コンタクトホール181を形成する段階はシリコンに対してエッチング選択性を有するエッチングレシピで異方性エッチングする段階を含むことが望ましい。前記下部絶縁膜160は順次に積層されたシリコン窒化膜およびシリコン酸化膜からなることができ、この場合、前記シリコン窒化膜は前記第1コンタクトホール181の形成のためのエッチング工程でエッチング阻止膜として使用される。
【0037】
本発明の第3および第4実施形態によれば、前記第1コンタクトホール181は前記ドレイン不純物領域140d、前記高電圧不純物領域140hおよび前記低電圧不純物領域1401を露出させる(図3Aおよび図8参照)。
【0038】
本発明の第5および第6実施形態によれば、前記第1コンタクトホール181は前記セルアレイ領域にのみ形成される。すなわち、前記第1コンタクトホール181は前記周辺領域には形成されず、前記ドレイン不純物領域140dのみを露出させる(図3Aおよび図13参照)。
【0039】
図4Aおよび図4Bを参照すれば、前記上部絶縁膜180上に前記第1コンタクトホール181を満たす第1導電膜を形成する。本発明の実施形態によれば、前記第1導電膜は多結晶シリコンで形成する。以後、前記上部絶縁膜180の上部面が露出されるまで前記第1導電膜をエッチングする。以後、前記上部絶縁膜180の上部面が露出されるまで前記第1導電膜をエッチングする。前記第1導電膜をエッチングする段階は化学‐機械的研磨(Chemical Mechanical Polishing、CMP)技術を使用することが望ましい。これによって、前記第1コンタクトホール181は前記上部絶縁膜180と同一の高さの上部面を有する第1導電膜で満たされる。以後、前記上部絶縁膜180より低い上部面を有するように、前記第1導電膜の上部面を追加的にエッチングする。その結果、前記第1コンタクトプラグ181を満たし、前記上部絶縁膜180より低い上部面を有する第1プラグ190が形成される。本発明の実施形態によれば、前記第1プラグ190の上部面は前記下部絶縁膜160の上部面よりは高いことが望ましいが、これより低くても良い。
【0040】
本発明の第1および第2実施形態によれば、前記第1プラグ190は前記ドレイン不純物領域140dおよび高電圧不純物領域140hに連結される。本発明の第3および第4実施形態によれば、前記第1プラグ190は前記ドレイン不純物領域140d、前記高電圧不純物領域140hおよび前記低電圧不純物領域1401に連結される(図4Aおよび図9参照)。また、本発明の第5および第6実施形態によれば、前記第1プラグ190は前記ドレイン不純物領域140dにのみ連結される(図4Aおよび図13参照)。
【0041】
図5Aおよび図5Bを参照すれば、前記上部絶縁膜180および前記下部絶縁膜160を順次にパターニングして、前記セルゲートパターン130c、低電圧ゲートパターン1301および高電圧ゲートパターン130hの上部面を所定領域で露出させる第2コンタクトホール182を形成する。
【0042】
前記第2コンタクトホール182を形成する段階は前記上部絶縁膜180上に所定のマスクパターン(不図示)を形成した後、これをエッチングマスクとして使用して前記上部絶縁膜180および前記下部絶縁膜160を順次に異方性エッチングする段階を含む。前記異方性エッチング段階はシリコン窒化膜に対してエッチング選択性を有し、かつシリコン酸化膜をエッチングすることができるエッチングレシピを使用する第1段階および前記上部制御ゲート電極138に対してエッチング選択性を有し、かつシリコン窒化膜をエッチングすることができるエッチングレシピを使用する第2段階を含むことが望ましい。この場合、前記下部絶縁膜160を構成するシリコン窒化膜は前記第1段階でエッチング中断膜として利用される。
【0043】
前記マスクパターンは少なくとも前記セルゲートパターン130c、低電圧ゲートパターン1301および高電圧ゲートパターン130hの上部で前記上部絶縁膜180を露出させる開口部を有する。本発明の第1および第2実施形態によれば、前記マスクパターンは前記低電圧不純物領域1401の上部でも前記上部絶縁膜180の上部面を露出させる。その結果、前記第2コンタクトホール182は図5Bに示したように、前記低電圧不純物領域1401の上部面を露出させるように形成される。上述のように、シリコン窒化膜をエッチング中断膜として使用する場合、上述の第2コンタクトホール182を形成する段階はゲートパターンと活性領域との間の高さの差によるエッチング段階での技術的困難さを減らし、前記低電圧不純物領域1401を露出させることができる。この場合、前記第2段階はシリコンに対してエッチング選択性を有し、シリコン窒化膜をエッチングすることができるエッチングレシピを使用することが望ましい。
【0044】
続いて、前記第2コンタクトホール182が形成された結果物上に第2導電膜を形成する。前記第2導電膜は前記第2コンタクトホール182だけではなく、前記第1プラグ190が配置された前記第1コンタクトホール181の上部領域までも満たす。以後、前記上部絶縁膜180の上部面が露出されるまで前記第2導電膜を平坦化エッチングして第2プラグ200を形成する。前記第2プラグ200は前記第2コンタクトホール182を満たすだけではなく、前記第1コンタクトホール181の上部領域を満たす。結果的に前記第1コンタクトホール181は順次に積層された前記第1プラグ190および前記第2プラグ200で満たされ、前記第2コンタクトホール182は前記第2プラグ200でのみ満たされる。
【0045】
本発明の実施形態によれば、前記第2導電膜は順次に積層された第1防止金属膜202および第1金属膜204からなる。前記第1防止金属膜202はチタン膜Ti、チタン窒化膜TiN、タングステン窒化膜WN、タンタルTa、タンタル窒化膜TaNのうちで選択された少なくとも一つで形成し、前記第1金属膜204はタングステンW、アルミニウムAl、銅Cuのうちで選択された少なくとも一つで形成する。望ましくは、前記第1防止金属膜202は順次に積層されたチタン膜、チタン窒化膜で形成し、前記第1金属膜204はタングステンで形成する。前記第1防止金属膜202は前記第1金属膜204と前記第1プラグ190との間に直接的な接触を防止する。
【0046】
本発明の第3および第4実施形態によれば、前記第2コンタクトホール182は前記周辺領域の不純物領域1401、140hを露出させない。すなわち、これら実施形態によれば、前記第2プラグ200は所定の領域で前記セルゲートパターン130c、低電圧ゲートパターン1301および高電圧ゲートパターン130hの上部面に直接連結され、前記低電圧不純物領域1401および前記高電圧不純物領域140hには前記第1プラグ190を通じて連結される(図5Aおよび図10参照)。通常に前記ゲートパターン130c、1301、130hに連結される前記第2プラグ200は前記素子分離膜110の上部に配置される。
【0047】
本発明の第5および第6実施形態によれば、前記第2コンタクトホール182は前記周辺領域の不純物領域1401、140hを全部露出させる。すなわち、これら実施形態によれば、前記第2プラグ200は前記ゲートパターン130c、1301、130h、前記低電圧不純物領域1401および前記高電圧不純物領域140hの上部面に直接連結される(図14および図10参照)。
【0048】
図6Aおよび図6Bを参照すれば、前記第2プラグ200が形成された結果物上に第3導電膜を形成する。以後、前記第3導電膜をパターニングして前記第2プラグ200の上部面に連結される金属配線220を形成する。前記金属配線220が形成された結果物上に金属間絶縁膜230を形成する。
【0049】
前記第3導電膜は順次に積層された第2防止金属膜222および第2金属膜224からなることが望ましい。前記第2防止金属膜222はチタン膜Ti、チタン窒化膜TiN、タングステン窒化膜WN、タンタルTa、タンタル窒化膜TaNのうちで選択された少なくとも一つで形成し、前記第2金属膜224はタングステンW、アルミニウムAl、銅Cuのうちで選択された少なくとも一つで形成する。望ましくは、前記第2防止金属膜222は順次に積層されたチタン膜およびチタン窒化膜で形成し、前記第2金属膜224はアルミニウムで形成する。本発明の変形の実施形態によれば、前記金属配線220は前記第2防止金属膜222なしに、前記第2金属膜224のみからなることができる。
【0050】
結果的に、前記金属配線230は前記セルアレイ領域で前記ドレイン不純物領域140dに各々接続するビットラインを構成する。前記ビットラインによって連結される前記ドレイン不純物領域140dと前記共通ソースライン170によって連結される前記ソース不純物領域140sとの間には複数個の前記セル不純物領域140cが配置される。前記セル不純物領域140cの間の半導体基板上には前記セルゲートパターン130cが配置される。前記選択ゲートパターン130sは前記ソース不純物領域140sおよび前記ドレイン不純物領域140dに隣接に配置される。
【0051】
前記第3導電膜をパターニングする段階は、前記第3導電膜の上部に前記金属配線220を定義するためのマスクパターンを形成した後、これをエッチングマスクとして使用して前記第3導電膜を異方性エッチングする段階を含む。本発明の第1、第3および第5実施形態はこのようにパターニングする段階を通じて前記金属配線220を形成する段階を含む(図6A、図6B、図11および図15参照)。
【0052】
また、従来の技術で説明したように、前記金属配線220を形成するためのパターニング工程は隣接する配線の間の短絡を防止するため前記第3導電膜を過度エッチングする段階を含む。この場合、シリコンからなるコンタクトプラグ(図1の60参照)の上部の側面が過度にエッチングされて、前記コンタクトプラグは狭い断面積を有するようになる。しかし、本発明の実施形態によれば、前記金属配線220の下部には金属性物質からなる前記第2プラグ200が配置される。これに従って、前記金属配線220を形成するためのエッチング工程を過度エッチングの方法で実施しても、前記第2プラグ200は異方的にエッチングされる。その結果、従来の技術で発生するコンタクトプラグの上部の断面積の減少およびこれによる問題は予防されることができる。
【0053】
本発明の第2、第4および第6実施形態によれば、前記金属配線220はダマシン工程を通じて形成されることもできる(図7A、図7B、図12および図16参照)。前記ダマシン工程は前記第2プラグ200が形成された結果物上に鋳型膜(molding layer、230')を形成した後、前記鋳型膜230'をパターニングして前記第2プラグ200の上部面を露出させる配線溝235を形成する段階を含む。以後、前記配線溝235を満たす第3導電膜を形成した後、前記鋳型膜230の上部面が露出されるまで前記第3導電膜を平坦化エッチングする。
【0054】
このようなダマシン工程を使用する実施形態において、前記第3導電膜は上述のように順次に積層された前記第2防止金属膜222および前記第2金属膜224からなることができる。しかし、本発明によれば、前記第2金属膜224は前記第1プラグ190と直接接触しないので、前記第2防止金属膜222の厚さは(従来の技術に言及した)限界の厚さtcより薄いこともある。
【0055】
これに加えて、前記第2金属膜224と前記第1金属膜204が同一の物質である場合、前記第2防止金属膜222を形成しない実施形態も可能である。前記第2金属膜224が不純物と関連した技術的問題を誘発しない場合にも、前記第2防止金属膜222を形成しない実施形態が可能である。
【0056】
下では本発明の第1実施形態による配線構造体を具備する半導体装置に対して説明する。
【0057】
再び、図6Aおよび図6Bを参照すれば、半導体基板100の所定領域には活性領域を限定する素子分離膜110が配置される。前記半導体基板100はセルアレイ領域および周辺領域を含み、前記セルアレイ領域は少なくとも共通ソース領域I、ドレインコンタクト領域IIおよびゲートコンタクト領域IVを含み、前記周辺領域は少なくとも低電圧領域IVおよび高電圧領域Vを含む。
【0058】
前記セルアレイ領域、前記低電圧領域IVおよび前記高電圧領域Vの活性領域上には各々セルゲート絶縁膜120c、低電圧ゲート絶縁膜1201、および高電圧ゲート絶縁膜120hが形成される。前記高電圧ゲート絶縁膜120hは通常前記セルゲート絶縁膜120cおよび低電圧ゲート絶縁膜1201より厚い厚さを有する。
【0059】
また、前記セルアレイ領域、前記低電圧領域IVおよび前記高電圧領域Vには前記活性領域および前記素子分離膜110の上部を各々横切るセルゲートパターン130c、低電圧ゲートパターン1301、および高電圧ゲートパターン130hが配置される。
【0060】
前記セルゲートパターン130cは順次に積層された浮遊ゲート電極132、ゲート層間絶縁膜パターン134、制御ゲート電極からなり、前記制御ゲート電極は順次に積層された下部制御ゲート電極136および上部制御ゲート電極138からなる。前記浮遊ゲート電極132および下部制御ゲート電極136は多結晶シリコンで形成され、前記ゲート層間絶縁膜パターン134はシリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなることができる。また、前記上部制御ゲート電極138は低い抵抗を有する導電性物質(例えば、タングステンシリサイドまたはタングステン)で形成される。
【0061】
一方、前記セルアレイ領域所定の領域では前記ゲート層間絶縁膜パターン134が一部分除去されて、前記下部制御ゲート電極136と前記浮遊ゲート電極132が直接接触する選択ゲートパターン130sが形成される。前記低電圧ゲートパターン1301および前記高電圧ゲートパターン130hは前記浮遊ゲート電極、下部制御ゲート電極136および上部制御ゲート電極138で構成される。
【0062】
前記セルアレイ領域、前記低電圧領域IVおよび前記高電圧領域Vの前記活性領域に各々セル不純物領域140c、低電圧不純物領域1401、および高電圧不純物領域140hが配置される。前記セル不純物領域140cは前記選択ゲートパターン130sの間の活性領域に形成されるソース不純物領域140sおよびドレイン不純物領域140dを含む。前記不純物領域は位置によって互いに異なる構造を有することができる。
【0063】
前記不純物領域140を含む半導体基板上には層間絶縁膜が形成される。前記層間絶縁膜は順次に下部絶縁膜160および上部絶縁膜180からなる。前記下部絶縁膜160は順次に積層されたシリコン窒化膜およびシリコン酸化膜であり、前記上部絶縁膜180はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、多孔性絶縁膜のうちで選択された少なくとも一つであり得る。前記下部絶縁膜160内には前記ソース不純物領域140sを連結する共通ソースライン170が配置される。前記共通ソースライン170はタングステンWで形成することが望ましい。
【0064】
前記上部絶縁膜180上には金属配線220が配置される。前記金属配線220の一部は前記層間絶縁膜を貫通し、かつ順次に積層された第1プラグ190および第2プラグ200によって前記ドレイン不純物領域140dに連結される。前記第1プラグ190は多結晶シリコンからなることが望ましく、前記第2プラグ200は順次に積層された第1防止金属膜202および第1金属膜204からなることが望ましい。本発明の実施形態によれば、前記第1防止金属膜202はチタン膜Ti、チタン窒化膜TiN、タングステン窒化膜WN、タンタルTa、タンタル窒化膜TaNのうちで選択された少なくとも一つで形成され、前記第1金属膜204はタングステンW、アルミニウムAl、銅Cuのうちで選択された少なくとも一つで形成される。
【0065】
本発明の実施形態によれば、前記セルゲートパターン130c、低電圧ゲートパターン1301および高電圧ゲートパターン130hは前記第1プラグ190なしに、前記第2プラグ200によってのみ前記金属配線220に連結される。また、前記ドレイン不純物領域140dは順次に積層された前記第1プラグ190および前記第2プラグ200によって前記金属配線220に連結される。
【0066】
しかし、前記低電圧不純物領域1401および前記高電圧不純物領域140hは様々な方式で前記金属配線220に連結されることができる。本発明の第1および第2実施形態によれば、前記高電圧不純物領域140hは順次に積層された前記第1プラグ190および前記第2プラグによって前記金属配線220に連結され、前記低電圧不純物領域1401は前記第2プラグ200によって前記金属配線220に連結される(6A、6B、7Aおよび7B参照)。
【0067】
本発明の第3および第4実施形態によれば、前記低電圧不純物領域1401および前記高電圧不純物領域140hは全部順次に積層された前記第1プラグ190および前記第2プラグ200によって前記金属配線220に連結される(図6A、図7A、図11および図12参照)。また、本発明の第5および第6実施形態によれば、前記低電圧不純物領域1401および前記高電圧不純物領域140hは全部前記第2プラグ200によって前記金属配線220に連結される(図6A、図7A、図15および図16参照)。
【0068】
また、本発明の第1、第3および第5実施形態によれば、前記金属配線220は順次に積層された第2防止金属膜222および第2金属膜224からなることができる。前記第2防止金属膜222はチタン膜Ti、チタン窒化膜TiN、タングステン窒化膜WN、タンタルTa、タンタル窒化膜TaNのうちで選択された一つで形成し、前記第2金属膜224はタングステンW、アルミニウムAl、銅Cuのうちで選択された少なくとも一つで形成する。これら実施形態の場合、前記金属配線220は金属間絶縁膜230によって覆われる。本発明の第2、第4および第6実施形態によれば、前記金属配線220の間には鋳型膜230'が配置され、前記鋳型膜230'と前記第2金属膜224との間には前記第2防止金属膜222が延長されて配置される。これに加えて、本発明の変形の実施形態によれば、前記金属配線220は前記第2防止金属膜222なしに前記第2金属膜224のみからなることもできる。
【産業上の利用可能性】
【0069】
本発明では、金属配線の抵抗値を下げて高速の半導体装置の製造ができるので、半導体装置の製造分野において利用することができる。
【図面の簡単な説明】
【0070】
【図1】従来の技術によるビットライン形成工程で発生することができる問題を説明するための工程断面図である。
【図2A】本発明の第1実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。
【図2B】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図3A】本発明の第1実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。
【図3B】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図4A】本発明の第1実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。
【図4B】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図5A】本発明の第1実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。
【図5B】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図6A】本発明の第1実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。
【図6B】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図7A】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図7B】本発明の第2実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。
【図8】本発明の第3実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図9】本発明の第3実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図10】本発明の第3実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図11】本発明の第3実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図12】本発明の第4実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図13】本発明の第5実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図14】本発明の第5実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図15】本発明の第5実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【図16】本発明の第6実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。
【特許請求の範囲】
【請求項1】
半導体基板上に配置された層間絶縁膜と、
前記層間絶縁膜を貫通する第1コンタクト構造体と、
前記層間絶縁膜を貫通する第2コンタクト構造体と、
前記層間絶縁膜上に配置されて前記第1コンタクト構造体と前記第2コンタクト構造体に連結される金属配線とを具備し、
前記第1コンタクト構造体は順次に積層された第1プラグ及び第2プラグを含み、
前記第2コンタクト構造体は前記第2プラグを含むことを特徴とする半導体装置の配線構造体。
【請求項2】
前記層間絶縁膜と前記半導体基板との間に配置されたゲートパターンをさらに含み、
前記ゲートパターンは、前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項1に記載の半導体装置の配線構造体。
【請求項3】
前記第1プラグは多結晶シリコンからなり、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜とを含み、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなり、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜とを含み、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなることを特徴とする請求項1に記載の半導体装置の配線構造体。
【請求項4】
前記半導体基板はセルアレイ領域、低電圧領域及び高電圧領域を含み、
前記セルアレイ領域にはセル不純物領域とセルゲートパターンとを具備するセルトランジスタが配置され、
前記低電圧領域には低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタが配置され、
前記高電圧領域には高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタが配置され、
前記セル不純物領域の一部は前記第1コンタクト構造体によって前記金属配線に連結され、
前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンは前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項1に記載の半導体装置の配線構造体。
【請求項5】
前記低電圧不純物領域は前記第1コンタクト構造体によって前記金属配線に連結され、
前記高電圧不純物領域は前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。
【請求項6】
前記高電圧不純物領域は前記第1コンタクト構造体によって前記金属配線に連結され、
前記低電圧不純物領域は前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。
【請求項7】
前記低電圧不純物領域及び前記高電圧不純物領域は前記第1コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。
【請求項8】
前記低電圧不純物領域及び前記高電圧不純物領域は前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。
【請求項9】
前記セルゲートパターンは順次に積層された浮遊ゲート電極、ゲート層間絶縁膜及び制御ゲート電極を具備し、
前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成することを特徴とする請求項4に記載の半導体装置の配線構造体。
【請求項10】
セルアレイ領域、低電圧領域及び高電圧領域を含む半導体基板と、
前記セルアレイ領域に配置され、セル不純物領域とセルゲートパターンとを具備するセルトランジスタと、
前記低電圧領域に配置され、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタと、
前記高電圧領域に配置され、高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタと、
前記半導体基板上に配置された金属配線と、
前記セル不純物領域と前記金属配線とを連結する第1コンタクト構造体と、
前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンと前記金属配線を連結する第2コンタクト構造体とを具備し、
前記第1コンタクト構造体は順次に積層された第1プラグ及び第2プラグを含み、
前記第2コンタクト構造体は前記第2プラグを含むことを特徴とする半導体装置の配線構造体。
【請求項11】
前記第1プラグは多結晶シリコンからなり、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜とを含み、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなり、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜とを含み、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなることを特徴とする請求項10に記載の半導体装置の配線構造体。
【請求項12】
前記低電圧不純物領域は前記第1コンタクト構造体、または前記第2コンタクト構造体によって前記金属配線に連結され、
前記高電圧不純物領域は前記第1コンタクト構造体、または前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項10に記載の半導体装置の配線構造体。
【請求項13】
前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成することを特徴とする請求項10に記載の半導体装置の配線構造体。
【請求項14】
半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜を貫通する第1コンタクトホールを形成する段階と、
前記第1コンタクトホールの下部領域内に配置される第1プラグを形成する段階と、
前記層間絶縁膜を貫通する第2コンタクトホールを形成する段階と、
前記第1コンタクトホールの上部領域及び前記第2コンタクトホールを満たす第2プラグを形成する段階と、
前記層間絶縁膜上に、前記第2プラグに接続する金属配線を形成する段階とを含むことを特徴とする半導体装置の配線構造体形成方法。
【請求項15】
前記層間絶縁膜を形成する前に、前記半導体基板の所定領域にセル不純物領域とセルゲートパターンとを具備するセルトランジスタ及び周辺不純物領域と周辺ゲートパターンとを具備する周辺トランジスタを形成する段階をさらに含み、
前記第1コンタクトホールを形成する段階は前記セル不純物領域の一部の所定領域を露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記セルゲートパターン及び前記周辺ゲートパターンの所定領域を露出させる段階を含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。
【請求項16】
前記第1コンタクトホールを形成する段階は前記周辺不純物領域の一部の所定領域をさらに露出させる段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
【請求項17】
前記第2コンタクトホールを形成する段階は前記すべての周辺不純物領域の所定領域をさらに露出させる段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
【請求項18】
前記第2コンタクトホールを形成する段階は前記周辺不純物領域の一部の所定領域をさらに露出させる段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
【請求項19】
前記第1プラグを形成する段階は、
前記層間絶縁膜上に前記第1コンタクトホールを満たす第1導電膜を形成する段階と、
前記層間絶縁膜の上部面が露出されるまで前記第1導電膜をエッチングする段階と、
前記層間絶縁膜の上部面より低くなるように、前記エッチングされた第1導電膜を凹ませる段階とを含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。
【請求項20】
前記第2プラグを形成する段階は、
前記層間絶縁膜上に前記第1プラグが配置された前記第1コンタクトホール及び前記第2コンタクトホールを満たす第2導電膜を形成する段階と、
前記層間絶縁膜の上部面が露出されるまで前記第2導電膜をエッチングする段階とを含み、
前記第2導電膜は順次に積層された第1防止金属膜と第1金属膜からなることを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。
【請求項21】
前記第1プラグは前記第2プラグ及び前記金属配線と異なる導電性物質で形成し、
前記第1プラグは多結晶シリコンで形成して、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜で形成し、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つで形成し、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜で形成し、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つで形成することを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。
【請求項22】
前記金属配線を形成する段階は、
前記層間絶縁膜上に第3導電膜を形成する段階と、
前記金属配線が前記第1及び第2コンタクトホールの上部を横切るように前記第3導電膜をパターニングする段階とを含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。
【請求項23】
前記金属配線を形成する段階は、
前記層間絶縁膜上に鋳型膜を形成する段階と、
前記鋳型膜をパターニングして前記第2プラグの上部面を露出させる配線溝を形成する段階と、
前記鋳型膜上に前記配線溝を満たす第3導電膜を形成する段階と、
前記鋳型膜の上部面が露出されるまで前記第3導電膜をエッチングする段階とを含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。
【請求項24】
前記セルトランジスタ及び周辺トランジスタを形成する段階は、前記半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域とセルゲートパターンとを具備するセルトランジスタ、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタ及び高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタを形成する段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
【請求項25】
前記セルトランジスタを形成する段階は順次に積層された浮遊ゲート電極、ゲート層間絶縁膜及び制御ゲート電極を具備する前記セルゲートパターンを形成する段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
【請求項26】
前記第1コンタクトホールを形成する段階は前記低電圧不純物領域をさらに露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
【請求項27】
前記第1コンタクトホールを形成する段階は前記高電圧不純物領域をさらに露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記低電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
【請求項28】
前記第1コンタクトホールを形成する段階は前記低電圧不純物領域及び前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
【請求項29】
前記第2コンタクトホールを形成する段階は前記低電圧不純物領域及び前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
【請求項30】
前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成するように形成されることを特徴とする請求項24に記載の半導体装置の配線構造体。
【請求項31】
半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域とセルゲートパターンとを具備するセルトランジスタ、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタ及び高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタを形成する段階と、
前記トランジスタが形成された結果物上に、層間絶縁膜を形成する段階と、
前記層間絶縁膜をパターニングして前記セル不純物領域の一部を露出させる第1コンタクトホールを形成する段階と、
前記第1コンタクトホールの下部領域内に配置される第1プラグを形成する段階と、
前記層間絶縁膜を再びパターニングして前記セル、低電圧及び高電圧ゲートパターンの所定領域を露出させる第2コンタクトホールを形成する段階と、
前記第1コンタクトホールの上部領域及び前記第2コンタクトホールを満たす第2プラグを形成する段階と、
前記層間絶縁膜上に、前記第2プラグに接続する金属配線を形成する段階とを含むことを特徴とする半導体装置の配線構造体形成方法。
【請求項32】
前記第1コンタクトホールを形成する段階は前記低電圧不純物領域、または前記高電圧不純物領域をさらに露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記低電圧不純物領域、または前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項30に記載の半導体装置の配線構造体形成方法。
【請求項33】
前記第1プラグは前記第2プラグ及び前記金属配線と異なる導電性物質で形成し、
前記第1プラグは多結晶シリコンで形成し、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜で形成し、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つで形成し、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜で形成し、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つで形成することを特徴とする請求項30に記載の半導体装置の配線構造体形成方法。
【請求項34】
前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成するように形成されることを特徴とする請求項30に記載の半導体装置の配線構造体。
【請求項1】
半導体基板上に配置された層間絶縁膜と、
前記層間絶縁膜を貫通する第1コンタクト構造体と、
前記層間絶縁膜を貫通する第2コンタクト構造体と、
前記層間絶縁膜上に配置されて前記第1コンタクト構造体と前記第2コンタクト構造体に連結される金属配線とを具備し、
前記第1コンタクト構造体は順次に積層された第1プラグ及び第2プラグを含み、
前記第2コンタクト構造体は前記第2プラグを含むことを特徴とする半導体装置の配線構造体。
【請求項2】
前記層間絶縁膜と前記半導体基板との間に配置されたゲートパターンをさらに含み、
前記ゲートパターンは、前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項1に記載の半導体装置の配線構造体。
【請求項3】
前記第1プラグは多結晶シリコンからなり、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜とを含み、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなり、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜とを含み、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなることを特徴とする請求項1に記載の半導体装置の配線構造体。
【請求項4】
前記半導体基板はセルアレイ領域、低電圧領域及び高電圧領域を含み、
前記セルアレイ領域にはセル不純物領域とセルゲートパターンとを具備するセルトランジスタが配置され、
前記低電圧領域には低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタが配置され、
前記高電圧領域には高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタが配置され、
前記セル不純物領域の一部は前記第1コンタクト構造体によって前記金属配線に連結され、
前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンは前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項1に記載の半導体装置の配線構造体。
【請求項5】
前記低電圧不純物領域は前記第1コンタクト構造体によって前記金属配線に連結され、
前記高電圧不純物領域は前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。
【請求項6】
前記高電圧不純物領域は前記第1コンタクト構造体によって前記金属配線に連結され、
前記低電圧不純物領域は前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。
【請求項7】
前記低電圧不純物領域及び前記高電圧不純物領域は前記第1コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。
【請求項8】
前記低電圧不純物領域及び前記高電圧不純物領域は前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。
【請求項9】
前記セルゲートパターンは順次に積層された浮遊ゲート電極、ゲート層間絶縁膜及び制御ゲート電極を具備し、
前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成することを特徴とする請求項4に記載の半導体装置の配線構造体。
【請求項10】
セルアレイ領域、低電圧領域及び高電圧領域を含む半導体基板と、
前記セルアレイ領域に配置され、セル不純物領域とセルゲートパターンとを具備するセルトランジスタと、
前記低電圧領域に配置され、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタと、
前記高電圧領域に配置され、高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタと、
前記半導体基板上に配置された金属配線と、
前記セル不純物領域と前記金属配線とを連結する第1コンタクト構造体と、
前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンと前記金属配線を連結する第2コンタクト構造体とを具備し、
前記第1コンタクト構造体は順次に積層された第1プラグ及び第2プラグを含み、
前記第2コンタクト構造体は前記第2プラグを含むことを特徴とする半導体装置の配線構造体。
【請求項11】
前記第1プラグは多結晶シリコンからなり、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜とを含み、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなり、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜とを含み、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなることを特徴とする請求項10に記載の半導体装置の配線構造体。
【請求項12】
前記低電圧不純物領域は前記第1コンタクト構造体、または前記第2コンタクト構造体によって前記金属配線に連結され、
前記高電圧不純物領域は前記第1コンタクト構造体、または前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項10に記載の半導体装置の配線構造体。
【請求項13】
前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成することを特徴とする請求項10に記載の半導体装置の配線構造体。
【請求項14】
半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜を貫通する第1コンタクトホールを形成する段階と、
前記第1コンタクトホールの下部領域内に配置される第1プラグを形成する段階と、
前記層間絶縁膜を貫通する第2コンタクトホールを形成する段階と、
前記第1コンタクトホールの上部領域及び前記第2コンタクトホールを満たす第2プラグを形成する段階と、
前記層間絶縁膜上に、前記第2プラグに接続する金属配線を形成する段階とを含むことを特徴とする半導体装置の配線構造体形成方法。
【請求項15】
前記層間絶縁膜を形成する前に、前記半導体基板の所定領域にセル不純物領域とセルゲートパターンとを具備するセルトランジスタ及び周辺不純物領域と周辺ゲートパターンとを具備する周辺トランジスタを形成する段階をさらに含み、
前記第1コンタクトホールを形成する段階は前記セル不純物領域の一部の所定領域を露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記セルゲートパターン及び前記周辺ゲートパターンの所定領域を露出させる段階を含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。
【請求項16】
前記第1コンタクトホールを形成する段階は前記周辺不純物領域の一部の所定領域をさらに露出させる段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
【請求項17】
前記第2コンタクトホールを形成する段階は前記すべての周辺不純物領域の所定領域をさらに露出させる段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
【請求項18】
前記第2コンタクトホールを形成する段階は前記周辺不純物領域の一部の所定領域をさらに露出させる段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
【請求項19】
前記第1プラグを形成する段階は、
前記層間絶縁膜上に前記第1コンタクトホールを満たす第1導電膜を形成する段階と、
前記層間絶縁膜の上部面が露出されるまで前記第1導電膜をエッチングする段階と、
前記層間絶縁膜の上部面より低くなるように、前記エッチングされた第1導電膜を凹ませる段階とを含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。
【請求項20】
前記第2プラグを形成する段階は、
前記層間絶縁膜上に前記第1プラグが配置された前記第1コンタクトホール及び前記第2コンタクトホールを満たす第2導電膜を形成する段階と、
前記層間絶縁膜の上部面が露出されるまで前記第2導電膜をエッチングする段階とを含み、
前記第2導電膜は順次に積層された第1防止金属膜と第1金属膜からなることを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。
【請求項21】
前記第1プラグは前記第2プラグ及び前記金属配線と異なる導電性物質で形成し、
前記第1プラグは多結晶シリコンで形成して、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜で形成し、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つで形成し、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜で形成し、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つで形成することを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。
【請求項22】
前記金属配線を形成する段階は、
前記層間絶縁膜上に第3導電膜を形成する段階と、
前記金属配線が前記第1及び第2コンタクトホールの上部を横切るように前記第3導電膜をパターニングする段階とを含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。
【請求項23】
前記金属配線を形成する段階は、
前記層間絶縁膜上に鋳型膜を形成する段階と、
前記鋳型膜をパターニングして前記第2プラグの上部面を露出させる配線溝を形成する段階と、
前記鋳型膜上に前記配線溝を満たす第3導電膜を形成する段階と、
前記鋳型膜の上部面が露出されるまで前記第3導電膜をエッチングする段階とを含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。
【請求項24】
前記セルトランジスタ及び周辺トランジスタを形成する段階は、前記半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域とセルゲートパターンとを具備するセルトランジスタ、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタ及び高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタを形成する段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
【請求項25】
前記セルトランジスタを形成する段階は順次に積層された浮遊ゲート電極、ゲート層間絶縁膜及び制御ゲート電極を具備する前記セルゲートパターンを形成する段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
【請求項26】
前記第1コンタクトホールを形成する段階は前記低電圧不純物領域をさらに露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
【請求項27】
前記第1コンタクトホールを形成する段階は前記高電圧不純物領域をさらに露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記低電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
【請求項28】
前記第1コンタクトホールを形成する段階は前記低電圧不純物領域及び前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
【請求項29】
前記第2コンタクトホールを形成する段階は前記低電圧不純物領域及び前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
【請求項30】
前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成するように形成されることを特徴とする請求項24に記載の半導体装置の配線構造体。
【請求項31】
半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域とセルゲートパターンとを具備するセルトランジスタ、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタ及び高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタを形成する段階と、
前記トランジスタが形成された結果物上に、層間絶縁膜を形成する段階と、
前記層間絶縁膜をパターニングして前記セル不純物領域の一部を露出させる第1コンタクトホールを形成する段階と、
前記第1コンタクトホールの下部領域内に配置される第1プラグを形成する段階と、
前記層間絶縁膜を再びパターニングして前記セル、低電圧及び高電圧ゲートパターンの所定領域を露出させる第2コンタクトホールを形成する段階と、
前記第1コンタクトホールの上部領域及び前記第2コンタクトホールを満たす第2プラグを形成する段階と、
前記層間絶縁膜上に、前記第2プラグに接続する金属配線を形成する段階とを含むことを特徴とする半導体装置の配線構造体形成方法。
【請求項32】
前記第1コンタクトホールを形成する段階は前記低電圧不純物領域、または前記高電圧不純物領域をさらに露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記低電圧不純物領域、または前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項30に記載の半導体装置の配線構造体形成方法。
【請求項33】
前記第1プラグは前記第2プラグ及び前記金属配線と異なる導電性物質で形成し、
前記第1プラグは多結晶シリコンで形成し、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜で形成し、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つで形成し、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜で形成し、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つで形成することを特徴とする請求項30に記載の半導体装置の配線構造体形成方法。
【請求項34】
前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成するように形成されることを特徴とする請求項30に記載の半導体装置の配線構造体。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2006−13431(P2006−13431A)
【公開日】平成18年1月12日(2006.1.12)
【国際特許分類】
【出願番号】特願2005−71421(P2005−71421)
【出願日】平成17年3月14日(2005.3.14)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成18年1月12日(2006.1.12)
【国際特許分類】
【出願日】平成17年3月14日(2005.3.14)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si Gyeonggi−do,Republic of Korea
【Fターム(参考)】
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