記憶セルは、トレンチを画成する半導体基板、トレンチの内側を覆う底部誘電体、及び底部誘電体上の電荷格納層を有している。電荷格納層は複数の不連続な記憶要素（ＤＳＥ）を含んでいる。制御ゲート及び頂部誘電体がＤＳＥを覆っている。記憶セルはトレンチの下にソース／ドレイン領域を有している。ＤＳＥはシリコンナノ結晶であってもよく、制御ゲートはポリシリコンであってもよい。制御ゲートは半導体基板の上面の下方までリセス化され、最も上側のＤＳＥは縦方向で制御ゲートの上面に揃えられている。記憶セルは、トレンチの側壁に隣接するシリコンナノ結晶に横方向で揃えられ、且つ最も上側のシリコンナノ結晶から基板の上面まで縦方向に延在している酸化物ギャップ構造を含んでいる。ＤＳＥ群は少なくとも２つのプログラム可能な注入領域を含んでいる。
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【課題】 個々のメモリ素子の特性バラツキに起因する読み出し動作余裕の低減を抑制し、高信頼性で高性能な読み出し動作が可能な半導体記憶装置を提供する。
【解決手段】 第１メモリ機能部Ｌの電荷蓄積量によりドレインとソースの一方から他方に流れる第１ドレイン・ソース電流Ｉｄｓ１が変化し、第２メモリ機能部Ｒの電荷蓄積量によりドレインとソースの他方から一方に流れる第２ドレイン・ソース電流Ｉｄｓ２が変化するメモリトランジスタ２０と、第１ドレイン・ソース電流Ｉｄｓ１を流して得られる第１読み出し電圧と、第２ドレイン・ソース電流Ｉｄｓ２を流して得られる第２読み出し電圧を比較して、メモリトランジスタの記憶データを読み出す比較回路５５を備え、第１メモリ機能部Ｌと第２メモリ機能部Ｒの各電荷蓄積量が、第１メモリ機能部Ｌに書き込まれるデータと第２メモリ機能部Ｒに書き込まれるデータが相補な関係になるように調整されている。 （もっと読む）

【課題】 不揮発性半導体記憶装置の信頼性を向上することのできる技術を提供する。
【解決手段】 基板１の主面上に形成されたアシストゲートＡＧと、アシストゲートＡＧ上に絶縁膜１１を介して形成されたフローティングゲートＦＧと、フローティングゲートＦＧの一方の側壁側で絶縁膜１４を介すると共に、アシストゲートＡＧ上に絶縁膜１１を介して形成されたコントロールゲートＣＧとの３つのゲートを有してなる複数のメモリセルを備える。 （もっと読む）

【課題】量子ドット体として機能する微粒子の酸化がより確実に抑制された半導体装置およびその製造方法を提供する。
【解決手段】半導体装置２０は、半導体基板１と、半導体基板１上に設けられたトンネル絶縁膜３と、トンネル絶縁膜３上に間隔を空けて配置された酸化数が増加しない酸化物半導体からなる微粒子４と、トンネル絶縁膜３上に設けられ、微粒子４を埋め込むＳｉＯ₂からなる絶縁膜５と、絶縁膜５上に設けられたコントロールゲート６とを備えている。量子ドットとして機能する微粒子４が製造工程中あるいは製造後に酸化されて絶縁体となることがないので、半導体装置は歩留まり良く製造され、且つ信頼性が向上している。 （もっと読む）

【課題】ゲート電極の側壁に電荷保持部を有する半導体記憶装置で、書き込み動作の速度を向上させるために電荷保持部をゲート絶縁膜とチャネル領域との界面よりも下に配置する構造では、読み出し電流経路が長くなることを抑制し、読み出しのアクセス時間を短くする。
【解決手段】ゲート電極に垂直な方向の断面において、凸部の段差を有する半導体基板の凸部両側底面であって電荷保持部の直下である領域が、活性領域上では、全てソース／ドレインである拡散層領域の一部である構造にした。さらに、ゲート電極の左右両端部下の基板の凸部側面をオフセット領域とする構造にした。このため、書き込み動作時の電荷注入効率が高いと言う特長を有したまま、従来の構造よりも読み出し電流量を多くすることができる。 （もっと読む）

【課題】 工程数の増加を伴うことなく、ＦＡＭＯＳにおける消去を実現する。
【解決手段】 Ｐ型半導体基板１にＮ^-ウェル３を形成し、Ｎ^-ウェル３にＰ^-不純物拡散層４を形成し、Ｐ^-不純物拡散層４上に延伸されたフローティングゲート８をゲート絶縁膜７を介してＮ^-ウェル３上に形成し、この半導体記憶装置の消去動作を行う場合、Ｐ^-不純物拡散層４を負の電位に設定し、フローティングゲート８をＰ^-不純物拡散層４と容量結合させることにより、フローティングゲート８に蓄積された電子をＮ^-ウェル３側に引き抜く。 （もっと読む）

この発明は、両面ＯＮＯフラッシュメモリセル（５００）におけるビットのレベルを決定するための技術（８００）に関する。この場合、両面ＯＮＯフラッシュメモリセルのビットの各々は複数のレベル（５４０、５４２、５４４）にプログラミング可能である。この発明の１つ以上の局面は、１つのビット上の電荷のレベルが相補ビット妨害として公知である他のビットに及ぼす恐れのある影響を考慮に入れている。相互コンダクタンスとして公知の測定基準が、より高い解像度および精度をもたらすようビットレベルを決定する際に用いられる。この態様では、この発明の１つ以上の局面に従ったビットレベルの決定により、偽のまたは誤った読出が軽減される。
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本発明は、表面（２）を有する基板上に浮遊ゲート型半導体装置を製造する方法、及びそれによって製造した浮遊ゲート型半導体装置を提供する。本方法は、絶縁膜（４）、浮遊ゲート材料の第１の層（６）及び犠牲材料の層（８）を備えるスタックを基板表面に形成し、スタックを通って、基板（２）中に、少なくとも１つの分離領域（１８）を形成し、それによって浮遊ゲート材料の第１の層（６）が上表面及び側壁（２６）を有し、犠牲材料（８）を除去し、それによって分離領域（１８）及び浮遊ゲート材料の第１の層（６）の上表面によって画定される空所（２０）を残し、空所（２０）を浮遊ゲート材料の第２の層（２２）で充填し、それによって浮遊ゲート材料の第１の層（６）及び浮遊ゲート材料の第２の層（２２）が共に浮遊ゲート（２４）を形成する工程を備える。
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【課題】微細化が容易な半導体記憶装置を提供する。
【解決手段】半導体基板２１１上には、ゲート絶縁膜２１４を介して単一のゲート電極２１７を形成している。ゲート電極２１７の両側には、第１，第２のメモリ機能体２６１，２６２を形成している。半導体基板２１１のゲート電極２１７側の表面部にはＰ型のチャネル領域４７２を形成し、チャネル領域４７２の両側にＮ型の第１，第２の拡散領域２１２，２１３を形成している。チャネル領域４７２は、第１，第２のメモリ機能体２６１，２６２下に位置するオフセット領域４０１と、ゲート電極２１７下に位置するゲート電極下領域４０２とで構成されている。オフセット領域４０１にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている。 （もっと読む）

本発明は、不揮発性メモリ装置及びそのような装置の製造方法を提供する。この装置は、浮遊ゲート（１６）と、制御ゲート（１９）と、分離した消去ゲート（１０）とを備える。消去ゲート（１０）は、基板（１）内に設けられた分離領域（２）中に、又はその上に設けられる。そのため消去ゲート（１０）は、セル・サイズを増加させない。消去ゲート（１０）と浮遊ゲート（１６）との間の容量は、制御ゲート（１９）と浮遊ゲート（１６）との間の容量に比べて小さく、消去ゲート（１０）と浮遊ゲート（１６）との間の酸化物層を介してファウラー・ノルドハイム・トンネルによって浮遊ゲート（１６）の帯電が消去される。
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