【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタと第２のトランジスタと容量素子とを各々含む複数のメモリセルをマトリクス状に配置し、メモリセルの一と他のメモリセルとを接続する配線（ビット線とも呼ぶ）と、第１のトランジスタにおけるソース領域またはドレイン領域と、が、導電層および第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続した構成とした半導体装置を提供する。これにより、第１のトランジスタにおけるソース電極またはドレイン電極と、第２のトランジスタにおけるソース電極またはドレイン電極と、をそれぞれ異なる配線に接続する場合と比較して配線の数を削減することができるため、半導体装置の集積度を向上させることができる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第１のトランジスタのゲート電極と、該ゲート電極に接する第２のトランジスタのソース電極とは、エッチングの選択比がとれる材料を用いて形成される半導体装置を提供する。第１のトランジスタのゲート電極と、第２のトランジスタのソース電極とをエッチングの選択比がとれる材料を用いて形成することで、レイアウトのマージンを低減させることができるため半導体装置の集積度を向上させることができる。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】平坦な表面に第１の絶縁膜を形成し、第１の絶縁膜上に第１のマスクを形成し、第１のマスクにスリミング処理を行うことにより、第２のマスクを形成し、第２のマスクを用いて第１の絶縁膜にエッチング処理を行うことにより、第２の絶縁膜を形成し、第２の絶縁膜を覆うように第１の導電膜を形成し、第１の導電膜および第２の絶縁膜に研磨処理を行うことにより、等しい厚さの第３の絶縁膜、ソース電極およびドレイン電極を形成し、第３の絶縁膜、ソース電極およびドレイン電極上に酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上の第３の絶縁膜と重畳する領域にゲート電極を形成する半導体装置の作製方法である。 （もっと読む）

【課題】隣接メモリセルへの漏洩電流を減らすフラッシュメモリ、特にチャージトラップメモリおよびそれを形成するプロセスフローの提供。
【解決手段】セルチャンネル６２０を含む半導体線が、ＳＴＩ領域１２０上に形成される。セルチャンネルは、トンネル酸化物層６２１、トラッピング誘電体層６２３、およびブロッキング誘電体層６２８を含む活性誘電体スタックで覆われる。結果として得られるセルチャンネルを分離するトレンチ６２５は、伝導層４６０で少なくとも部分的に充填され得る。活性誘電体層および／または伝導層の部分は、セルチャンネルの下、たとえば、セルチャンネルおよびＳＴＩ領域の間の界面６９５の下に位置し得る。そのような構成は、活性誘電体スタックおよび／または半導体層がセルチャンネルの下に位置しない構成に比べて、あるセルチャンネルから隣接セルチャンネルに拡散する荷電粒子６７０に対して経路長の増大をもたらす。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】絶縁層と、絶縁層中に埋め込まれたソース電極、およびドレイン電極と、絶縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層と、酸化物半導体層を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さ（ＲＭＳ）が１ｎｍ以下であり、絶縁層表面の一部とソース電極表面との高低差、または絶縁層表面の一部とドレイン電極表面との高低差は、５ｎｍ未満の半導体装置である。 （もっと読む）

【課題】電荷蓄積層が側面に形成された柱状の半導体膜と交差するゲート電極膜が高さ方向に複数配置されるメモリストリングスの底部が所定の方向に隣接するメモリストリングスの底部と半導体層で接続された構造の不揮発性半導体記憶装置で、従来に比して抵抗を低くする。
【解決手段】柱状の半導体膜１３１Ｃの側面に電荷蓄積層１３２を介して制御ゲート電極膜１２２を有するメモリセルトランジスタＭＣが柱状の半導体膜１３１Ｃの高さ方向に複数設けられるメモリストリングスＭＳが、半導体基板１０１上に複数配置され、ワード線方向に配置されたメモリストリングスＭＳの同じ高さのメモリセルトランジスタＭＣの制御ゲート電極膜１２２間が接続された不揮発性半導体記憶装置で、ビット線方向に隣接する２本の柱状の半導体膜１３１Ｃの下部間を結ぶ連結部を備え、柱状の半導体膜１３１Ｃは、それぞれ概略単結晶状のＧｅ膜またはＳｉＧｅ膜で構成される。 （もっと読む）

【課題】信頼性の高い半導体装置を提供することを課題の一とする。また、信頼性の高い半導体装置の作製方法を提供することを課題の一とする。また、消費電力が低い半導体装置を提供することを課題の一とする。また、消費電力が低い半導体装置の作製方法を提供することを課題の一とする。また、量産性の高い半導体装置を提供することを課題の一とする。また、量産性の高い半導体装置の作製方法を提供することを課題の一とする。
【解決手段】酸素欠損を生じることなく酸化物半導体層に残留する不純物を除去し、酸化物半導体層を極めて高い純度にまで精製して使用すればよい。具体的には、酸化物半導体層に酸素を添加した後に加熱処理を施し、不純物を除去して使用すればよい。特に酸素の添加方法としては、高エネルギーの酸素をイオン注入法またはイオンドーピング法などを用いて添加する方法が好ましい。 （もっと読む）

【課題】酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタと、第１のトランジスタ上に絶縁層と、絶縁層上に第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域を含み、第２のトランジスタは、第２のチャネル形成領域を含み、第１のチャネル形成領域は、第２のチャネル形成領域と異なる半導体材料を含んで構成され、絶縁層は、二乗平均平方根粗さが１ｎｍ以下の表面を有する半導体装置。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体ＯＳを用い、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ１６２、書き込み用トランジスタ１６２と異なる半導体材料を用いた読み出し用トランジスタ１６０及び容量素子１６４を含む不揮発性のメモリセルを有する半導体装置において、メモリセルへの情報の書き込みは、書き込み用トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、読み出し用トランジスタ１６０のゲート電極とが電気的に接続されたノードＦＧに電位を供給し、ノードＦＧに所定量の電荷を保持させることで行う。書き込みを１×１０^９回行う前後において、メモリセルのメモリウィンドウ幅の変化量は２％以内である。 （もっと読む）

【課題】従来に比してメモリセルの積層数を抑えながら記憶密度を高めることができる不揮発性半導体記憶装置を提供する。
【解決手段】柱状の半導体膜１３１の側面に形成される電荷蓄積層１３３と、電荷蓄積層１３３上に形成されるゲート電極膜１３４とを備えるトランジスタを半導体膜１３１の高さ方向に複数有するメモリストリングスＭＳを有し、メモリストリングスＭＳは、第１の方向に配置されたメモリストリングスＭＳの同じ高さのトランジスタのゲート電極膜１３４間が接続されたメモリストリングス列を、第２の方向に隣接して２本並行配置したメモリストリングス群が第２の方向に所定の間隔で配置されるように、半導体基板１０１上に配置され、メモリストリングス群内で、第２の方向に隣接して２本並行配置したメモリストリングス列の間には絶縁膜１２４が形成されて電気的に離間されている。 （もっと読む）

半導体層（１２）に半導体デバイス（１０）を形成する方法が提供される。方法は、半導体層（１２）の上方に選択ゲート誘電体層（１４）を形成すること、選択ゲート誘電体層（１４）の上方に選択ゲート層（１６）を形成すること、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層（１６）の側壁を形成することを含む。方法は、選択ゲート層（１６）の側壁の少なくとも一部分に、および選択ゲート層（１６）の少なくとも一部分の下に、犠牲層（２２）を成長させること、犠牲層（２２）を除去して、選択ゲート層の側壁の少なくとも一部分の表面および選択ゲート層の下の半導体層の表面を露出させることをさらに含む。方法は、制御ゲート誘電体層（２８）、電荷蓄積層（３２）、および制御ゲート層（３４）を形成することをさらに含む。 （もっと読む）

【課題】従来に比してメモリセルの積層数を抑えながら記憶密度を高めることができる不揮発性半導体記憶装置を提供する。
【解決手段】柱状の半導体膜１３１の側面に形成される電荷蓄積層１３３、および電荷蓄積層１３３上に形成されるゲート電極膜１３４を備えるトランジスタが半導体膜１３１の高さ方向に複数設けられるメモリストリングスＭＳが、半導体基板１０１上に略垂直にマトリックス状に配置され、第１の方向に配置されたメモリストリングスＭＳの同じ高さのトランジスタのゲート電極膜１３４間が接続された不揮発性半導体記憶装置において、第１の方向に隣接するメモリストリングスＭＳの少なくとも最上層のトランジスタ形成位置における半導体膜１３１間の距離は、電荷蓄積層１３３の厚さの２倍よりも小さい。 （もっと読む）

【課題】酸化物半導体層を含むトランジスタを有する不揮発性メモリにおいて、保持された情報を容易に消去できる不揮発性メモリを提供する。
【解決手段】不揮発性メモリは、第１のトランジスタ２０及び第２のトランジスタ２１を有するメモリセルを有し、第１のトランジスタ２０は第１のチャネル、第１のゲート電極、第１のソース電極及び第１のドレイン電極を有し、第２のトランジスタ２１は酸化物半導体からなる第２のチャネル、第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、第２のソース電極及び第２のドレイン電極の一方は第１のゲート電極と電気的に接続され、メモリセルへの情報の書き込み及び消去は、第２のソース電極及び第２のドレイン電極の一方と、第１のゲート電極との間のノードの電位を高くすることにより情報が書き込まれ、第２のチャネルに紫外線を照射して、ノードの電位を低くすることにより情報が消去される。 （もっと読む）

【課題】ロジック回路を増やすことなく、第三者がメモリセルにアクセスできずかつ必要な場合にはいつでもアクセス可能なメモリセルを有する記憶装置を提供する。
【解決手段】本実施形態は、第１のメモリセルと、第２のメモリセルと、を有し、第２のメモリセルに設けられた第２のトランジスタの第２のチャネルが酸化物半導体膜からなる記憶装置であって、第２のメモリセルからのデータの読み出しは第２のトランジスタに紫外線を照射している時に行われる記憶装置によって解決する。 （もっと読む）

【課題】積層型メモリ構造を有する不揮発性半導体記憶装置において、従来に比して簡易な構造の階層選択トランジスタを有する不揮発性半導体記憶装置を提供する。
【解決手段】層間絶縁膜１０９と半導体層１０７とが交互に積層されたフィン状の積層構造に、フィン状の積層構造と交差するように電荷蓄積層１１２を介し制御ゲート電極１１８が配置されるメモリセル形成領域Ｒ１２に隣接して形成される階層選択トランジスタ形成領域Ｒ１１で、階層選択ゲート電極１１６，１１７は、フィン状の積層構造の半導体層１０７の側面を覆う数が一層ずつ減少するように階段状に、半導体層１０７の側面を電荷蓄積層１１２を介してフィン状の積層構造の上部から覆うように設けられ、各階層選択ゲート電極１１６，１１７によって覆われる半導体層１０７のうち、最下層の半導体層１０７よりも上層の半導体層１０７には所定の導電型の不純物が拡散されている。 （もっと読む）

【課題】メモリセル部と周辺回路部との段差を低減させつつ、メモリセル部を積層する。
【解決手段】メモリセル部Ｒ１には、層間絶縁膜１１と半導体層９とが交互に積層された積層構造をフィン状に半導体基板１上に配置し、周辺回路部Ｒ２には、ゲート絶縁膜３を介してゲート電極４を半導体基板１上に配置し、ゲート電極４の上面の高さは、層間絶縁膜１１と半導体層９とが交互に積層された積層構造の上面の高さと実質的に等しくなるように設定する。 （もっと読む）

【課題】従来構造のフラッシュメモリと比べてはるかに微細化可能な、フラーレンによるダイポールを利用した半導体記憶素子を提供する。
【解決手段】半導体領域を含む第１の電極１１と、第１の電極１１上に形成され、膜厚方向に設けられた孔を有する絶縁膜１２と、孔の開口部を覆って閉鎖された空間１３を形成する金属を含む第２の電極１５と、閉鎖空間１３内に配置され、電圧の印加により第１または第２の電極１１，１５のいずれかの側に移動することにより第１の電極１１と第２の電極１５との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレン１４を具備する。 （もっと読む）

【課題】 制御ゲートと浮動ゲートとの間にジグザグ容量を含み、浮動ゲートおよびチャネルに対する制御ゲートの結合を増大するフラッシュ・メモリ・デバイスを提供する。
【解決手段】 フラッシュ・メモリ・デバイスは、ウェハと、このウェハの上に配置されたゲート酸化物層と、このゲート酸化物層、ウェハ、またはそれらの組み合わせの上に配置された浮動ゲートであって、平坦な浮動ゲート部およびこの平坦な浮動ゲート部の選択された領域の上に配置された概ね矩形の浮動ゲート部を含む浮動ゲートと、浮動ゲートの上に配置された高Ｋ誘電材料と、高Ｋ誘電材料の上に配置された制御ゲートとを含み、高Ｋ誘電材料が浮動ゲートを制御ゲートに結合するジグザグ・パターンを形成する。 （もっと読む）