【課題】ＳＯＮＯＳメモリ素子の動作方法を提供する。
【解決手段】基板に離隔して形成されており、所定の導電性不純物がドーピングされた第１及び第２不純物領域（１４、１２）と、第１及び第２不純物領域間の基板上に形成されたゲート酸化膜（１６）と、ゲート酸化膜上に形成された第１トラップ層（１８）と、第１トラップ層上に形成された絶縁膜（２０）と、絶縁膜上に形成されたゲート電極（２２）と、を備えるＳＯＮＯＳメモリ素子の動作方法において、第１不純物領域（１４）及びゲート電極（２２）にそれぞれ第１電圧（Ｖ１）及びゲート電圧（Ｖ_ｇ）を印加し、第２不純物領域（１２）に０Ｖよりも小さな第２電圧（Ｖ２）を印加してＳＯＮＯＳメモリ素子にデータを記録する。 （もっと読む）

【課題】 微細化とソース拡散層の低抵抗化が可能な不揮発性半導体記憶装置を提供する。
【解決手段】 基板４に形成されたＰ型のウェル２上にＮ型のソース拡散層１０４およびＮ型のドレイン拡散層が形成された不揮発性半導体記憶装置であって、各ソース拡散層１０４をその延伸方向に沿った直線と基板４の法線とを含む平面で切った断面が凹凸形状となっており、凸部の上壁層３０６および凹部の下壁層３０７が側壁層３０８を介して連続することでソース拡散層１０４をなすとともにこの上下壁層３０６・３０７および側壁層３０８を覆うようにシリサイド２０４ａが形成され、かつ該シリサイド２０４ａを覆うように絶縁層２０５が形成され、上壁層３０６上に位置するシリサイド２０４ａと絶縁層２０５との界面および下壁層３０７上に位置するシリサイド２０４ａと絶縁膜２０５との界面の距離ｄが１０００Å以下である。 （もっと読む）

【課題】電荷保持能力の高いフローティングゲート電極を備えた不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体領域の上に設けられ窒素を含むシリコン酸化膜からなるトンネル絶縁膜４と、フローティングゲート電極５とを備えている。トンネル絶縁膜４におけるフローティングゲート電極５との界面領域には、その全面に複数の電荷捕獲サイトが分布しており、フローティングゲート電極への電子注入においては、複数の電荷捕獲サイトのうち局所領域に形成された各電荷捕獲サイトを除く電荷捕獲サイトに、電荷が捕獲されない。 （もっと読む）

【課題】 パターンの寸法精度が高い半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板５０と、半導体基板５０の主表面上のｐウエル７０に形成されたトレンチと、トレンチ内に形成され、埋込み不良箇所４１を有する分離領域４０と、その一部が分離領域４０上に形成され、埋込み不良箇所４１上に終端部を有するアシストゲート電極１２とを備える。そして、アシストゲート電極１２は、埋込み不良箇所４１に埋込まれることによって他の部分よりも厚く形成された厚肉部Ｔを有している。 （もっと読む）

良好な電荷保持のために、高い電荷ブロッキングバリアおよび深いキャリアトラッピングサイトを維持しながら、直接的なトンネルプログラミングと消去を可能にするＮＯＲ又はＮＡＮＤメモリアーキテクチャにおいて、バンドギャップ技術に基づくゲートスタックを、反転モードおよび通常モードのフローティングノードメモリセルにおける非対称トンネルバリアと一緒に、使用することを促進する不揮発性メモリデバイスおよびアレイが記載されています。低電圧で直接的なトンネリングプログラムと消去の能力は、高いエネルギーキャリアからゲートスタックおよび結晶格子に対する損害を減少させて、書込み疲労を減少させ、デバイス寿命を増進させます。低電圧で直接的なトンネルプログラムと消去の能力は、また、低電圧設計およびさらなるデバイス形状性のスケーリングを介して、サイズ縮小を可能にします。本発明のメモリセルは、また、多数ビット記憶を可能にします。これらの特性は、本発明のメモリデバイスの実施の形態が、システム内のＤＲＡＭおよびＲＯＭ双方に取って代わることができて、ユニバーサルメモリの定義内で動作することを可能にします。 （もっと読む）

不揮発性メモリ・システム（２３０）は、複数の磁気抵抗メモリ・セルを含む磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）（２３２）と、複数のフローティングゲート・メモリ・セルを含むフローティングゲート不揮発性メモリ（２３４）と、ＭＲＡＭ（２３２）及びフローティングゲート不揮発性メモリ（２３４）に結合された制御器（２３６）とを含む。制御器（２３６）は、システム・バス（２２０）に結合されるよう適合され、且つシステム・バス（２２０）から開始されたアクセスに応答して、ＭＲＡＭ（２３２）及びフローティングゲート不揮発性メモリ（２３４）のうちの選択された１つを制御する。
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非揮発性メモリシステムのメモリセルに印加する電圧条件を消去動作中に変更することによって、選択メモリセルの消去動作を、システム内の同時に消去されている他のメモリセルの消去動作と一致させる。変更された条件は、ＮＡＮＤストリング内の容量結合した電圧を補正できる。消去動作についてＮＡＮＤストリングをバイアスした後に、又、消去電圧パルスの印加を開始した後に、１又は複数の内部メモリセルのワードラインを浮遊させることができる。選択した内部ワードラインを浮遊させることで、結合しているセルのトンネル誘電領域に亘って生じたピーク消去電位が通常レベルから低下する。その結果、これらのセルの消去速度が遅速化して、これよりも遅いストリングの消去エンドメモリセルの消去速度と実質的に一致する。別個のワードラインをそれぞれ異なる時間に浮遊させて、異なるメモリセル消去動作を異なる分量で変化させることができる。
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本発明は、ビット線構造およびその製造方法に関する。この方法では、分離トレンチ（Ｔ）は、導電性レンチ充填層（５）によって、第２コンタクト部（ＫＳ）と第２コンタクト部（ＫＳ）に隣接する第１コンタクト部（ＫＤ）との少なくとも付近が充填されている。上記導電性レンチ充填層（５）は、埋め込み接触バイパス線を得るために、第２コンタクト部（ＫＳ）に隣接する第１不純物領域（Ｄ）を相互連結している。
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【課題】フラッシュＥＥＰＲＯＭに生じるセルの過消去の問題を解決する。
【解決手段】本発明の方法によりプログラミング中により低いワード線電圧Ｖ_ｐ１を使用することができる。さらに、本発明によりメモリセルアレイ１０のフラッシュプログラミングに使用した場合に比較的狭い閾値電圧分布Ｖ_ｔが得られる。またプログラムされるセルのソース１１／基板２３接合を逆バイアルすることにより圧縮ゲート電流効率が向上する。逆バイアスは、例えば、ソース１１にバイアス電圧を印加するかもしくはソース１１に直列にダイオード２７、抵抗２９もしくは他のインピーダンスを接続して行われる。逆バイアスによりフラッシュプログラミング圧縮中にプログラムされるセルもしくはアレイ全体のソース電流ＩＳが制限される。 （もっと読む）

本発明は、表面ビット線と埋め込みビット線（５、ＳＬ）とを備えたビット線構造に関するものである。この埋め込みビット線は、トレンチ（Ｔ）の上部領域に形成されており、第１接続層（１１）を介して、その第１不純物領域（Ｓ）に接続されている。トレンチ（Ｔ）の下部領域では、さらに、第２トレンチ絶縁層（４）によって埋め込みビット線（５、ＳＬ）から絶縁された第１トレンチ充填層（３）が、位置している。
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【課題】チップ面積の低減および電気特性の改善の少なくとも一方を実現できるメモリ回路構造５０を提供する。
【解決手段】トランジスタをそれぞれ含む複数のメモリセルをマトリックス状に配置する。上記マトリックスの行における、メモリセルの各トランジスタの各制御電極に各ワード線ＷＬ１、ＷＬ２を配置する。上記マトリックスの列における、メモリセルの各トランジスタの各端子電極に各ビット線ＢＬ１、Ｗ１を配置する。スイッチング素子ＴＳ１ａを、上記列毎に配置する。上記スイッチング素子ＴＳ１ａは、上記の同一の列に位置する２つの各ビット線ＢＬ１、Ｗ１同士を電気的に断接できるようになっている。上記スイッチング素子ＴＳ１ａにより、メモリ回路構造５０における、チップ面積を低減および／または電気特性を改善できる。
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【課題】マルチビット及びマルチレベル不揮発性メモリ素子、その動作方法及び製造方法を提供する。
【解決手段】フィンの両側壁にスペーサ形態にそれぞれ形成された一対のゲート電極と、ゲート電極と半導体基板との間にそれぞれ形成された一対のストレージノードと、を備える不揮発性メモリ素子である。ゲート電極は、相互に離隔されてフィンにそれぞれ形成されたソース及びドレインを共有する。チャンネル領域は、ソース及びドレイン間のフィンの両側壁の表面領域にそれぞれ形成される。 （もっと読む）

接地線抵抗とビット線容量が低いフラッシュメモリ半導体装置を提供する。 半導体装置は、複数の半導体素子を形成した半導体基板構造体上方に形成され、平坦な表面を有する第１絶縁層と、第１絶縁層の全厚さを貫通して形成された複数の柱状導電性プラグと、第１絶縁層の全厚さを貫通して形成され、延在する複数の壁状導電性プラグと、柱状導電性プラグと壁状導電性プラグとを覆って、第１絶縁層上に形成され、平坦な表面を有する第２絶縁層と、第２絶縁層の全厚さを貫通して形成され、柱状導電性プラグの少なくとも１つと接続される第１部分と、第２絶縁層の中間までの深さに形成され、壁状導電性プラグの少なくとも１つと離間しつつ交差する第２部分とをそれぞれ有するデュアルダマシン構造の複数の第１配線と、を有する。
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【課題】浮遊電極と電極間絶縁膜間、または制御電極と電極間絶縁膜の界面層に係り、特性の良好な不揮発性半導体メモリ装置を提供する。
【解決手段】 半導体基板１０の主面上にトンネル絶縁膜１１を介して選択的に形成された浮遊電極１２と、浮遊電極１２上に第一の界面層１３を介して電極間絶縁膜１４を形成し、さらにその上に第二の界面層１５を介して制御電極１６を形成し、各電極１２，１６に対応して基板の主面に形成されたソース・ドレイン領域１７とを備えた不揮発性半導体メモリ装置であって、浮遊電極１２とも電極間絶縁膜１４ともことなる第一の材料からなる第一の界面層１３と、制御電極１６とも電極間絶縁膜１４とも異なる第二の材料からなる第二の界面層１５の少なくとも一方を有すること特徴とする構造を備える。 （もっと読む）

【課題】 低消費電流でかつ小チップレイアウト面積の不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性メモリセル（ＭＣ；ＭＣ０，ＭＣ１）において、メモリセルトランジスタ（ＭＴ）と直列に選択トランジスタ（ＳＴ）を接続する。この選択トランジスタは、２層ゲート構造とし、各ゲート（Ｇ１，Ｇ２）の電圧を個々に駆動する。これらの選択トランジスタの積層ゲート電極層間の容量結合を用いて、選択トランジスタのゲート電位を所定の電圧レベルに設定する。選択トランジスタゲート電圧発生部の発生電圧レベルの絶対値を小さくすることができ、消費電流を低減でき、また電圧発生部のレイアウト面積を低減することができる。 （もっと読む）

【課題】電源電圧の急激な変化（電源ノイズ）による誤動作を防止できる検知回路を提供すること。
【解決手段】固定電位点と、パワーオン時、固定電位点からの電位差が変化していく可変電位点との電位差が所定の電位差となったことを検知する、半導体基板に形成される検知回路であって、可変電位点の電位にバイアスされる第１の半導体領域に形成され、可変電位点に接続される第１の抵抗体（ｒ３）と、固定電位点の電位にバイアスされる第２の半導体領域に形成され、可変電位点に接続されない第２の抵抗体（ｒ１）とを具備する。 （もっと読む）

【課題】 電極層の電気的特性の悪化を抑制できるようにする。
【解決手段】 ゲート電極分離領域ＧＶに形成された第１の多結晶シリコン層５を除去する工程の前に、ゲート電極形成領域ＧＣに形成されたシリコン窒化膜１０、ＷＳｉ膜９、第３の多結晶シリコン層８、ＯＮＯ膜７、第２の多結晶シリコン層６の側壁を保護するための保護膜１４を形成しているため、これらの各層６〜１０を保護することができ第１の多結晶シリコン層５をエッチング処理するときの各層６〜１０の機能低下を抑制できる。 （もっと読む）

【課題】工程が簡単で、再現性が高く、リフラッシュが可能なフラッシュ素子をＳＯＩ基板を用いて製作する方法を提供し、フラッシュ素子の大きさを小型に製作するために、ＳＯＩ基板を用いて製作する方法を提供する。
【解決手段】本発明に係わるＳＯＩ基板上に形成されたフラッシュブロックでバックバイアスを用いてフラッシュブロックを消去できるフラッシュメモリ素子の製作方法は、ＳＯＩ基板上にフラッシュブロックが形成されるステップ及びＳＯＩ基板の下面にボディー電極が形成されるステップとを含む。 （もっと読む）

【課題】メモリセルの微細化に伴うオフリークを低減させることのできる半導体記憶装置およびその製造方法の提供。
【解決手段】トレンチ部１ａを有する基板１と、トレンチ部１ａに隣接する基板１上に絶縁膜２を介して配設されたセレクトゲート３と、セレクトゲート３下の基板１表面に設けられた第１のウェル１ｂと、トレンチ部１ａの底部ないし側壁部表面に絶縁膜８ａを介して配設されたフローティングゲート６と、フローティングゲート６下のトレンチ部１ａ底部表面に設けられた第２のウェル１ｃと、トレンチ部１ａ底部表面に設けられた第１の拡散領域７ａと、フローティングゲート６の上に絶縁膜８を介して配設されたコントロールゲート１１と、で一つの単位セルを構成し、セレクトゲート３に対してトレンチ部１ａの側壁面ないし底面近傍をチャネルとし、第１のウェル１ｂの不純物濃度は、第２のウェル１ｃの不純物濃度以下である。 （もっと読む）

【課題】電荷をトラップするメモリセルを用いた不揮発性メモリであって、反転ビット線に基づくメモリデバイスの実用的な形態および動作方法を提供する。
【解決手段】電界によって引き起こされる反転層を用いて、ソースおよびドレインへの注入の代わりとする、電荷をトラップするメモリデバイス。メモリセルは２ビットを記憶するようになっており、ひとつのビットは電荷トラップ構造体の左側、もうひとつは右側にある。負のゲート電圧のファウラー−ノルトハイム（ＦＮ）トンネル効果を用いて、正の閾値電圧の消去状態が引き起こされ、これによって、正の電圧において電荷平衡状態が確立される。低電流ソース側ホット電子注入プログラム法が用いられる。 （もっと読む）