【課題】メモリ半導体装置、その製造方法及び動作方法を提供する。
【解決手段】メモリ半導体装置は、基板の上部面に垂直長軸を有し、２次元的に配列される複数の半導体パターン、及び複数の半導体パターンを横切る長軸を有しながら、複数の半導体パターン間で３次元的に配列される複数のワードラインを包含できる。 （もっと読む）

【課題】素子分離層の幅を狭くしつつ、素子分離層の底部を介した電流のリークを抑制する。
【解決手段】基板１１１と、ゲート絶縁膜１２１と、第１のゲート電極層１２２と、トランジスタ間の第１のゲート電極層１２２及びゲート絶縁膜１２１を貫通し、基板１１１とゲート絶縁膜１２１との界面Ｓ₁よりも深い位置に底面を有する素子分離溝Ｔと、素子分離溝Ｔに埋め込まれた素子分離層１３１と、ゲート間絶縁膜１２３と、選択トランジスタ１０２を構成するゲート間絶縁膜１２３を貫通する第１の穴Ｈ₁と、周辺トランジスタ１０３を構成するゲート間絶縁膜１２３を貫通する第２の穴Ｈ₂と、素子分離層１３１上のゲート間絶縁膜１２３を貫通し、素子分離層１３１とゲート間絶縁膜１２３との界面Ｓ₂よりも深い位置に底面を有する第３の穴Ｈ₃と、第１から第３の穴Ｈ₃に埋め込まれた部分を有する第２のゲート電極層１２４とを備える。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】高カップリング比を維持しつつ、浮遊ゲートの頂部のリーク電流を低減する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】トランジスタＴＲは、半導体層１０に設けられた、ソース領域１０ｓと、ドレイン領域１０ｄと、ソース領域１０ｓとドレイン領域１０ｄとの間のチャネル領域１０ｃと、チャネル領域１０ｃの上に設けられたゲート絶縁膜３０と、ゲート絶縁膜３０の上に設けられ、側部４０ｂと頂部４０ａとを有する電荷保持層（浮遊ゲート４０）と、側部４０ｂ及び頂部４０ａを覆う電極間絶縁膜５０と、電極間絶縁膜５０の上に設けられた制御ゲート６０と、を有する。制御ゲート６０は、側部４０ｂに対向する側部導電層６０ｂと、頂部４０ａに対向し、仕事関数が、電荷保持層よりも高く、側部導電層６０ｂよりも高い頂部導電層６０ａと、を有する。 （もっと読む）

【課題】集積度の増加と共にプログラムディスターバンス問題を効果的に減らすことができる３次元メモリー装置、及びそのプログラム方法が提供される。
【解決手段】本発明の３次元メモリー装置は、複数のワードライン平面が積層されたメモリーセルアレイ、選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路、そして前記書込み読出し回路のプログラム動作を制御する制御回路を含むことができる。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】コントロールゲートとフローティングゲートとの間の電極間絶縁膜に発生するリーク電流を低減させ、メモリセルの微細化に伴うリーク耐性の劣化を抑制する半導体不揮発性記憶装置を提供する。
【解決手段】半導体基板１上に複数の不揮発性メモリセルを集積した不揮発性半導体記憶装置であって、メモリセルは、半導体基板１上に形成されたトンネル絶縁膜２ａと、トンネル絶縁膜２ａ上に形成されたフローティングゲート電極３ａと、フローティングゲート電極３ａの上面に形成された第１の電極間絶縁膜４ａと、フローティングゲート電極３ａの側面及び第１の電極間絶縁膜４ａを覆うように形成された第２の電極間絶縁膜５ａと、電極間絶縁膜５ａ上に形成されたコントロール電極６ａとを備えている。 （もっと読む）

【課題】信頼性の高いドレインコンタクトを有する半導体装置の製造方法を提供する。
【解決手段】第１ドレインコンタクト１４を形成する工程と、第１ドレインコンタクト１４に接続された第２ドレインコンタクト１５を形成する工程と、第２ドレインコンタクト１５に接続された配線１６を形成する工程と、配線１６をマスクとして自己整合的に、少なくとも第２ドレインコンタクト１５の近傍の第２層間絶縁膜３３に、第１層間絶縁膜１３と第２層間絶縁膜３３との界面３４より深い位置まで不純物イオンを注入し、界面３４に残置されている異物３２をアモルファス化する工程と、不純物イオンが注入された第１および第２層間絶縁膜１３、３３をエッチングして異物３２を露出させ、異物３２を除去する工程と、第１絶縁膜１３上に配線１６を覆うように第３層間絶縁膜３６を形成する工程と、を具備する。 （もっと読む）

【課題】リーク電流が確実に抑制される、メモリセルを内蔵したマイコン等のロジック製品に係る半導体装置と、その製造方法を提供する。
【解決手段】ロジック領域ＲＬにロジック部のトランジスタＴ１のゲート電極１３ｂを形成する。ゲート電極１３ｂの側壁をドライ酸化により酸化して、ゲート電極１３ｂと半導体基板１との間に第１ゲートバーズビーク１７を形成する。次に、メモリセル領域ＲＭの表面上にフラッシュのメモリセルのトランジスタＴ２のフローティングゲート電極７ａ等を形成する。フローティングゲート電極７ａの側壁をＩＳＳＧ酸化により酸化して、フローティングゲート電極７ａと半導体基板１との間に第２ゲートバーズビークを形成する。 （もっと読む）

【課題】デポジッション膜を形成することなく、ゲートとコンタクトのショートを抑制する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１のコントロールゲート１４を、フローティングゲート１３側に位置する第１側面と、第１側面の反対に位置する第２側面と、コントロールゲート１４の第１側面側の上部に形成されたシリサイド領域２２と、コントロールゲート１４の第２側面側の上部に形成された突出部８とを含むように構成する。そのサイドウォール絶縁膜２１は、シリサイド領域２２を覆うことなく突出部８の少なくとも一部を被覆する第１部分と、第１部分から連続的に設けられ、第２側面に接触して第２側面を被覆する第２部分とを含むものとする。 （もっと読む）

【課題】第１導電型の半導体層とトンネルウィンドウが対向する第２導電型の不純物拡散領域との高い接合耐圧を得ることができる、半導体装置を提供する。
【解決手段】各メモリセルにおいて、半導体基板２の表層部には、Ｎ型の第１不純物拡散領域３が形成されている。また、半導体基板２の表層部には、第１不純物拡散領域３に対して所定方向の一方側に、第１不純物拡散領域３と間隔を空けて、Ｎ型の第２不純物拡散領域４が形成されている。半導体基板２上には、第１絶縁膜６が形成されている。第１絶縁膜６には、第１厚膜部８が形成されており、第２不純物拡散領域４の全周縁は、第１厚膜部８の直下に位置している。 （もっと読む）

【課題】浮遊ゲート電極膜と制御ゲート電極膜との間に設ける電極間絶縁膜の絶縁特性をより一層改善することができる半導体装置およびその製造方法を提供する。
【解決手段】素子分離絶縁膜４の上面、浮遊ゲート電極膜６の側面及び浮遊ゲート電極膜６の上面に、シリコン窒化膜と同等以上の誘電率を有する高誘電率膜を含む複数層構造で構成された電極間絶縁膜７を形成し、この電極間絶縁膜７上に制御ゲート電極膜９を形成した半導体装置であって、浮遊ゲート電極膜６の上面と電極間絶縁膜７との間にシリコン酸化膜８を形成し、浮遊ゲート電極膜６の側面に電極間絶縁膜７の高誘電率膜を直接接触させるように構成した。 （もっと読む）

【課題】歩留まりと信頼性を高めるフラッシュメモリセルを備えた半導体装置とその製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板１に素子分離絶縁膜６を形成する工程と、シリコン基板１の表面にトンネル絶縁膜を形成する工程と、素子分離絶縁膜６とトンネル絶縁膜の上に第１導電膜を形成する工程と、第１導電膜をパターニングして導電パターン１３ａにする工程と、導電パターン１３ａの表層部分をスパッタエッチングする工程と、導電パターン１３ａと素子分離絶縁膜６の上に中間絶縁膜１６を形成する工程と、中間絶縁膜１６の上に第２導電膜１７を形成する工程と、導電パターン１３ａ、中間絶縁膜１６、及び第２導電膜１７をパターニングすることによりフラッシュメモリセルFLを形成する工程とを有する。 （もっと読む）

【課題】ビット線コンタクト内の電気抵抗、およびビット線コンタクトとソース・ドレイン領域の接続部分の電気抵抗の小さい半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置１００は、素子分離領域３により区画された活性領域２を有する半導体基板１と、活性領域２上に形成され、直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタと、活性領域２上に形成され、複数のメモリセルトランジスタの両端に接続された選択トランジスタと、活性領域２中の選択トランジスタに属するソース・ドレイン領域５に接続された、下部のチャネル幅方向の垂直断面の形状が裾引き形状であるビット線コンタクト８と、を有する。 （もっと読む）

【課題】不揮発性メモリセルの電荷保持特性の劣化の抑制を図れる半導体装置を提供する。
【解決手段】不揮発性メモリセルは、トンネル絶縁膜2と、電荷蓄積層3と、絶縁層４（４₁，４₂）と、制御電極５と、ソース／ドレイン領域６とを含み、素子分離絶縁膜７とを備し、チャネル幅方向において、絶縁層４は、電荷蓄積層３の上面に接した第１の絶縁層４₁と、電荷蓄積層３の端部に接した第２の絶縁層４₂とを含み、かつ、第２の絶縁層４₂の外側にある素子分離絶縁膜７の上面は、トンネル絶縁膜２と電荷蓄積層３との界面よりも上にある。 （もっと読む）

【課題】ＭＯＮＯＳ型半導体記憶装置の電荷蓄積用のトラップ膜及びビット線拡散層を有する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１に形成され、それぞれ行方向に延伸する複数のビット線拡散層１０４と、半導体基板１０１上における互いに隣接する各ビット線拡散層１０４同士の間に形成され、それぞれが電荷トラップ膜１０２ｂを含む複数のＯＮＯ膜１０２と、複数のビット線拡散層１０４の上にそれぞれ形成された複数のビット線絶縁膜１０５と、半導体基板１０１の上にそれぞれ複数のＯＮＯ膜１０２及び複数のビット線絶縁膜１０５を覆うように形成され、各ビット線拡散層１０４と交差して列方向に延伸する複数のワード線１０６とを有している。ビット線絶縁膜１０５の膜厚はＯＮＯ膜１０２の膜厚よりも小さく、且つビット線絶縁膜１０５の上面はＯＮＯ膜１０２の上面と平行である。 （もっと読む）

【課題】コントロールゲート電極とメモリゲート電極間に発生する電界強度を緩和してリーク電流を低減できる、コントロールゲート電極とメモリゲート電極が近接するスプリットゲート型不揮発性メモリを提供する。
【解決手段】半導体基板１Ｓ上にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極ＣＧが形成されている。そして、コントロールゲート電極ＣＧの右側の側壁には、積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。このとき、コントロールゲート電極ＣＧの上端部にバーズビークＢＶが形成されている。この結果、コントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部が、バーズビークＢＶ分だけ離れるので電界強度の緩和を図ることができ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減できる。 （もっと読む）

【課題】高価な露光装置や高価なマスクを用いることなく、配線等のピッチを狭くすることができる半導体装置を提供する。
【解決手段】第１の導電パターン４２と、第１の導電パターンに隣接して形成された第２の導電パターン４２と、第１の導電パターンの所定領域下に形成された第１の導体プラグと、第１の導電パターンの所定領域上に形成された第２の導体プラグ６２_ｎと、第２の導電パターンのうちの、第１の導電パターンの所定領域に隣接する所定領域下に形成された第３の導体プラグと、第２の導電パターンの所定領域上に形成された第４の導体プラグ６２_ｎ＋１と、第１の導電パターン４２の上方に形成され、第２の導体プラグに接続された第３の導電パターン６２と、第２の導電パターンの上方に形成され、第４の導体プラグに接続された第４の導電パターン６４とを有し、第４の導体プラグは、第２の導体プラグに対して、ずれた位置に配されている。 （もっと読む）

【課題】電荷トラップ型の不揮発性半導体メモリのデータ読み出し速度を向上させること。
【解決手段】本発明に係る不揮発性半導体メモリは、半導体基板１００中のチャネル領域上に第１ゲート絶縁膜１１０を介して形成された第１ゲート電極ＷＧと、チャネル領域上に第２ゲート絶縁膜１２０を介して形成された第２ゲート電極ＣＧと、第１ゲート電極ＷＧの上面に形成された第１シリサイド膜１５１と、第２ゲート電極ＣＧの上面に形成された第２シリサイド膜１５２と、を備える。第１ゲート電極ＷＧと第２ゲート電極ＣＧは共にサイドウォール形状を有する。第１ゲート電極ＷＧと第２ゲート電極ＣＧは、チャネル領域上で絶縁膜を挟んで並んで配置されており、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜１２０のいずれか一方は、電荷をトラップする電荷トラップ膜である。 （もっと読む）

【課題】絶縁膜界面の汚染を防止し、半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板２の第１表面領域Ｃ１上にゲート絶縁膜４を介してフローティングゲート５を形成する工程と；第１表面領域Ｃ１に隣接する第２表面領域Ｃ２及びフローティングゲート５の端部を覆うようにトンネル絶縁膜８ａを形成する工程と；トンネル絶縁膜８ａを覆い、第２表面領域Ｃ２の上方が厚く、フローティングゲート５の上方が薄くなるように第１酸化膜３３を形成する工程と；第１酸化膜３３とフローティングゲート５上のトンネル絶縁膜８ａの表面とをエッチバックする工程と；第２表面領域Ｃ２上の第トンネル絶縁膜８ａ上にコントロールゲート９を形成する工程とを具備する。 （もっと読む）