【課題】スタンバイモードにおける集積回路のリーケージ電流を制限する小型かつ容易に集積できる電流制限回路を実現する。
【解決手段】電流制限回路７０はスタンバイモードで動作する間に携帯用無線装置１０のメモリ回路２４のリーケージ電流を制御する。第１の半導体ウエル６４が第２の半導体ウエル６６に配置されたメモリ回路２４を隔離する。スタンバイモードにおいて、電流制限回路は非導通モードに切り替えられ第２の半導体ウエル６４と第１の半導体ウエル６６で形成されるダイオードおよび基板６２と第２の半導体ウエル６４で形成されるダイオードのリーケージ電流を制限する。 （もっと読む）

【課題】ゲート電極に金属を用いた場合におけるメモリセルトランジスタ特性の劣化を防止する。
【解決手段】半導体基板上に形成された複数のメモリセルトランジスタを有する不揮発性半導体記憶装置であって、メモリセルトランジスタは、基板１１上に順に形成されたトンネル絶縁膜１２，電荷蓄積層１３，ブロック絶縁膜１５，及びゲート電極１６を有し、ゲート電極１６は、ブロック絶縁膜１５に接する第１ゲート電極層１６−１と、第１ゲート電極層１６−１上に設けられた第１ゲート電極層１６−１とは異なる材料からなる第２ゲート電極層１６−２との、少なくとも２層が積層された構造であり、第１ゲート電極層１６−１の上面及び下面のゲート長方向の長さは、第２ゲート電極層１６−２の下面のゲート長方向の長さよりも長い。 （もっと読む）

プログラミング技法は、プログラム外乱を回避するために阻止されたチャネルのクランプブースト電位を上昇させる選択ビットラインパターンを使用してプログラミングすることによって、不揮発性記憶素子のセットでのプログラム外乱を削減する。１つの態様では、隣接するビットラインの交互のペアを第１のセット及び第２のセットにグループ化する。二重プログラミングパルスが、選択されたワードラインに印加される。ビットラインの第１のセットは、第１のパルスの間にプログラミングされ、ビットラインの第２のセットは、第２のパルスの間にプログラミングされる。次に、全てのビットラインに検証動作が実行される。ある特定のビットラインが阻止されると、その隣接ビットラインの少なくとも１つも阻止され、その特定のビットラインのチャネルが十分にブーストされる。別の態様は、２ビットラインおきに別々にプログラミングする。修正されたレイアウトによって、ビットラインの隣接するペアは、奇数−偶数検出回路を使用して検出できる。
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【課題】ジャンクションリーク電流を抑制できるようにする。
【解決手段】シリコン窒化膜１６が、共通ソース線コンタクトＣＳＬ周辺においてソース領域２ｂの上方に位置して形成されると共に、ビット線コンタクトＣＢａ、ＣＢｂ周辺においてドレイン領域２ａの上方に位置して形成されている。共通ソース線コンタクトＣＳＬ周辺のシリコン窒化膜１６ｂは、その形成高さＨ１がビット線コンタクトＣＢａ、ＣＢｂ周辺のシリコン窒化膜１６ａの形成高さＨ２よりも高い位置に構成されており、異方性エッチング時のストッパ部として機能する。このため、半導体基板２の表面に対する異方性エッチング時のトレンチおよびホールの深さをソース領域２ｂ側およびドレイン領域２ａ側でほぼ同一に調整することができる。 （もっと読む）

【課題】素子分離絶縁膜としてＳＯＧ膜を用いる場合に、熱処理でクラックが発生するのを防止できる構成を提供する。
【解決手段】シリコン基板１にゲート絶縁膜４、多結晶シリコン膜５、加工用絶縁膜を形成し、その後トレンチ１ａを形成する。トレンチ１ａ内にシリコン酸化膜８を形成し、ポリシラザンからなる塗布膜を多結晶シリコン膜５の中間高さまで充填する。クラック防止用のシリコン窒化膜９を形成したのち、さらに塗布膜を形成する。熱処理を行うと塗布膜はシリコン酸化膜２、１０に転換するが、このとき熱収縮応力により上層のシリコン酸化膜１０にクラックが発生することがあるが、シリコン窒化膜９で阻止できる。 （もっと読む）

【課題】高電界領域及び低電界領域のリーク電流特性の双方を改善する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１内に互いに離間して設けられたソース領域１１０Ｓ及びドレイン領域１１０Ｄと、ソース領域１１０Ｓ及びドレイン領域１１０Ｄ間のチャネル領域上に設けられた第１の絶縁膜１０２と、第１の絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられ、かつ第１のランタンアルミシリケート膜と、第１のシリコン酸化膜若しくは第１のシリコン酸窒化膜とが積層された積層構造を含む第２の絶縁膜１０４と、第２の絶縁膜１０４上に設けられた制御ゲート電極１０５とを含む。 （もっと読む）

【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングは、基板Ｂａに対して垂直方向に延びる一対の柱状部、及び一対の柱状部の下端を連結させるように形成された連結部を有するＵ字状半導体層３５と、柱状部の側面を取り囲むように形成されたメモリゲート絶縁層３４と、柱状部の側面及びメモリゲート絶縁層３４を取り囲むように形成され、メモリトランジスタの制御電極として機能するワード線導電層３１ａ〜３１ｅとを備える。ソース側選択トランジスタは、柱状部の上面から上方に延びるソース側柱状半導体層４４ａと、その側面を取り囲むように空隙Ａｇ２を介して形成され、ソース側選択トランジスタの制御電極として機能すソース側導電層４１ａとを備える。 （もっと読む）

【課題】微細化を行っても、書き込み/消去特性、繰り返し特性、およびリテンション特性に優れたＭＯＮＯＳ型メモリセルを提供する。
【解決手段】不揮発性半導体記憶装置のメモリセルは、ＭＯＮＯＳ型の構造をしており、電荷蓄積層が複数の絶縁物層から構成される。それらの絶縁膜の隣接する層間の伝導帯端エネルギーと価電子帯端エネルギーの関係は、トンネル絶縁膜からブロック絶縁膜に向かって、次第に大きくなるか、または、次第に小さくなるかのいずれかである。さらに、ブロック絶縁膜の比誘電率をε_rとすれば、電荷蓄積層とブロック絶縁膜の間のエネルギー障壁は、電子に対して4.5ε_r^-2/3(eV)以上、3.8eV以下、正孔に対して4.0ε_r^-2/3(eV)以上、3.8eV以下である。 （もっと読む）

【課題】スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現する。
【解決手段】メモリ用ｎＭＩＳのメモリゲート電極ＭＧの高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さよりも２０〜１００ｎｍ高く形成することにより、メモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさとする。また、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さ以下とすることにより、ゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を小さくして、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐ。 （もっと読む）

【課題】ＳＴＩ構造の素子分離を行う場合にソース／ドレイン領域の形成時点で半導体基板に対する転位の発生を抑制できるようにする。
【解決手段】素子分離絶縁膜３を活性領域２との間の接触領域においてシリコン基板１の表面の高さよりも深く且つソース／ドレイン領域１ｂのピーク濃度となる高濃度不純物拡散領域１ｂの形成深さｄ４（もしくはＰＮ接合部）よりも浅い高さに位置し、当該領域よりも外方領域に遠ざかるに連れて深さｄ４よりも深い深さｄ２に位置するように形成する。 （もっと読む）

【課題】ＥＯＴを薄くしても低電界におけるリーク電流を抑制することができるとともに高電界におけるホールのリーク電流を高くすることができるトンネル絶縁膜を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１と、前記半導体基板に離間して形成されたソース領域２ａおよびドレイン領域２ｂと、ソース領域とドレイン領域との間の半導体基板上に形成された第１の絶縁膜３であって、第１の絶縁層と、第１の絶縁層上に形成され第１の絶縁層より誘電率が高く、母材と異なる元素が添加されることにより形成される、ホールの捕獲および放出をする第１のサイトを有している第２の絶縁層とを備える第１の絶縁膜３と、第１の絶縁膜上に形成された電荷蓄積膜４と、電荷蓄積膜上に形成された第２の絶縁膜と、第２の絶縁膜上に形成された制御ゲート電極６と、を有する記憶素子を備えている。 （もっと読む）

【課題】強誘電体膜及びゲート電極間のリーク電流値を低減させると共に耐絶縁性を向上させる。
【解決手段】Ｓｉ基板１と、Ｓｉ基板１上に少なくともＨｆＳｉＯＮ膜２、強誘電体膜３ＨｆＳｉＯＮ膜４及びＣ_６０膜６が、この順で積層されたゲート構造を有しており、強誘電体膜３の、ＨｆＳｉＯＮ膜４と接する側の表面におけるＲａ値とＲｍｓ値との和の第１絶対値が、ＨｆＳｉＯＮ膜４の膜厚以下であり、かつ、ＨｆＳｉＯＮ膜４の、Ｃ_６０膜６と接している側の表面におけるＲａ値とＲｍｓ値との和の第２絶対値が３．０ｎｍ以下である。 （もっと読む）

【課題】埋め込み配線層から半導体基板へのリーク電流を低減する。
【解決手段】半導体記憶装置は、半導体基板１１に設けられた複数のメモリセルＭＴと、複数のメモリセルＭＴの電流経路の一端に直列に接続された複数の選択トランジスタＳＴ２とを有する第１及び第２のブロックと、埋め込み配線層３２と、上層配線層ＳＬとを含む。第１及び第２のブロックは、互いの選択トランジスタＳＴ２が向き合うように第１の方向に隣接し、互いの選択トランジスタＳＴ２は、拡散領域１８−２を共有する。埋め込み配線層３２は、第１及び第２のブロック間かつ拡散領域１８−２上に設けられ、かつ第１の方向に直交する第２の方向に延在する。上層配線層ＳＬは、埋め込み配線層３２の上部と接しかつ埋め込み配線層３２外へと延在する配線部分３４Ｃと、第２の方向に延在しかつ埋め込み配線層３２上の外において配線部分３４Ｃに接続された配線部分と３４Ａとを有する。 （もっと読む）

【課題】最適化されたトンネル絶縁膜を有する半導体装置を提供する。
【解決手段】半導体領域１０１と、半導体領域の表面に形成されたトンネル絶縁膜１０３と、トンネル絶縁膜の表面に形成され、シリコン及び窒素を含有する電荷蓄積絶縁膜１０４と、電荷蓄積絶縁膜の表面に形成されたブロック絶縁膜１０５と、ブロック絶縁膜の表面に形成された制御ゲート電極１０６と、を備え、トンネル絶縁膜は、半導体領域の表面に形成され、シリコン及び酸素を含有する第１の絶縁膜１０３ａと、第１の絶縁膜の表面に形成された第２の絶縁膜１０３ｂと、第２の絶縁膜の表面に形成され、シリコン及び酸素を含有する第３の絶縁膜１０３ｃと、を有し、第２の絶縁膜中の電荷トラップ準位密度は、電荷蓄積絶縁膜中の電荷トラップ準位密度よりも低い。 （もっと読む）

【課題】 ＭＯＮＯＳ構造のブロック絶縁膜として金属酸化膜を用いて不揮発性半導体記憶装置を製造することができ、且つ金属酸化物の物性値に相応した絶縁特性を得ることにより、電荷保持特性及び書込み／消去特性の向上をはかる。
【解決手段】 半導体基板１０１上に、トンネル絶縁膜１０５，電荷蓄積層１０６，金属酸化物を含有するブロック絶縁膜１０７，及び制御ゲート電極１０８を積層して構成されるＭＯＮＯＳ型の不揮発性半導体記憶装置の製造方法であって、半導体基板１０１上に、トンネル絶縁膜１０５，電荷蓄積層１０６，及びブロック絶縁膜１０７を積層形成した後、酸化性ガスを含む雰囲気下で熱処理を施し、次いでブロック絶縁膜１０７上に制御ゲート電極１０８を形成する。 （もっと読む）

【課題】 １層ポリシリコンプロセスで形成可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】 メモリセルが、ｐ型半導体基板１の表面に形成した第１及び第２拡散領域２，３、第１及び第２拡散領域間の第１チャンネル領域４上にゲート絶縁膜５を介して分離して形成した第１及び第２ゲート電極６，７を備える第１メモリセルユニットＵ１と、ｎ型ウェル８の表面に形成した第３及び第４拡散領域９，１０、第３及び第４拡散領域間の第２チャンネル領域１１上にゲート絶縁膜５を介して形成した第３ゲート電極１２を備える第２メモリセルユニットＵ２と、第２チャンネル領域と電気的に接続する制御端子ＣＧを備え、第１〜第３ゲート電極が同一の電極材料層により形成され、第２及び第３ゲート電極が電気的に接続されて制御端子ＣＧと容量結合するフローティングゲートＦＧが形成されている。 （もっと読む）

【課題】メモリーセルの電気的特性の向上が図られた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１を、半導体基板２上に第１の絶縁膜６を介して積層して設けた電荷蓄積層７、第２の絶縁膜１３、第３の絶縁膜１４、第４の絶縁膜１５、第５の絶縁膜１６、第６の絶縁膜１７、および制御ゲート電極９を用いて構成する。第２の絶縁膜１３はシリコンおよび酸素を含む材料からなる。第４の絶縁膜１５は第３の絶縁膜１４よりも電荷トラップ密度が高く、かつ、第２の絶縁膜１３よりも比誘電率が高い材料からなる。第５の絶縁膜１６は第４の絶縁膜１５よりも電荷トラップ密度が低い材料からなる。第６の絶縁膜１７は第４の絶縁膜１５よりも比誘電率が低く、かつ、シリコンおよび酸素を含む材料からなる。 （もっと読む）

【課題】ゲート間絶縁膜に対する電界集中を緩和できるようにする。
【解決手段】メモリセル領域Ｍ内において、浮遊ゲート電極を構成する多結晶シリコン層の直脇の半導体基板２の表層に不純物が導入されておりソース／ドレイン領域としての拡散層２ａが形成されているものの、ダミー領域ＲＤ１およびＲＤ２の境界領域において、ダミー積層ゲート電極を構成する多結晶シリコン層の直脇に位置する半導体基板２の表層にはＮ型の不純物イオンが導入されていない（領域２ｂ）。 （もっと読む）

【課題】工程数を削減した不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】浮遊ゲート電極１８からキャップ層３０まで、およびゲート電極２４からキャップ層３０までをマスクとして、半導体基板１１の上方から、メモリセルアレイ領域に不純物を自己整合的にイオン注入し、浮遊ゲート電極１８、およびゲート電極２４をそれぞれ挟むように第１不純物拡散層２１を形成する工程と、半導体基板１１の斜め上方から、ゲート電極２４を挟むように形成された第１不純物拡散層２１のうち、セルトランジスタ１２と反対側に形成されている第１不純物拡散層２１ａに不純物を選択的にイオン注入し、第１不純物拡散層２１ａを、不純物の濃度が第１不純物拡散層２１より高い第２不純物拡散層２２に転換する工程と、を具備する。 （もっと読む）

【課題】周辺トランジスタの駆動特性の劣化を抑制できる半導体装置を提供すること。
【解決手段】半導体基板と、前記半導体基板の素子形成領域を取り囲むよう形成された素子分離絶縁膜と、前記素子形成領域内に配置されたトランジスタと、を備え、前記トランジスタは、前記素子形成領域内に設けられた第１および第２の拡散層と、前記第１および第２の拡散層の間に設けられたチャネル領域と、前記チャネル領域の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、を有し、前記素子形成領域と前記素子分離絶縁膜との境界部における前記ゲート電極のゲート長が前記素子形成領域の中央部における前記ゲート電極のゲート長よりも長い。 （もっと読む）