【課題】α-アルミナを含むアルミナ膜の成膜温度の低温化を図ることができるアルミナ膜の成膜方法、成膜装置及び前記成膜方法を実施するプログラムを格納した記憶媒体を提供する。
【解決手段】
処理容器２内に被処理体であるウエハＷを載置した後、アルミニウムのβ-ジケトン錯体を含む原料ガス及び酸素ガス等の酸化ガスを導入して、その処理容器２内の処理雰囲気の温度を２００℃以上、１，０００℃以下の温度範囲に加熱することによりウエハＷ表面にα-アルミナを含むアルミナ膜を形成する。 （もっと読む）

【課題】消去ゲートと拡散層に接続されるプラグとの間のシリサイド・ショートの発生確率を低減させる。
【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成されたフローティングゲートと、フローティングゲート上に形成された消去ゲートと、半導体基板表層のチャネル領域上にフローティングゲートと並設され、フローティングゲート及び消去ゲートの一方の側面に形成されたコントロールゲートと、フローティングゲート及び消去ゲートの他方の側面に対応する位置の半導体基板内に形成された第１拡散層と、第１拡散層に接続され、フローティングゲート及び消去ゲートの側方に位置するように第１拡散層上に形成されたプラグと、消去ゲートの上面に形成された第１シリサイド膜と、プラグの上面に形成された第２シリサイド膜と、を備え、プラグの上面の高さは、消去ゲートの上面の高さと同じ若しくはそれよりも下方に位置することを特徴とする。 （もっと読む）

【課題】自己整列フローティングゲート工程を利用した半導体素子の製造方法を提供する。
【解決手段】半導体素子の製造方法は、窒化膜パターンをマスクとして半導体基板をエッチングしてトレンチを形成する段階と、半導体基板全面に絶縁膜を形成する段階と、窒化膜パターンが現れるように、絶縁膜を研磨して素子隔離パターンを形成する段階と、窒化膜パターンを除去して、半導体基板全面に第１ポリシリコン層を形成する段階と、素子隔離パターンが現れるように、第１ポリシリコン層をエッチングして、素子隔離パターンらの間にフローティングゲート電極を形成する段階と、フローティングゲート電極を覆う絶縁膜を形成して、絶縁膜上に第２ポリシリコン層を形成する段階と、及び、第２ポリシリコン層及び絶縁膜をパターニングして、コントロールゲート電極及び絶縁膜パターンを形成する段階を含めることを特徴とする。 （もっと読む）

【課題】ゲート電極の中央下にゲート絶縁膜を形成する際に、ゲート電極の倒れ込みを抑制することが可能な半導体装置とその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０内に延伸するように設けられたビットライン１８と、ビットライン１８間の半導体基板１０上方に設けられたゲート電極２４と、ゲート電極２４の中央下であって半導体基板１０上に設けられたゲート絶縁膜２２と、ビットライン１８幅方向でゲート絶縁膜２２を挟むように、ゲート電極２４下であって半導体基板１０上に設けられた電荷蓄積層１４と、ビットライン１８延伸方向のゲート電極２４間であって半導体基板１０上に設けられた第１絶縁膜と、を具備し、ビットライン１８幅方向での第１絶縁膜３０の幅が、ゲート絶縁膜２２の幅より広い半導体装置である。 （もっと読む）

いくつかの実施形態は、誘電体材料によって互いにスペーシングされる、垂直に積層される電荷捕獲領域を有するメモリセルを含む。誘電体材料は、高ｋ材料を含み得る。電荷捕獲領域のうちの１つ以上は、金属材料を含み得る。かかる金属材料は、ナノドット等の複数の個別の絶縁されたアイランドとして存在し得る。いくつかの実施形態は、メモリセルの形成方法を含み、トンネル誘電体上に２つの電荷捕獲領域が形成され、当該領域は互いに対して垂直に配置され、トンネル誘電体に最も近い領域は、もう１つの当該領域よりも深いトラップを有する。いくつかの実施形態は、メモリセルを含む電子システムを含む。いくつかの実施形態は、垂直に積層される電荷捕獲領域を有するメモリセルのプログラミング方法を含む。
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【課題】絶縁膜の改質により電荷捕獲・放出特性を改善し、電界緩和、電荷書込み／消去／保持、電荷の過消去、それぞれに対応することのできる半導体記憶装置及びその製造方法を提供すること。
【解決手段】ソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル領域上に順次形成された第１のゲート絶縁層、第１の電荷蓄積層、第２のゲート絶縁層、及び制御電極とを具備する、電気的に情報を書込み・消去・読み出し・保持することが可能なＭＯＮＯＳ型不揮発性半導体記憶装置において、前記第１の電荷蓄積層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、格子間Ｏ原子とＡｌ原子を置換した４価カチオン原子との複合体からなる欠陥対、又は酸素欠損とＯ原子を置換したＮ原子との複合体からなる欠陥対を有することにより、Ａｌ_２Ｏ_３の価電子帯端から２ｅＶないし６ｅＶの範囲内に電子非占有準位を有することを特徴とするＭＯＮＯＳ型不揮発性半導体記憶装置。 （もっと読む）

【課題】ＯＮＯ膜に蓄積された電荷のビットライン上への拡散を抑制するまたはビットラインとプラグ金属との接触抵抗を低減すること。
【解決手段】本発明は、半導体基板１０内に設けられたビットライン３０と、ビットライン間の半導体基板上に設けられた第１ＯＮＯ膜２０と、ビットライン上に設けられた第２ＯＮＯ膜２２と、を具備し、第１ＯＮＯ膜中の第１窒化シリコン膜１５の膜厚は第２ＯＮＯ膜中の第２窒化シリコン膜１６の膜厚より厚い半導体装置およびその製造方法である。 （もっと読む）

【課題】「書き込みおよび消去」の高速化と「電荷保持特性および読み出し特性」の向上とを両立させる。
【解決手段】シリコン基板１０と、シリコン基板に離間して設けられたソース領域およびドレイン領域１４ａ、１４ｂと、ソース領域およびドレイン領域との間のシリコン基板上に設けられた第１障壁層２１と、伝導帯内に量子化された少なくとも１つのエネルギー準位を含む第１エネルギー準位群が形成される第１量子井戸層２２と、第２障壁層２３と、伝導帯内に第１エネルギー準位群のエネルギー準位とそれぞれ異なる量子化された少なくとも１つのエネルギー準位を含む第２エネルギー準位群が形成され、第２エネルギー準位群のうちで、第１エネルギー準位群のうちのいずれかのエネルギー準位ＥＣ１よりも大きなエネルギー準位ＥＣ２が存在する第２量子井戸層２４と第３障壁層２５と、制御電極２６とを有するメモリセル１を備え、第２量子井戸層は電子が蓄積可能。 （もっと読む）

【課題】高速な書込み及び消去動作を比較的低電圧で行い、かつ書換え劣化を抑えることで、メモリウインドウが大きく信頼性の高いメモリ素子を、低コストで提供する。
【解決手段】メモリ素子は、絶縁基板上に設けられた半導体層と、Ｐ型の導電型を有する第１の拡散層領域及び第２の拡散層領域と、第１の拡散層領域と第２の拡散層領域との間のチャネル領域を覆い、チャネル領域より電荷を注入され得る電荷蓄積膜と、電荷蓄積膜をはさんでチャネル領域とは反対側に位置するゲート電極とを有する。 （もっと読む）

【課題】 ＳＴＩ起因の応力が印加されることによる結晶欠陥発生を抑制することができ、微細化及び信頼性の向上をはかる。
【解決手段】 基板１０１上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がＳＴＩで分離された不揮発性半導体記憶装置であって、高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面は基板表面より上方に位置し、低電圧動作回路部のＳＴＩ埋め込み絶縁膜の少なくとも一部の上面は基板表面より下まで後退した形状になっている。 （もっと読む）

【課題】ソース領域およびドレイン領域をシリサイド化しても、リーク電流を可及的に抑えることを可能にする。
【解決手段】半導体領域７を有するシリコン基板２と、半導体領域に離間して形成されたソース／ドレイン領域１１ａ、１５ａ、１１ｂ１５ｂと、ソース領域とドレイン領域との間の半導体領域上に形成された絶縁膜９ａと、絶縁膜上に形成されたゲート電極１０ａと、ゲート電極の側部に形成された側壁絶縁膜１３ａと、第１ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する単結晶シリコン層１７ａ、１７ｂと、少なくとも単結晶シリコン層の｛１１１｝面上に形成され、かつ側壁絶縁膜に接する部分を有し、この部分と単結晶シリコン層との界面が単結晶シリコン層の｛１１１｝面であるＮｉＳｉ層２１ａ、２１ｂと、ＮｉＳｉ層に接する第１のＴｉＮ膜２３ａ、２３ｂと、を有する第１のＭＯＳＦＥＴと、を備えたことを特徴とする。 （もっと読む）

【課題】下から順に、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極、トンネル絶縁膜の各層を形成した構造において、トンネル絶縁膜の膜質を向上できるようにした不揮発性半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上にシリコン酸化膜２を介して、制御ゲート電極ＣＧとして機能する導電膜３、高誘電体膜を含有した導電膜間絶縁膜４、リン、砒素またはボロンによる不純物を添加した多結晶シリコンから構成され、浮遊ゲート電極ＦＧとして機能する導電膜５を順に形成する。その後、４００℃以上６００℃以下の温度範囲内の低温条件下でプラズマ酸化処理によって導電膜５上にシリコン酸化膜７を形成する。シリコン酸化膜７および８上には、シリコン層９が形成されている。ソース／ドレイン領域が積層ゲート電極６のＹ方向両脇で且つシリコン酸化膜８の上側に形成されている。 （もっと読む）

【課題】ナンドフラッシュメモリ等のソース/ドレインコンタクトプラグを形成する半導体素子のコンタクトプラグ製造方法を提供する。
【解決手段】選択ラインＳＳＬとワードラインＷＬ０，ＷＬ１間の露出された半導体基板１０２に接合領域１１４ａ、１１４ｂを形成する段階と、選択ラインＳＳＬとワードラインＷＬ０，ＷＬ１上に第１の保護膜１２０を形成する段階と、第１の保護膜１２０上に絶縁層１２２を形成する段階と、選択ラインＳＳＬ間の第１の保護膜１２０が露出されるように選択ラインＳＳＬ間の絶縁層１２２にコンタクトホールＡを形成する段階と、コンタクトホール側壁に露出された第１の保護膜上に第２の保護膜１２４を形成する段階と、コンタクトホールＡ底面の第１の保護膜１２０を除去する段階、及びコンタクトホールＡに導電物質を形成して接合領域１１４ａ、１１４ｂと連結されるコンタクトプラグを形成する段階とを含む。 （もっと読む）

【課題】動作信頼性を向上出来る半導体装置及び半導体記憶装置を提供すること。
【解決手段】メモリセルトランジスタＭＴと、ソースが前記メモリセルトランジスタＭＴのドレインに接続された選択トランジスタと、それらを被覆する層間絶縁膜５１と、層間絶縁膜５１よりも誘電率の高い材料を用いた絶縁膜７と、選択トランジスタのドレインに電気的に接続されたコンタクトプラグ３と、コンタクトプラグ３に接するビット線２とを具備した半導体記憶装置であって、ビット線２の底面の一部は、コンタクトプラグ３の上面よりも低く位置し、且つ絶縁膜７の表面と同じ高さに、または絶縁膜７の表面よりも高く位置し、底辺の一部はコンタクトプラグ３の側面に接する。 （もっと読む）

【課題】電荷蓄積層、ブロック絶縁層、及び制御ゲート電極の特性が劣化するのを防ぐ。
【解決手段】不揮発性半導体記憶素子は、半導体基板１１と、半導体基板１１内に離間して設けられたソース領域１６Ａ及びドレイン領域１６Ｂと、ソース領域１６Ａ及びドレイン領域１６Ｂ間で半導体基板１１上に設けられたトンネル絶縁層１２と、トンネル絶縁層１２上に設けられた電荷蓄積層１３と、電荷蓄積層１３上に設けられ、かつ結晶化したアルミン酸ランタン層を含むブロック絶縁層１４と、ブロック絶縁層１４上に設けられた制御ゲート電極１５とを含む。 （もっと読む）

【課題】ＳＯＩ基板を利用せずに高集積化が可能であり、その構造を最適化して隣接セルの間でその干渉を最小化できる不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】ボディ及びそのボディから上向きに突出した一対のフィンを備える半導体基板と、一対のフィンの間を埋め込む埋没絶縁層と、一対のフィンそれぞれの外側面上に形成され、一対のフィンの高さより高く形成された一対のフローティングゲート電極と、一対のフローティングゲート電極上の制御ゲート電極と、を備える不揮発性メモリ素子。 （もっと読む）

【課題】第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜の積層構造を有する誘電体膜を形成するにあたり、膜質を緻密化させることにより、半導体メモリ素子の電気的特性を向上させることができる半導体メモリ素子の誘電体膜形成方法を提供する。
【解決手段】半導体基板上に第１の絶縁膜１０６を形成する段階、第１の絶縁膜１０６の膜質を緻密化するために第１のプラズマ処理工程を行う段階、第１の絶縁膜１０６上に第１の絶縁膜１０６より誘電定数の高い第２の絶縁膜１０８を形成する段階、第２の絶縁膜１０８上に第３の絶縁膜１１０を形成する段階及び第３の絶縁膜１１０の膜質を緻密化するために第２のプラズマ処理工程を行う段階を含む。 （もっと読む）

【課題】電荷蓄積層を具備しかつ高い電流効率を有する半導体不揮発性メモリセルと、その半導体不揮発性メモリセルと周辺素子との集積化を容易にした、歩留り及び信頼性の高い半導体不揮発性メモリを提供する。
【解決手段】ストライプ状に設けたリッジ形状の活性化領域12を有するSi又はSOI基板10と、活性化領域の両側を埋め込んで活性化領域の上端側をリッジ部12aとして突出させて設けた素子分離領域14と、リッジ部の長手方向に対して直交しその上面12aaを跨ぎその両側面12ab及び素子分離領域の上面14aの少なくとも一部を覆うゲート絶縁膜16を介して形成したゲート電極18と、リッジ部の表層領域であってかつゲート電極と対向する位置に形成したチャネル形成領域と、チャネル形成領域のリッジ部の長手方向の両側に形成したエクステンション領域と、エクステンション領域上及びゲート電極のリッジ部の長手方向に対向する側面に順次形成した電荷蓄積層26及びサイドウォール28とを備えている。 （もっと読む）

【課題】電荷トラップ層を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】結晶質物質を含むように形成された電荷トラップ層を備える不揮発性メモリ素子である。基板上にトンネリング絶縁膜を形成する工程と、トンネリング絶縁膜上に結晶質電荷トラップ層を形成する工程と、を含む不揮発性メモリ素子の製造方法である。 （もっと読む）

【課題】本発明は、フローティングゲート及びコントロールゲートの間に形成する誘電体膜を第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜の積層構造で形成するが、第２の絶縁膜を高誘電体膜で形成して半導体素子の電気的特性を向上させ、第２の絶縁膜にプラズマ処理工程を行って第２の絶縁膜の表面を均一にすると共に、第２の絶縁膜の結晶化を抑制し、半導体メモリ素子の漏洩電流の発生を防止することができる半導体メモリ素子の誘電体膜形成方法を提供することを可能にすることを目的としている。
【解決手段】 半導体基板上に高誘電体膜を形成する段階と、高誘電体膜を結晶化しないながら膜質を均一にするプラズマ処理工程を行う段階とを含む構成としたことを特徴とする。 （もっと読む）