【課題】層間絶縁膜による埋め込み時にボイドが発生するのを効果的に抑制でき、したがってコンタクトプラグ間の短絡を解消できる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１の表面で活性領域３０Ａを仕切るように、素子分離領域７を定める凹溝を形成する。凹溝内に第１の絶縁膜７を埋め込む。第１の絶縁膜７の表面を平坦化する。第１の絶縁膜７を所定の厚さ分だけエッチングする。第１の絶縁膜７をエッチングすることにより生じた帯状の窪みを、第２の絶縁膜９で埋め込む。この第２の絶縁膜９の表面は基板表面よりも高いレベルにある。半導体基板１上にポリシリコン膜１１ｗを堆積する。フォトリソグラフィおよび第２の絶縁膜９に対して選択的なエッチングを行って、ポリシリコン膜１１ｗを、素子分離領域７に対して垂直に互いに平行に帯状に延びるゲート電極配線に加工する。それから、層間絶縁膜１９を堆積する。 （もっと読む）

【課題】金属または金属シリサイドを含む制御電極と蓄積電荷層との間に設けられる絶縁膜の薄膜化に伴う絶縁耐圧不足およびリーク電流の増加を抑制できる半導体装置を提供すること。
【解決手段】複数のメモリセルが並んだメモリセルアレイを含む半導体装置であって、前記メモリセルは、半導体基板上に設けられた第１の絶縁膜１１と、第１の絶縁膜１１上に設けられた蓄積電荷層１２，１８と、蓄積電荷層１２，１８上に設けられた第２の絶縁膜１９−２３と、蓄積電荷層１２，１８上に第２の絶縁膜１９−２３を介して設けられ、金属シリサイドを含む制御電極２９とを具備してなり、前記メモリセルのチャネル幅方向において、制御電極２９の下部角部２４は、半導体で構成され、かつ、前記金属を含まないことを特徴とする。 （もっと読む）

【課題】
本発明の課題は、希土類元素を含む希土類酸化物、希土類窒化物、または、希土類酸窒化物を電極間絶縁膜やブロック絶縁膜として用いる場合、後熱工程に起因する膜質劣化を抑制し結晶化や誘電率低下を回避して、セル動作特性の良好な不揮発性半導体メモリ装置およびその製造方法を提供することにある。
【解決手段】
本発明では、１種類以上の希土類第１の元素、及び、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の第２の元素を含む電極間絶縁膜やブロック絶縁膜を用いる場合に、第１の元素と第２の元素の組成比（第１の元素の原子数／第２の元素の原子数）を浮遊ゲート電極や電荷蓄積層に接する側では低く、制御ゲート電極に接する側では高く、かつ連続的に変化するように設定する。 （もっと読む）

【課題】製造工程の増大を最小限に抑制しつつ、ソース拡散層の低抵抗化を実現できるメモリセルアレイ構造を備えた半導体装置を提供する。
【解決手段】縞状に配置された、直線形状を有するドレイン拡散層１０およびソース拡散層１２と、縞状に配置された、直線形状を有する素子分離領域１４と、拡散層１０，１２、素子分離領域１４に直交し、縞状に配置された、直線形状を有する制御ゲート１８と、制御ゲート１８と平行に、かつ、縞状に配置された、直線形状を有するソース配線用金属配線層２０ａと、ドレイン拡散層１０それぞれと接続する、孤立する島形状を有するドレイン接続用金属配線層２０ｂとから成るメモリセルアレイ構造を備えた不揮発性半導体メモリである。金属配線層２０ａと２０ｂは、同一の金属配線層から構成される。 （もっと読む）

【課題】キャパシタ内の揮発性副産物を除去して電極の伝導性を向上させ、より高い静電容量が得られる半導体素子のキャパシタ形成方法を提供する。
【解決手段】半導体基板上にストレージノード電極を形成する工程と、ストレージノード電極上に、高誘電定数を持つ誘電体膜を形成する工程と、誘電体膜上にプレート電極を蒸着する工程と、プレート電極上にキャッピング膜を蒸着しながら当該半導体基板上に水素原子（Ｈ）を含有するガスを供給して、当該電極内に残留する反応不純物を排出させる工程と、を含む構成とした。 （もっと読む）

【課題】本発明では、酸素欠損を低減させ、信頼性を改善した半導体装置およびその製造方法を提供することを目的とする。
【解決手段】第１の発明の半導体装置は、基板と、基板に形成された半導体領域と、半導体領域上に形成され、１種以上の第１金属元素の酸化物で形成された絶縁膜と、絶縁膜上に形成され、酸化物の生成自由エネルギーについて第１金属元素よりも大でありかつ金属状態である第２金属元素、および第１金属元素の酸化物で形成された遷移層と、遷移層上に形成された電極と、電極をゲート長方向に挟む半導体領域に形成されたソース・ドレイン領域とを備えたことを特徴とする。 （もっと読む）

【課題】ワード線間のリークの発生を抑制することが可能な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、基板１００内に列方向に延伸する拡散層ビット線１１０と、拡散層ビット線１１０の上に形成され、列方向に延伸するビット線上絶縁膜１１２と、基板１００のうち平面的に見て拡散層ビット線１１０の間に位置する領域の上に形成された電荷捕獲層１０４と、電荷捕獲層１０４上に形成された第１のゲート電極膜１０５と、第１のゲート電極膜１０５およびビット線上絶縁膜１１２の上に形成され、行方向に延伸する第２のゲート電極膜１１３とを備えている。ビット線上絶縁膜１１２はテーパ形状で形成され、行方向における中央部に設けられた埋め込み酸化膜１１１の膜厚が、両端部に設けられた注入オフセット膜１０９の膜厚よりも大きい。 （もっと読む）

【課題】不揮発性記憶装置及びその動作方法を提供する。
【解決手段】本発明の装置は、ｎ番目のビットラインに連結された第１トランジスターと、ｎ＋１番目のビットラインに連結された第２トランジスターとを含む。前記第１トランジスター及び前記第２トランジスターは、ｎ番目のビットラインとｎ＋１番目のビットラインとの間に直列に連結される。記憶セルのソース領域及びドレーン領域の構造が同一または類似の２トランジスター１ビット単位セルを有する不揮発性記憶装置を形成できる。また、２トランジスター２ビット単位セルを有することができるために記憶容量が２倍に増加できる。 （もっと読む）

半導体メモリストレージセルにおいてリーク電流を減らすための方法と構造が記載される。垂直配向ナノロッド（403）が、アクセストランジスタ（400）のチャネル領域で使用され得る。ナノロッドの直径は、アクセストランジスタのチャネル領域内の電子バンドギャップエネルギーの増加を引き起こすために十分小さくすることができ、これはオフ状態でのチャネルリーク電流を制限するように機能し得る。様々な実施形態では、アクセストランジスタは両面キャパシタ（425）に電気的に結合し得る。本発明の実施形態に従うメモリデバイス、およびそのようなデバイスを含むシステムもまた開示される。
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【課題】フローティングゲートの端部付近でのバーズビークが抑制できると共に、製造コストを安くすることができる不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１に分離部２を形成する分離工程と、シリコン基板１の主表面にゲート絶縁膜３を形成する絶縁膜形成工程と、ゲート絶縁膜３の表面にフローティングゲート４をなすポリシリコンを形成するポリシリコン形成工程と、そのポリシリコンの表面に第１酸化膜５を形成する第１酸化膜形成工程と、第１酸化膜の表面に窒化膜６を形成する窒化膜形成工程と、不揮発性メモリ部における窒化膜６の表面にレジスト３０を形成し、ポリシリコン、第１酸化膜５、窒化膜６、ゲート絶縁膜３をエッチングするエッチング工程と、レジストを除去し、全面にゲート間絶縁膜及び、ＣＭＯＳのゲート酸化膜をなす第２酸化膜７を形成する第２酸化膜形成工程とを備える。 （もっと読む）

【課題】不揮発性メモリの書き込み・消去特性、電荷保持特性、ディスターブ抑制特性を向上させる。
【解決手段】トンネル絶縁膜２０を酸化シリコン膜（第２絶縁膜２２）と、酸化シリコン膜以外の絶縁膜（第１絶縁膜２１、第３絶縁膜２３）との積層膜で構成した不揮発性メモリにおいて、０Ｖ印加時の制御ゲートのリーク電流が減少し、半選択モードにおけるディスターブ時に流れるリーク電流が減少し、書き込み終了時に流れる電流が多くなるための条件を、各種動作電圧、層間膜容量、書き込み終了時閾値、消去終了時閾値、初期閾値、積層膜の比誘電率とバリアの高さ、膜厚をパラメータとして限定する。 （もっと読む）

【課題】浮遊ゲート間の電荷移動によるデータ破壊を防止して信頼性向上を図った不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１にストライブ状の素子形成領域２を区画する素子分離絶縁膜４が埋め込まれる。この基板１に第１のゲート絶縁膜５を介して浮遊ゲート６が形成され、更に第２のゲート絶縁膜７を介して制御ゲート８が形成される。制御ゲート８に自己整合的にソース、ドレイン拡散層１２が形成される。浮遊ゲート６上の第２のゲート絶縁膜７は、浮遊ゲート６と共に、素子分離絶縁膜４上でスリット１３により隣接するメモリセル間で分離される。 （もっと読む）

【課題】フラッシュメモリ素子の製造方法に関するものであり、窒化膜を用いて周辺領域のトランジスタの特性の低下を防止する方法を提供する。
【解決手段】半導体基板１０１の表面にトンネル酸化膜１０３を形成する前に周辺領域で保護用パターン１０２ａを形成し、ゲートエッチング工程時に周辺領域のトランジスタの側壁をプラズマエッチングから保護する。 （もっと読む）

【課題】ＩＰＤリークの抑制によりメモリセルの微細化を実現する。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、半導体基板１１と、半導体基板上１１の第１絶縁層１３と、第１絶縁層１３上のフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上の第２絶縁層１５と、第２絶縁層１５上のコントロールゲート電極ＣＧとを備え、フローティングゲート電極ＦＧは、第１絶縁層１３に接触する第１金属層１４ａと、第２絶縁層１５に接触する第２金属層１４ｂと、第１及び第２金属層１４ａ，１４ｂの間の半導体層１４ｃとから構成される。 （もっと読む）

【課題】絶縁耐圧の良好な絶縁層を製造する技術を提供することを目的とする。また、絶縁耐圧の良好な絶縁層を有する半導体装置を製造する技術を提供することを目的とする。
【解決手段】シリコンを主成分とする半導体層若しくは半導体基板に対して高密度プラズマ処理を行うことにより、半導体層の表面若しくは半導体基板の上面に絶縁層を形成する。このとき、供給ガスを希ガス、酸素及び水素を含むガスから希ガス及び酸素を含むガスに途中で切り替えて高密度プラズマ処理を行う。 （もっと読む）

フローティングゲートトンネリング素子をシールドする方法とその構造体。標準的なＣＭＯＳプロセスを用いて、電界酸化物に囲まれた基板内に形成された第１および第２のドープウェル領域により定義される２つの活性領域内のゲート酸化物上にフローティングゲートを配置する工程と、前記フローティングゲートを囲むようにフローティングゲートシールド層を形成する工程を含む方法。前記フローティングゲートは、前記第１のドープウェル領域内の活性領域上の第１のフローティングゲート部および前記第２のドープウェル領域内の活性領域上の第２のフローティングゲート部を含む。前記第１のドープウェル領域と前記第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、前記第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっている。トンネリングの方向は、前記ドープウェル領域の１つに高電圧を印加することにより決定される。
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【課題】奇数番(odd)の列と偶数番(even)の列に位置するビット線間のローディングキャパシタンスを減少させ、ビット線どうしが接触するビットラインブリッジの発生を防止できる半導体素子の金属配線とその形成を提供する。
【解決手段】第１金属配線と第２金属配線とを異なる層に段差をもって形成する。そうすることで第１，第２金属配線どうしの間隔が拡大し、配線間のロードキャパシタンスを減少させ、配線どうしの接触による相互干渉でいわゆるブリッジが発生するのを有効に防止できる。たとえば、第１金属配線が奇数番の列に位置するオードビット線１１５であり、第２金属配線が偶数番の列に位置するイーブンビット線１２１であるような場合、オードビット線１１５とイーブンビット線１２１を異なる層に段差をもって形成する。それによって、オードビット線１１５とイーブンビット線１２１との距離が拡大されるので、ビットラインブリッジの発生を防げる。 （もっと読む）

互いに分離されたゲート間誘電領域を持つトランジスタを含む浮遊ゲートメモリアレイと、それを製造する方法。浮遊ゲートトランジスタは、アレイ内の浮遊ゲートトランジスタの各々が、浮遊ゲートと、制御ゲートと、その間にゲート間誘電層を持つように形成される。各トランジスタのゲート間誘電層は、アレイ内の他のトランジスタの各々のゲート間誘電体から分離される。そのような構造を製造する方法も提供される。
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【課題】配向性制御に優れ、高耐圧で低リーク電流特性の強誘電体膜を備えるメモリセルを実現する。
【解決手段】素子分離領域１３に挟まれたソース/ドレイン領域１２と、ゲート絶縁膜１４と、ゲート電極１５と、第１層間絶縁膜２１と、第１層間絶縁膜２１中に配置され，ソース/ドレイン領域１２に接続されるコンタクトプラグ３１と、コンタクトプラグ３１に接続される下部電極４２と、下部電極４２上に配置される強誘電体膜４３と、強誘電体膜４３上に配置される上部電極４４と、第２層間絶縁膜６１と、上部電極４４と接続されるキャパシタコンタクトプラグ７１と、ソース/ドレイン領域に接続される基板コンタクトプラグ７２と、キャパシタコンタクトプラグ７１,及び基板コンタクトプラグ７２に接続される配線層８０,８１とを備え、強誘電体膜４３は、強誘電体の微小結晶を含むゾルゲル液を堆積して形成する強誘電体メモリセル及びその製造方法。 （もっと読む）

【課題】 制御電極と電荷蓄積層との間の絶縁膜を改善することにより、優れた半導体装置を提供する。
【解決手段】 半導体基板１１と、半導体基板上に形成された第１の絶縁膜１２と、第１の絶縁膜上に形成された電荷蓄積層１３と、電荷蓄積層上に形成された第２の絶縁膜２０と、第２の絶縁膜上に形成された制御電極２１とを備えた半導体装置であって、第２の絶縁膜は、下層シリコン窒化膜２０４と、下層シリコン窒化膜上に形成された下層シリコン酸化膜２０１と、下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜２０２と、中間絶縁膜上に形成された上層シリコン酸化膜２０３と、上層シリコン酸化膜上に形成された上層シリコン窒化膜２０５とを含む。 （もっと読む）