【課題】コントロールゲート電極を低抵抗化し、高速動作が可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０のチャネル領域上に形成された電荷蓄積層１１と、電荷蓄積層１１上に形成されたコントロールゲート電極３０と、コントロールゲート電極３０上に形成されたシリサイド層６３と、コントロールゲート電極３０の側方に絶縁層１５を介して形成されたワードゲート電極２０とを具備する。シリサイド層６３の上面は平坦である。 （もっと読む）

【課題】一体型構造をしたゲート電極を有する半導体装置の製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に電荷蓄積層１４を含む積層膜１８を形成する工程と、積層膜上に延伸して形成されたマスク層２０の側壁に第１スペーサー層３６を形成する工程と、マスク層と第１スペーサー層とをマスクに積層膜を除去して第１開口部３８を形成する工程と、第１スペーサー層を除去した後、第１開口部にゲート酸化膜２２を形成する工程と、マスク層間であって、積層膜上とゲート酸化膜上とにゲート電極２８を形成する工程と、マスク層を除去した後、ゲート電極をマスクに積層膜を除去して第２開口部４０を形成する工程と、第２開口部で画定され、半導体基板内を延伸するビットライン３０を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

方法は、電子サブアセンブリの形成について、調整可能な閾値電圧を有する少なくとも１つの第１のトランジスタ（１１０）を担持する半導体層（１０３）が絶縁層（１０２、１０５）に接合される組み立てステップと、半導体層および第１のトラッピングゾーンが容量結合されるように、第１のトラッピングゾーン（２２０）が所定の第１の深さで絶縁層に形成される形成ステップであって、前記第１のトラッピングゾーンが、前記第１のトランジスタのチャネルの少なくとも下に延び、かつ前記第１のトラッピングゾーンの外側のトラップの密度より高い密度のトラップを有する形成ステップとを含み、前記第１のトランジスタからの有用な情報はこのトランジスタ内の電荷移動である。具体的な実施形態において、第２のトランジスタのチャネルの少なくとも下に延びる第２のトラッピングゾーンが、第１のトラッピングゾーンに使用されるのとは異なるエネルギーおよび／または用量および／または原子の第２の注入によって形成される。
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【課題】電荷蓄積層をチャネル方向で分離させた場合でも、半導体基板にシリサイド層が形成されることを抑制すること。
【解決課題】本発明は、半導体基板１０内に延伸して設けられたビットライン１２と、ビットライン１２間中央部の半導体基板１０上に、ビットライン１２延伸方向に延伸して設けられたゲート絶縁膜２０と、半導体基板１０上に、ビットライン１２幅方向でゲート絶縁膜２０を挟むように、ビットライン１２延伸方向に延伸して設けられた電荷蓄積層２６と、ゲート絶縁膜２０上に設けられた、ゲート絶縁膜２０と異なる材料からなる第１絶縁膜４２と、電荷蓄積層２６上と第１絶縁膜４２上とに設けられた、ビットライン１２に交差して延伸するワードライン１４と、ワードライン１４上部に設けられたシリサイド層２２と、を具備する半導体装置及びその製造方法である。 （もっと読む）

【課題】３０ｎｍ以下の微細化に適応できるフラッシュメモリ及びその製造方法を提供する。
【解決手段】基板１０１に接続された上部にスペーサ絶縁膜１１６を有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をＦとするとき、独立に書き込み／消去可能なビットライン２本が対になって４Ｆ周期に配置されてメモリセル部が形成され、一対のフィンの上部を覆うように記憶絶縁膜が形成されている。 （もっと読む）

【課題】リテンション耐性の良好な不揮発性半導体記憶装置を提供する。
【解決手段】１つのメモリセルＭＣが導電性電荷蓄積層と絶縁性電荷蓄積層ＥＣＳとを有している。導電性電荷蓄積層はフローティング電位を有する第１のゲート電極層ＧＥ１であり、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に第１のゲート絶縁層ＧＩ１を介して形成されている。絶縁性電荷蓄積層ＥＣＳは第２のゲート絶縁層ＧＩ２に含まれ、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に形成されている。第１のゲート電極層ＧＥ１上のコントロールゲート部分ＣＧと第２のゲート絶縁層ＧＩ２上のメモリゲート部分ＭＧとは電気的に接続されている。 （もっと読む）

【課題】欠陥が生成されにくい高品質な絶縁膜を得ることを可能にするとともにリーク電流を低減することを可能にする。
【解決手段】絶縁層２上にアモルファスシリコン層を形成するステップと、アモルファスシリコン層に酸素を導入するステップと、酸素が導入されたアモルファスシリコン層を窒化し、シリコン酸窒化層３を形成するステップと、を備えている。 （もっと読む）

【課題】フローティングゲート電極とコントロールゲート電極を積層したスタックゲート構成において、トンネル絶縁膜と電極間絶縁膜を改良した不揮発性半導体メモリ装置を提供する。
【解決手段】第１導電型の半導体基板１０の主面上にトンネル絶縁膜１１を介して選択的に形成されたフローティングゲート電極１２と、フローティングゲート電極１２上に電極間絶縁膜１３を介して形成されたコントロールゲート電極１４と、各ゲート電極１２，１４に対応して基板１０の主面に形成された第２導電型のソース・ドレイン領域１５とを備えた不揮発性半導体メモリであって、トンネル絶縁膜１１は、少なくとも２種の金属元素（Ａｌ，Ｈｆ）と酸素（Ｏ）を含む高誘電体膜であり、膜の厚さ方向に対して金属元素の組成が連続的に変化し、かつ対称的な分布を有する。 （もっと読む）

【課題】トランジスタの動作時に半導体基板から制御ゲート電極に抜けるリーク電流を低減して閾値のばらつきを低減させる
【解決手段】シリコン基板１は、トレンチ１ａに素子分離用絶縁膜２ａを埋め込んでＳＴＩ２を形成し、活性領域３を分離形成している。シリコン基板１の活性領域３の表面には第１のゲート絶縁膜５、浮遊ゲート電極６、第２のゲート絶縁膜７、制御ゲート電極８が積層形成されたゲート電極ＭＧが設けられている。ＳＴＩ２のトレンチ１ａの内壁面には素子分離用絶縁膜２ａとの間に５Åの膜厚のアルミナ膜からなる絶縁薄膜４が設けられている。これにより、素子分離用絶縁膜２ａがポリシラザンのような塗布型酸化膜を用いた場合でも、不純物に起因した固定電荷を中和してリーク電流の低減を図れる。 （もっと読む）

【課題】隣接するメモリセル間の干渉に起因するメモリセルの誤動作を回避する半導体装置の製造方法を提供する。
【解決手段】本発明の例に関わる半導体装置の製造方法は、半導体基板上に、トンネル絶縁膜を挟んで、上部及びチャネル幅方向の側部の一部が露出する複数の浮遊ゲート電極１０ａを形成する工程と、浮遊ゲート電極１０３ａの露出表層部を化学反応させて、電極間絶縁膜の最下層となる第１の絶縁膜１０９ａを浮遊ゲート電極１０３ａ上に形成するのと同時に、浮遊ゲート電極１０３ａの上部のチャネル幅方向の幅を、浮遊ゲート電極１０３ａの下部のチャネル幅方向の幅よりも狭くする工程と、電極間絶縁膜１０９ａ上に互いに対向する浮遊ゲート電極１０３ａの間に一部が埋め込まれている制御ゲート電極を形成する工程と、を具備する。 （もっと読む）

【課題】メモリセルの駆動電圧及びリーク電流を低減ができ、さらに、カップリング比を向上できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、半導体基板内の素子分離領域によって分離される素子領域と、前記素子領域上に設けられるゲート絶縁膜２Ａと、前記ゲート絶縁膜上に設けられる電荷蓄積層３Ａと、電荷蓄積層３Ａ上に設けられる多層絶縁体４Ａと、多層絶縁体４Ａ上に設けられるコントロールゲート電極５Ａとを具備し、ゲート絶縁膜２Ａは、第１トンネル膜２１と、第１トンネル膜２１よりも誘電率が高い第１高誘電率膜２２と、第１トンネル膜２１と同一構成の第２トンネル膜２２を含み、多層絶縁体４Ａは、第１絶縁膜４１と、第１絶縁膜４１よりも誘電率が高い第２高誘電率膜４２と、第１絶縁膜４１と同一構成の第２絶縁膜４２とを含んでいることを備える。 （もっと読む）

【課題】寄生抵抗の増大なく、ホットキャリアによる特性劣化を抑制できる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】ガラス基板１上に形成した半導体層３と、半導体層３上に形成したＯＮＯ膜による電荷保持膜２１と、電荷保持膜２１上に設けたゲート電極２２とを備える。更に半導体層３にゲーート電極２２とオーバーラップするように設けられたニッケルシリサイド等の半導体と金属の化合物からなるソース・ドレイン領域２３を有する。 （もっと読む）

【課題】書込み速度の向上と、かつ読出しディスターブの抑制を両立させることが可能な半導体記憶装置を提供する。
【解決手段】半導体層上に電荷蓄積膜とゲート電極１０５を形成し、ゲート電極１０５の下部に形成されたチャネル領域の両側の半導体層に２つの第１導電型の拡散領域Ａ及びＢを形成する。チャネル領域は、一方の拡散領域Ａが接する側のチャネル幅Ｗａよりも他方の拡散領域Ｂが接する側のチャネル幅Ｗｂの方が大きく形成される。記憶動作時には一方の拡散領域Ａへ他方の拡散領域Ｂよりも高い電圧を印加し、読出し時には他方の拡散領域Ｂへ一方の拡散領域Ａよりも高い電圧を印加する。 （もっと読む）

【課題】Ｆｉｎ型構造を採用した半導体記憶装置においてカップリング比の各メモリセル間のバラつきを抑制する。また複数のアクティブエリア間のリーク電流を抑制する。
【解決手段】シリコン基板２の主表面高さは均一に形成されていると共にシリコン酸化膜３の上面高さは均一に形成されている。シリコン酸化膜３がＳＩＭＯＸ法により形成され、アクティブエリアＳａがシリコン酸化膜３の上面上まで達する素子分離溝２ｇによって複数に分断されている。したがって、素子分離溝２ｇの深さおよびアクティブエリアＳａの高さを各メモリセル間でほぼ等しい高さに調整でき、隣り合うアクティブエリアＳａ−Ｓａ間がシリコン酸化膜３によって互いに電気的に絶縁状態に保たれる。 （もっと読む）

【課題】安価に高集積化された不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングスを有する。メモリストリングスは、半導体基板Ｂａに対して垂直方向に延び且つ上端から下方に延びる中空を有するメモリ柱状半導体層３７と、メモリ柱状半導体層３７の外壁に接して形成されたトンネル絶縁層３６ｃと、中空に面するメモリ柱状半導体層３７の内壁に形成されたメモリホール第１の絶縁層３８ａと、メモリ柱状半導体層３７と共にトンネル絶縁層３６ｃを挟むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタの制御電極として機能する。 （もっと読む）

【課題】不揮発性半導体記憶装置を高集積化および高信頼度化する方法を提供する。
【解決手段】複数のメモリセルが、ウェル（ｐ型半導体領域１０２）よりも深く、Ｙ方向に延在した複数の素子分離（シリコン酸化膜１０３）によって区画された複数のアクティブ領域に形成されている。各メモリセルでは、ソース拡散層（ｎ^＋型半導体領域１１５）を貫通するようにウェル（ｐ型半導体領域１０２）にコンタクト１１６が設けられており、ビット線（メタル配線１１７）とソース拡散層（ｎ^＋型半導体領域１１５）とを電気的に接続するコンタクト１１６がウェル（ｐ型半導体領域１０２）とも電気的に接続されている。 （もっと読む）

【課題】金属配線を電気的に連結させるビアプラグを形成する工程過程で発生する素子の信頼性を低下させる問題を解消すること。
【解決手段】半導体基板上に多数の金属配線を形成する段階;ビアホールが形成される領域の前記金属配線上に反応防止膜を形成する段階;前記反応防止膜を含む前記半導体基板上に層間絶縁膜を形成する段階;前記反応防止膜の上部の前記層間絶縁膜をエッチングしてビアホールを形成する段階;前記ビアホール内部にビアプラグを形成する段階を含む半導体素子の製造方法。 （もっと読む）

【課題】デバイス間バラツキや誤動作が起こりにくく信頼性の高い、かつ消費電力が抑えられた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、絶縁体上に形成された第１導電型の半導体層１００と、半導体層１００上に形成された電荷蓄積機能を有する電荷蓄積膜１０３及び電荷蓄積膜１０３上に形成されたゲート電極１０５ａと、ゲート電極１０５ａの下方の半導体層１００に形成されたチャネル領域１０８と、チャネル領域１０８の両側に、半導体層１００内に形成された第２導電型の拡散領域１０６，１０７と、半導体層１００を延長して形成した第１導電型のボディコンタクト領域１０９と、延長した半導体層１００上にゲート電極１０５ａを延長し、ボディコンタクト領域１０９と、チャネル領域１０８の両側の拡散領域１０６，１０７を分離するゲート電極引き出し部１０５ｂとを備える。 （もっと読む）

【課題】阻止誘電体操作電荷トラップメモリーセルを提供する。
【解決手段】この阻止誘電体操作電荷トラップメモリーセルは、阻止誘電体によってゲートから分離された電荷トラップ要素を備える。該阻止誘電体は該電荷トラップ要素に接し高品質に作ることができる二酸化シリコン等のバッファ層（第１層）と、該ゲートに接するキャップ層（第２層）とを含む。該キャップ層は第１層より高い誘電率を有し、高κ材料でできているのが好ましい。第２層は相対的に高い伝導帯オフセットも有している。チャネルと該電荷トラップ要素の間にバンドギャップ操作トンネル層が設けられ、該多層阻止誘電体と組合わされて正孔トンネル現象による高速消去動作を可能にする。或いは、単一層からなるトンネル層が使用されてもよい。 （もっと読む）

【課題】電荷トラップ型の不揮発性半導体メモリにおいて、消費電流を低減すること。
【解決手段】不揮発性半導体メモリは、半導体基板１、第１ゲート電極ＷＧ、第２ゲート電極ＣＧ、電荷トラップ膜２２、及びトンネル絶縁膜２３を備える。第１ゲート電極ＷＧは、半導体基板１の表面上に第１ゲート絶縁膜１０を介して形成される。第２ゲート電極ＣＧは、半導体基板１の表面上に第２ゲート絶縁膜２０を介して形成され、第１ゲート電極ＷＧと絶縁膜２０を介して隣接する。電荷トラップ膜２２は、半導体基板１と第１ゲート電極ＷＧと第２ゲート電極ＣＧとに囲まれたトラップ領域ＲＴ中に少なくとも形成される。トンネル絶縁膜２３は、電荷トラップ膜２２と第２ゲート電極ＣＧとの間に形成される。プログラムあるいは消去において、ＦＮトンネル方式により、第２ゲート電極ＣＧから電荷トラップ膜２２へトンネル絶縁膜２３を通して電子が注入される （もっと読む）