【課題】データの保持期間を長くする半導体装置又は半導体記憶装置を提供する。
【解決手段】一対の不純物領域を有する第１の半導体層１５２ａと、第１の半導体層と同じ材料であり、第１の半導体層と離間する第２の半導体層１５２ｂと、第１、第２の半導体層の上に設けられた第１の絶縁層１５３と、第１の絶縁層１５３を介して第１の半導体層に重畳する第１の導電層１５４と、第１の絶縁層１５３を介して第１の導電層に重畳し、第１の半導体層と異なる材料である第３の半導体層１５６と、第１の導電層及び第３の半導体層に電気的に接続される第２の導電層１５７ｂと、第３の半導体層１５６に電気的に接続され、第２の導電層と同じ材料である第３の導電層１５７ａと、第３の半導体層、第２の導電層、及び第３の導電層の上に設けられた第２の絶縁層１５８と、第２の絶縁層を介して第３の半導体層に重畳する第４の導電層１５９と、を含む。 （もっと読む）

【課題】ＳＲＡＭは高速で省電力なメモリであるが、携帯機器等で使用するにはさらなる省電力化が求められる。
【解決手段】オフ抵抗が極めて高いトランジスタを書き込みトランジスタとし、書き込みトランジスタのドレインを書き込みビット線に、ソースをＣＭＯＳインバータの入力に接続し、読み出しトランジスタのドレインを読み出しビット線に、ソースをＣＭＯＳインバータの出力に接続したメモリセルを用いる。書き込みトランジスタのソースにはキャパシタを意図的に設けてもよいが、ＣＭＯＳインバータのゲート容量あるいはＣＭＯＳインバータの正極や負極との間の寄生容量等を用いることもできる。データの保持はこれらのキャパシタに蓄積された電荷によっておこなえるため、ＣＭＯＳインバータの電源間の電位差を０とできる。このため、ＣＭＯＳインバータの正負極間を流れるリーク電流がなくなり、消費電力を低減できる。 （もっと読む）

【課題】コンタクトプラグ同士のショートや、コンタクトプラグ間の耐圧の低下を抑制しつつ、チップ面積の増大を抑制する。
【解決手段】半導体記憶装置は、基板１０１と、前記基板内において、前記基板の主面に平行な第１方向に延びるように区画された複数の素子領域１１１とを備える。前記装置は、前記基板上に、前記第１方向に垂直な第２方向に延びるように形成された複数の選択ゲートＳＧ_Ｄ、ＳＧ_Ｄ’と、前記基板上において前記選択ゲート間に設けられており、個々の前記素子領域１１１上に形成された複数のコンタクトプラグＣＷを含むコンタクト領域Ｒ_Ｄとを備える。前記コンタクト領域Ｒ_Ｄは、Ｎ個（Ｎは２以上の整数）の前記コンタクトプラグＣＷが、連続するＮ本の前記素子領域１１１上に、前記第１及び第２方向に非平行な直線上に並ぶように形成された部分領域Ｒ１、Ｒ２を複数有する。前記Ｎの値は、前記部分領域ごとに異なる値に設定される。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリは、半導体基板１上に絶縁膜３を介して形成された制御ゲート電極ＣＧと、半導体基板１上に電荷蓄積部を有する絶縁膜５を介して形成されたメモリゲート電極ＭＧとを有しており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面２２上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。制御ゲート電極ＣＧは、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側とは反対側の側面２１の下部２１ａが突出し、また、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側の側面２２の下部２２ａが後退している。メモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面２３の下部２３ａが突出している。 （もっと読む）

【課題】パーコレーションリークを抑制可能な構造を有する半導体装置を提供する。
【解決手段】ソース領域１８、ドレイン領域１８及びチャネル領域を有する半導体領域と、チャネル領域上に形成された第１のトンネル絶縁膜１２と、第１のトンネル絶縁膜上に形成され、エネルギー障壁を有する障壁層１３と、障壁層上に形成された第２のトンネル絶縁膜１４と、第２のトンネル絶縁膜上に形成され、Ｓｉ_Y（ＳｉＯ₂)_X（Ｓｉ₃Ｎ₄）_1-X （ただし、０≦Ｘ≦１、Ｙ＞０）で表される絶縁膜を具備する電荷蓄積部１５と、電荷蓄積部上に形成され、エネルギー障壁の高さを制御する制御電極１７とを備え、Ｘ及びＹは、［２×２Ｘ／（４−２Ｘ）＋（４−４Ｘ）／（４−２Ｘ）］×［Ｙ／（Ｙ＋７−４Ｘ）］≧０．０１６ なる関係を満たし、障壁層は、クーロンブロッケイド条件を満たす導電性微粒子を含んだ微粒子層で形成されている。 （もっと読む）

【課題】書き込み特性の向上を図る。
【解決手段】半導体記憶装置の製造方法は、基板１０上に、トンネル絶縁膜１１を形成し、前記トンネル絶縁膜上に、導電体で構成される電荷蓄積層１２を形成し、前記電荷蓄積層、前記トンネル絶縁膜、および前記基板を加工して、前記基板内に、前記電荷蓄積層および前記トンネル絶縁膜を分離する素子分離溝２２を形成し、前記素子分離溝内に、上面が前記電荷蓄積層の下面より高く上面より低くなるように素子分離絶縁膜１３を埋め込み、前記電荷蓄積層の表面に形成された自然酸化膜３０を除去し、前記素子分離絶縁膜および前記電荷蓄積層の表面に、絶縁膜１４を形成し、前記自然酸化膜の除去から前記絶縁膜の形成までが、その内部の酸素濃度がコントロールされた製造装置内で行われる。 （もっと読む）

【課題】ポリシリコン上において高品質な絶縁膜を形成できる絶縁膜の形成方法を提供する
【解決手段】シリコン酸化膜の形成方法は、基板上にポリシリコン膜を堆積する工程と、
前記ポリシリコン膜の表面を、酸素を含むガスとＫｒガスを主体とする不活性ガスとよりなる混合ガスにマイクロ波によりプラズマを励起することで形成される原子状酸素Ｏ*に曝すことにより、前記ポリシリコン膜の表面にシリコン酸化膜を形成する工程とよりなる。 （もっと読む）

【課題】優れた結晶性を有する酸化物半導体膜を作製する。
【解決手段】酸化物半導体の膜を形成するに際し、基板を第１の温度以上第２の温度未満に加熱しつつ、基板の、典型的な長さが１ｎｍ乃至１μｍの部分だけ、第２の温度以上の温度に加熱する。ここで、第１の温度とは、何らかの刺激があれば結晶化する温度であり、第２の温度とは、刺激がなくとも自発的に結晶化する温度である。また、典型的な長さとは、その部分の面積を円周率で除したものの平方根である。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、書き込みワード線に電気的に接続する容量素子またはノイズ除去回路を設けることで、駆動回路等からメモリセルに入力されうる制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセルが有するトランジスタが瞬間的にオンすることでメモリセルに書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。 （もっと読む）

【課題】フラッシュメモリセルと低電圧動作トランジスタや高電圧動作トランジスタを集積化し、異種トランジスタを混載する半導体装置の製造法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）トンネル絶縁膜、Ｆゲート電極膜、電極間絶縁膜を堆積したＦゲート電極構造を形成し（ｂ）ゲート絶縁膜を形成し（ｃ）導電膜、エッチストッパ膜を堆積し（ｄ）エッチストッパ膜、導電膜をエッチングした積層ゲート電極構造を形成し（ｅ）積層ゲート電極構造の側壁上に第１絶縁膜を形成し（ｆ）積層ゲート電極側壁上に第１サイドウォールスペーサ層を形成し（ｇ）エッチストッパ層を除去し（ｈ）他の領域の導電層から、ゲート電極構造を形成し（ｉ）積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを形成し（ｊ）希弗酸水溶液で半導体基板表面を露出し（ｋ）半導体基板表面にシリサイド層を形成する。 （もっと読む）

【課題】酸化物半導体を用いたトランジスタを用いて、高速動作が可能で、信頼性も高い半導体装置を歩留まりよく作製する。
【解決手段】絶縁膜上にマスクを形成し、該マスクを微細化する。微細化されたマスクを用いて凸部を有する絶縁層を形成し、これを用いて、微細なチャネル長（Ｌ）を有するトランジスタを形成する。また、トランジスタを作製する際に、微細化された凸部の上面と重なるゲート絶縁膜の表面に平坦化処理を行う。これにより、トランジスタの高速化を達成しつつ、信頼性を向上させることが可能となる。また、絶縁膜を凸部を有する形状とすることで、自己整合的にソース電極及びドレイン電極を形成することができ、製造工程の簡略化、また生産性を向上させることが可能となる。 （もっと読む）

【課題】 信頼性に優れた半導体装置を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】 シリコンを主成分として含む半導体領域１１と、シリコン及び酸素を主成分として含み半導体領域に隣接する絶縁領域１２とを有する下地領域の表面を窒化して、窒化膜を形成する工程と、窒化膜に対して酸化処理を施して、窒化膜の絶縁領域上に形成された部分を酸化膜１２ａに変換するとともに窒化膜の半導体領域上に形成された部分を電荷蓄積絶縁膜の少なくとも一部１３ａとして残す工程と、電荷蓄積絶縁膜上にブロック絶縁膜１５を形成する工程と、ブロック絶縁膜上にゲート電極膜１６を形成する工程とを備える。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな駆動方法を提供する。また、新たな駆動方法により、メモリ素子への書き込み電位のばらつきを低減し、信頼性を向上させる。
【解決手段】半導体装置の駆動方法において、書き込み電位を段階的に上昇させて、同時に読み出し電流を確認し、読み出し電流の結果を書き込み電位に利用して書き込みを行う。つまり、正しい電位で書き込みが行われたか確認しながら書き込みを行うことで、信頼性の高い書き込みを行うことが可能である。 （もっと読む）

【課題】１つの実施形態は、例えば、電荷蓄積層内に蓄積された電荷の第２のゲート絶縁膜を介した制御ゲート電極へのリークを低減することを目的とする。
【解決手段】１つの実施形態によれば、半導体基板内で素子分離部により画定された素子領域と、素子領域を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜を覆う電荷蓄積層と、半導体基板の素子領域が確定された面側を上とした場合において、電荷蓄積層の上面を覆う第１の部分と電荷蓄積層の側面を覆う第２の部分とを有する第２のゲート絶縁膜と、第２のゲート絶縁膜を介して電荷蓄積層の上面及び側面を覆う制御ゲート電極とを備え、第１の部分の耐圧は、前記第２の部分の耐圧より高い半導体記憶装置が提供される。 （もっと読む）

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを長期間にわたり保存する半導体メモリ装置の駆動方法を提供する。
【解決手段】書き込みトランジスタのドレインと素子トランジスタのゲート、および、容量素子の一方の電極を接続したメモリセルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に接続し、キャパシタの他方の電極を読み出しワード線に接続する。そして、容量素子に蓄えられた電荷量を、読み出しワード線の電位を変化させることにより確認し、基準以上に電荷量が減少している場合にはメモリセルのリフレッシュをおこなう。 （もっと読む）

【課題】隣接セルとの容量を抑制することが可能な半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態の半導体記憶装置は、第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える。前記メモリセルトランジスタのそれぞれは、半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される制御ゲート電極と、を有する。前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有する。 （もっと読む）

【課題】 高集積化に有効な複数の配線パターンを含む配線パターン群を備えた半導体装置を提供すること。
【解決手段】 同一の配線用途のＮ（Ｎ≧３）本の配線パターンを含む配線パターン群を含む。Ｎ本の配線パターンの各々は別の層の配線郡内の配線パターンと電気的に接続するための接続領域を含む。Ｎ本の配線パターンは、配線パターンＮ１と、配線パターンＮ１の長手方向と異なる一方向に配置された二つ以上の配線パターンＮｉ（ｉ≧２）を含む。二つ以上の配線パターンＮｉはｉの値が大きいほど配線パターンＮ１から離れた位置に配置され、二つ以上の配線パターンＮｉは少なくとも一つ以上のパターンＮｐ（２≦ｐ＜Ｎ）と少なくとも一つ以上の配線パターンＮｑ（ｐ＜ｑ≦Ｎ）を含む。少なくとも一つ以上の配線パターンＮｐはｐの値が大きいほど長手方向の寸法が長く、少なくとも一つ以上の配線パターンＮｑは、ｑの値が大きいほど、長手方向の寸法が短い。 （もっと読む）

【課題】サイドウォール間に層間絶縁膜を埋め込むときに埋め込み不良の発生を防止できる半導体装置の製造方法を提供する。
【解決手段】シリコン基板２の表面上に、ゲート酸化膜６、ポリシリコン層（第１ゲート層）９、タングステンシリサイド層（第２ゲート層）１０および絶縁層８が形成される。絶縁層８が所定のゲートパターンにエッチングされる。タングステンシリサイド層１０が前記所定のゲートパターンにエッチングされる。タングステンシリサイド層１０の側壁が後退される。この後、ポリシリコン層９が前記所定のゲートパターンにエッチングされる。ゲート酸化膜６が前記所定のゲートパターンにエッチングされる。 （もっと読む）

【課題】 セル部のブロック絶縁膜の誘電率を低下させることなく、セル部のブロック絶縁膜を分断するセル間における絶縁膜中の欠陥を低減し、電荷保持特性の劣化を抑制する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】 実施形態の不揮発性半導体記憶装置においては、半導体基板上にトンネル絶縁膜、前記トンネル絶縁膜上に電荷蓄積層、前記電荷蓄積層上にブロック絶縁膜が設けられる。前記半導体基板に設けられた素子分離溝部に埋め込まれ、底面が前記半導体基板と前記トンネル絶縁膜の接する面の高さよりも低く、かつ上面が前記電荷蓄積層および前記ブロック絶縁膜の接する面の高さよりも低い第１の素子分離絶縁膜が設けられる。前記第１の素子分離絶縁膜上に形成され、前記ブロック絶縁膜の側面と接して前記ブロック絶縁膜上面まで突出し、かつSi濃度が前記ブロック絶縁膜よりも高い第２の素子分離絶縁膜が設けられる。 （もっと読む）

【課題】信頼できる非常に小型の記憶素子を含む、３次元集積回路メモリ用の構造を低い製造コストで提供すること。
【解決手段】３次元メモリデバイスは、絶縁材料によって分離され、復号化回路を介してセンスアンプに結合可能なストリングとして配置された複数の隆起した形状スタック含む。ダイオードは、ストリングのストリング選択端部又は共通ソース選択端部のどちらか一方においてビット線構造に接続される。導電材料の帯片は、隆起した形状のスタックのサイドに側面を有する。ワード線として配列された複数の導電線は、行デコーダに結合することができ、複数の隆起した形状のスタックの上で直交して延びる。記憶素子は、スタック上の電導性帯片の側面と導電線との間の交点における界面領域の多層アレイに設けられる。 （もっと読む）