【課題】素子分離領域の端部における応力ひずみの発生及び結晶欠陥発生を抑制する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１内に形成された第１素子領域９、半導体基板１に埋め込まれて第１素子領域９を分離する第１素子分離領域４を有し、印加される電圧が第１レベルで動作を行うメモリ回路領域と、半導体基板内１に形成された第２素子領域１５、半導体基板１に埋め込まれて第２素子領域１５を分離する第２素子分離領域１２を有し、印加される電圧が第１レベルよりも大きい第２レベルで動作を行う周辺回路領域とを備え、第１素子分離領域４の溝下方の側面と半導体基板１に垂直な平面のなす第１のテーパー角度は、第２素子分離領域１２の溝下方の側面と半導体基板１に垂直な平面のなす第２のテーパー角度よりも大きい。 （もっと読む）

【課題】選択ゲートトランジスタに隣接するメモリセルに発生するＧＩＤＬ電流を防止する。
【解決手段】本発明の例に係わる不揮発性半導体記憶装置は、半導体基板１と、半導体基板１上に形成され、絶縁膜で構成される電荷蓄積層３及びゲート電極９をそれぞれ有する第１及び第２のメモリセルと、第１のメモリセルＭＣａに隣接して形成される選択ゲートトランジスタＳＴ１とを具備し、選択ゲートトランジスタＳＴ１のチャネル領域は、第１導電型の領域１２と、第１導電型の領域１２の上面に第１導電型とは反対の第２導電型の領域１３で形成され、第１のメモリセルＭＣａのチャネル領域は、第１導電型の領域１４と、第１導電型の領域１４の上面の少なくとも一部に第２導電型の領域１５が形成され、第１のメモリセルＭＣａに格納されるデータ数は、第２のメモリセルＭＣに格納されるデータ数より少なく形成される。 （もっと読む）

【課題】メモリセル領域および周辺回路領域に素子分離溝を同時に形成するときに、メモリセル領域の素子分離溝の深さを十分深くすると共に、周辺回路領域の素子分離溝の深さが深くなりすぎることを防止する。
【解決手段】素子分離溝を形成する際に、半導体基板１上に形成した絶縁膜を加工するとき、メモリセル領域の薄い絶縁膜についてはすべて除去するようにエッチングし、周辺回路領域の厚い絶縁膜については途中で加工が止まるようにエッチングし、この後、周辺回路領域の残存する絶縁膜をエッチングストッパーとして半導体基板１をエッチングし、次いで、周辺回路領域の残存する絶縁膜をすべて除去した後、再び半導体基板１をエッチングした。 （もっと読む）

【課題】高い信頼性を有する不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリトランジスタＭＴｒの制御電極として機能するワード線導電層３１ａ〜３１ｄとを備える。ワード線導電層３１ａ〜３１ｄは、その端部の位置が異なるように階段状に形成された階段部ＳＴを構成する。また、不揮発性半導体記憶装置は、階段部ＳＴを構成するワード線導電層３１ａ〜３１ｄの上面から上方に延びる第２コンタクトプラグ層５５ｂ〜５５ｅを備える。第２コンタクトプラグ層５５ｂ〜５５ｅは、上端が基板Ｂａと平行な面において揃うように形成され且つその上端から下端へとその径が小さくなるように形成されている。第１、第２コンタクトプラグ層５４、５５ｂ〜５５ｆは、その積層方向の長さが長いほど、その上端の径が大きくなるように形成されている。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】高電界領域及び低電界領域のリーク電流を低減する揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１の表面領域に互いに離間して設けられたソース／ドレイン領域１１１と、ソース／ドレイン領域１１１間のチャネル上に設けられたトンネル絶縁膜１０２と、トンネル絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第１の誘電体膜１０５と、第１の誘電体膜１０５上に設けられ、かつハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第２の誘電体膜１０６と、第２の誘電体膜１０６上に設けられた制御ゲート電極１０７とを含む。 （もっと読む）

【課題】高信頼性かつ小型の不揮発性半導体記憶装置及びその製造方法を提供すること。
【解決手段】不揮発性半導体記憶装置１は、半導体基板２と、半導体基板２上に配された電荷蓄積膜５と、電荷蓄積膜５上に配された第１ゲート電極６と、半導体基板２上に配されたゲート絶縁膜７と、ゲート絶縁膜７上に配された第２ゲート電極８と、第１ゲート電極６と第２ゲート電極８間に配されたゲート間絶縁膜１０，１１と、を備える。第１ゲート電極６の長さＬ１は、第２ゲート電極８の長さＬ２より短い。第１ゲート電極６の上面は、曲面状又は半導体基板２に対して斜めになっていない。 （もっと読む）

【課題】メモリセルの微細化を図ることが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのメモリセルは、素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、素子領域のうち浮遊ゲート電極の両側に位置する領域に形成された拡散層と、浮遊ゲート電極の上面から第１の方向に直交する第２の方向に浮遊ゲート電極の側面に亘って形成されたＩＰＤ膜と、浮遊ゲート電極上および隣接する浮遊ゲート電極間に、ＩＰＤ膜を介して、第２の方向に連続して形成された制御ゲート電極と、を有する。ＩＰＤ膜は、Ｌｏｗ−ｋ膜である。 （もっと読む）

【課題】メモリセルの微細化と信頼性の向上とを図る。
【解決手段】本発明の例に係る半導体メモリは、アクティブエリアＡＡ１，ＡＡ２，・・・と素子分離エリアとが第１方向に交互に配置される周期構造を備える。第１方向の最端部からｍ（ｍは２以上の数）番目以降のアクティブエリア上には、第１ゲート絶縁膜が形成され、第１方向の最端部からｍ番目未満のアクティブエリア上には、第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜が形成される。素子分離絶縁膜は、第１方向の最端部からｍ−１番目とｍ番目のアクティブエリアの間に段差を有する。第１方向において、ｍ−１番目とｍ番目のアクティブエリアの間の素子分離絶縁膜の幅は、ｍ番目とｍ＋１番目のアクティブエリアの間の素子分離絶縁膜の幅よりも広い。 （もっと読む）

【課題】シリコン基板に結晶欠陥が発生するのを抑制して、動作の信頼性が確保され高い歩留まりが得られる半導体装置を提供する。
【解決手段】シリコン基板２に形成された溝にトレンチ分離酸化膜３が形成されている。そのトレンチ分離酸化膜３上にフローティングゲート電極１０ａ〜１０ｄおよびコントロールゲート電極１２ａ〜１２ｄが形成されている。フローティングゲート電極等によって挟まれた領域にシリコン基板２の表面を露出する開口部３ａが形成されている。開口部３ａを埋込むとともにコントロールゲート電極を覆うようにＢＰＴＥＯＳ膜１６が形成されている。ＢＰＴＥＯＳ膜１６によって埋込まれた開口部３ａ内にボイド２１が形成されている。 （もっと読む）

【課題】 浮遊ゲート電極を含んでおり、メモリセルトランジスタの電気的特性劣化を防ぐことができる不揮発性半導体記憶装置を提供する。
【解決手段】 本発明では、半導体基板１上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された第１の浮遊ゲート電極と第１の浮遊ゲート電極上に形成された非縮退状態の半導体からなる第２の浮遊ゲート電極とを有する浮遊ゲート電極と、浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成された制御ゲート電極とを有する不揮発性半導体記憶装置が得られる。 （もっと読む）

【課題】不揮発性メモリセルの特性を向上することが可能な半導体装置を提供する。
【解決手段】半導体装置の不揮発性メモリセルは、アクティブエリア１ＡＡ上に設けられたトンネル絶縁膜２と、トンネル絶縁膜上に設けられた浮遊ゲート電極３と、浮遊ゲート電極の上方に設けられた制御ゲート電極１０と、浮遊ゲート電極と制御ゲート電極との間に設けられた電極間絶縁膜９とを含み、不揮発性メモリセルのチャネル幅方向の断面において、アクティブエリアの上面のチャネル幅方向の寸法は、トンネル絶縁膜の下面のチャネル幅方向の寸法以下であり、かつ、トンネル絶縁膜の上面のチャネル幅方向の寸法は、浮遊ゲート電極の下面のチャネル幅方向の寸法未満である。 （もっと読む）

【課題】GIDLが抑制できるメモリセルトランジスタと選択トランジスタからなるフラッシュＥＥＰＲＯＭを製造する。
【解決手段】半導体基板の表面に対して斜め方向且つメモリセルトランジスタＣＴ及び選択トランジスタＳＴのゲート長方向に対して平行する方向に不純物を導入し、水平方向に所定角度回転させた半導体基板の表面に対して斜め方向且つメモリセルトランジスタ及び選択トランジスタのゲート長方向に対して交差する方向に不純物を導入して、メモリセルトランジスタのゲート電極と選択トランジスタのゲート電極との間の基板表面における不純物濃度が、メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるようにメモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成する。 （もっと読む）

【課題】データの書き込み効率の向上およびデータの書き込み時間の低減を達成することができる、ＥＥＰＲＯＭを提供する。
【解決手段】半導体層には、第１不純物領域５、第２不純物領域６、第３不純物領域７、第４不純物領域８および第５不純物領域９が形成されている。第１セレクトゲート１１は、第１不純物領域５と第２不純物領域６との間の領域に、第１絶縁膜１０を挟んで対向している。第１フローティングゲート１２は、第２不純物領域６と第３不純物領域７との間の領域に、第１絶縁膜１０を挟んで対向している。第２フローティングゲート１９は、第３不純物領域７と第４不純物領域８との間の領域に、第１絶縁膜１０を挟んで対向している。第２セレクトゲート２０は、第４不純物領域８と第５不純物領域９との間の領域に、第１絶縁膜１０を挟んで対向している。 （もっと読む）

【課題】セルトランジスタの動作速度が速く、しきい値の変動が小さい不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上にそれぞれ複数のシリコン酸化膜１２及びシリコン膜１３を交互に積層して積層体１４を形成し、積層体１４にトレンチ１５を形成し、トレンチ１５の内面上にアルミナ膜１６、シリコン窒化膜１７、シリコン酸化膜１８をこの順に形成し、シリコン酸化膜１８上にチャネルシリコン結晶膜２０を形成する。次に、酸素ガス雰囲気中で熱処理を行い、シリコン酸化膜１８とチャネルシリコン結晶膜２０との界面にシリコン酸化物層２１ａを形成する。 （もっと読む）

【課題】エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１の表面上部に配設された層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数のビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる側壁絶縁膜３７を有する複数の第２配線３３とを備える。 （もっと読む）

【課題】電極層間のショートを防ぐことができる半導体記憶装置の製造方法を提供する。
【解決手段】本発明の半導体記憶装置の製造方法は、半導体基板１１上に複数の電極層ＷＬと複数の絶縁層１７とが交互に積層された積層体を形成する工程と、その積層体に形成したホールの側壁に電荷蓄積層２２を含む絶縁膜２０を形成する工程と、そのホールの内部に半導体層１９を形成し、電極層ＷＬの層数に対応して積層方向に複数接続されて構成されるメモリストリングＭＳを形成する工程と、積層体におけるメモリストリングＭＳに近接する部分に溝４１を形成する工程と、溝４１の側壁に金属膜４２を形成する工程と、金属膜４２を覆うと共に溝４１内を充填するキャップ膜４３、４４を形成する工程と、キャップ膜４３、４４が溝４１内に充填された状態で熱処理を行い、電極層ＷＬを構成する半導体と金属膜４２とを反応させて両者の化合物を形成する工程とを備える。 （もっと読む）

【課題】コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】基板１上に立設された第一のシリコンピラー２と、その側面を覆う絶縁膜５と、絶縁膜５を覆うとともに、その先端部６ａが第一のシリコンピラー２の先端部２ａよりも基板１よりに位置してなるゲート電極６と、からなる縦型Ｔｒ部１０１と、基板１上に立設された第二のシリコンピラー２’と、その側面を覆う絶縁膜５’と、絶縁膜５’を覆うとともに、その先端部６’ａが第二のシリコンピラー２’の先端部２’ａよりも基板１から離れた側に位置してなり、ゲート電極６に接続されてなるゲートコンタクト電極６’と、からなるゲートコンタクト部１０２と、を有する半導体装置１１１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】微細化に伴うメモリセルの素子特性の劣化を抑制できるＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】不揮発性半導体メモリは、素子分離絶縁膜１０によって区画された素子領域１と、２つの拡散層間の素子領域１表面上に設けられるトンネル絶縁膜２Ａと、フローティングゲート電極３Ａの上面上に設けられる絶縁体４Ａと、フローティングゲート電極３Ａの側面上に設けられた電極間絶縁膜５Ａと、フローティングゲート電極３Ａの上面上に設けられる第１の絶縁体４Ａと、絶縁体４Ａ及び電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａ上に設けられるコントロールゲート電極５Ａとを具備し、絶縁体４Ａの膜厚Ｔ１は電極間絶縁膜５Ａの膜厚Ｔ２よりも厚く、電極間絶縁膜５Ａは絶縁体４Ａ上又は素子分離絶縁膜１０上のうち少なくともいずれか一方に、スリットを有している。 （もっと読む）

【課題】 メモリセルにおけるショートチャネル効果の抑制と誤書き込みの防止の両方を実現し、不揮発性半導体記憶装置の高性能・低コスト化をはかる。
【解決手段】 半導体基板１０１上に複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、メモリセルは、基板１０１の表面部に離間して設けられたソース・ドレイン領域１２０と、ソース・ドレイン領域１２０の直下の基板１０１内に設けられ、基板１０１よりも誘電率が低い埋め込み絶縁膜１５１と、ソース・ドレイン領域１２０の間に形成されるチャネル領域上に設けられた第１ゲート絶縁膜１０２と、第１ゲート絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられた第２ゲート絶縁膜１０４と、第２ゲート絶縁膜１０４上に設けられた制御ゲート電極１０５とを備えた。 （もっと読む）