【課題】大容量化、低電圧化を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体基板１の表面層のチャネル領域４の両側に、ソース２及びドレイン３が形成されている。半導体基板１のチャネル領域４上に、トンネル絶縁膜５が形成されている。トンネル絶縁膜５の上に、フローティングゲート電極６が、ソース２及びドレイン３のいずれにも重ならないように配置されている。フローティングゲート電極６を覆うように、チャネル領域４の上方にゲート絶縁膜７が形成されている。ゲート絶縁膜７の上に、ソース２及びドレイン３に接するかまたは部分的に重なるようにコントロールゲート電極８が配置されている。フローティングゲート電極６に電荷が注入された状態において、チャネル領域４とコントロールゲート電極８との間に外部から電圧を印加しない状態のときに、フローティングゲート電極６のフェルミ準位がチャネル領域の禁制帯の中に位置する。 （もっと読む）

【課題】周辺回路部のＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでの反転リークなどの増加を抑制できるようにするＮＡＮＤ型フラッシュメモリの半導体装置と製造方法を提供する。
【解決手段】ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面を、ＥＢ加工により、セル領域１０４のＳＴＩ４０４の上面と同時にエッチングする。こうして、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の上面の高さはそのままに、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面のみを、第１の電極膜１２の上面の高さよりも下げる。上面の高さを下げた分だけ、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４での素子分離用絶縁膜の膜厚を削減して、塗布膜の収縮応力を緩和させる。 （もっと読む）

【課題】電荷蓄積層における蓄積電荷の拡散を防ぐ半導体記憶装置及びその製造方法を提供する。
【解決手段】本発明の半導体記憶装置は、半導体基板と、半導体基板上に設けられ、複数の電極層ＷＬと複数の絶縁層１４とが交互に積層された積層体と、この積層体を貫通して形成されたホールの内部に設けられ、電極層ＷＬと絶縁層１４との積層方向に延びる半導体層ＳＰと、電極層ＷＬと半導体層１４との間にのみ設けられ、電極層ＷＬと絶縁層１４との積層方向に分断された電荷蓄積層２６とを備える。 （もっと読む）

【課題】金属製のゲート電極（メタル電極）のダメージを熱酸化により修復する際の高誘電率ゲート絶縁膜の結晶化を抑制する。
【解決手段】エッチングにより側壁が露出した高誘電率ゲート絶縁膜とメタル電極とを有する基板を処理室内に搬入する工程と、処理室内で、基板を高誘電率ゲート絶縁膜が結晶化しない温度に加熱した状態で、基板に対してプラズマで励起した水素含有ガスと酸素含有ガスとを供給して酸化処理を施す工程と、処理後の基板を処理室内から搬出する工程と、を有する。 （もっと読む）

【課題】面積の増大を抑制しつつ、高速な動作が可能な不揮発性半導体記憶装置を提供する。
【解決手段】トレンチを有する半導体基板（２）と、トレンチ内に形成された電荷蓄積層（７）と、トレンチの一側面及び底面の一部に、第１絶縁層（８）を介して形成された第１ゲート（５）と、電荷蓄積層（７）上に形成され、第１ゲート（５）の側方に第２絶縁層（７）を介して形成された第２ゲート（６）とを備えている不揮発性半導体記憶装置を攻勢する。ここにおいて、その不揮発性半導体記憶装置は、トレンチ内の半導体基板（２）中に形成された第１拡散層（３）と、トレンチ外の半導体基板中に形成された第２拡散層（４）とを備えることが好ましい。 （もっと読む）

【課題】ビット線コンタクト部のトラップ膜の完全な除去とメモリセル部のゲート電極間の埋め込み充填絶縁膜の十分な残存量確保とを両立する。
【解決手段】複数のビット線拡散層と、複数のワード線と、一対のビット線拡散層、ゲート絶縁膜、及びゲート電極によって構成された複数のメモリ素子と、を含むメモリ領域を有する半導体記憶装置であって、各列における複数に分割された複数のビット線拡散層同士は、ビット線コンタクト拡散層を介して電気的に接続されており、ビット線コンタクト拡散層に隣り合って配置されたワード線に形成されたビット線コンタクト拡散層側の側壁絶縁膜の幅は、ビット線コンタクト拡散層側と反対側に形成された側壁絶縁膜の幅よりも狭い。 （もっと読む）

【課題】複数の半導体メモリチップと半導体キャッシュメモリチップとを具える半導体記憶装置において、その小型化を図るとともに、動作速度及び放熱特性を向上させる。
【解決手段】配線基板の第１の主面上に、複数の半導体メモリチップを積層するとともに、前記複数の半導体メモリチップ上にインターポーザチップを積層し、さらに前記インターポーザチップ上に半導体コントローラチップを積層する。前記複数の半導体メモリチップは、それぞれ前記配線基板の内部接続用端子と配線を介して互いに独立に電気的に接続されてなり、前記インタポーザチップを介して前記配線基板の他の内部接続用端子と電気的に接続されてなる前記半導体コントローラチップによって、互いに独立に制御される。 （もっと読む）

【課題】高耐圧トランジスタのオフ時のリーク電流を抑制し、周辺回路内部の電圧を安定化することが可能な、ＮＡＮＤ型フラッシュメモリ等に適用される半導体記憶装置を提供する。
【解決手段】周辺回路領域ＰＲにおいて、シリコン基板１１の一部にシリコンよりバンドギャップの広いＳｉＣやＧａＮ等の半導体層１４が形成されている。メモリセル１３は、シリコン基板１１内に形成されている。周辺回路を構成するトランジスタ１５は半導体層１４内に形成されている。半導体層１４のバンドギャップは、シリコンのバンドギャップより広いため、トランジスタ１５がオフ状態において、トンネル電子が発生しない。このため、ＧＩＤＬの発生を抑制することができる。 （もっと読む）

【課題】絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のＳｉ系パターン部を形成する工程と、前記複数のＳｉ系パターン部および前記絶縁膜上に、前記複数のＳｉ系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含む。 （もっと読む）

【課題】電界集中を避けるためのフローティングゲート電極の上面の丸め加工で、ゲート高さのバラツキを低減する、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】シリコン基板１にゲート絶縁膜５、多結晶シリコン膜６、加工用絶縁膜を積層して、ＲＩＥ法によりエッチングをして溝１ａ、１ｂを形成し、溝内にシリコン酸化膜を埋め込んでＣＭＰ処理をする。メモリセル領域のみシリコン酸化膜をエッチングして落とし込み、この後、下層レジストを塗布してメモリセル領域のエッチングをする。下層レジストがエッチングされて多結晶シリコン膜６が露出すると上面端部６ａが丸み加工される。これにより、多結晶シリコン膜６の上部のみを露出させて丸み加工ができ、高さのバラツキを低減できる。 （もっと読む）

【課題】リーク電流を抑制することでデータの書込/消去の速度を向上する。
【解決手段】積層膜Ｓが、シリコン酸化膜７、シリコン窒化膜８、金属酸化物膜９の積層構造によって構成されており、当該積層膜Ｓが制御ゲート電極ＣＧとシリコン窒化膜６との間に介在して形成されている。 （もっと読む）

【課題】ドレインディスターブ特性が満足できる半導体記憶装置を提供する。
【解決手段】溝２４を有するＰ型半導体基板２と、前記Ｐ型半導体基板２の溝２４を有しない部分の表面に形成されたＮ^＋拡散層４Ｓ、４Ｄと、ボトム酸化膜６、電荷蓄積窒化膜８およびトップ酸化膜１０がこの順に形成され、前記溝２４の側壁部および底部並びに前記Ｎ^＋拡散層４Ｓ、４Ｄの表面を覆うゲート膜１２と、前記ゲート膜１２のＰ型半導体基板２方向とは反対側の表面に形成されると共に、前記溝２４を埋め込むように形成され、且つ前記溝２４が連続する方向において格子状に形成されたゲート電極１４と、を備える半導体記憶装置。 （もっと読む）

【課題】従来のメモリセルよりも小型かつ長寿命なメモリセルのデザインを提供する。
【解決手段】メモリデバイス用メモリセル構造は、フローティングゲートノードＦＧを有したリードトランジスタ１２０と、第１プログラミング端子１６０を有したトンネリングコンデンサ１３０と、第２プログラミング端子１５０を有したカップリングコンデンサスタック２００とを具備する。トンネリングコンデンサ１３０及びカップリングコンデンサスタック２００は、ＦＧに接続されている。カップリングコンデンサスタック２００は、ＦＧと第２プログラミング端子１５０との間に直列に接続された少なくとも２つのカップリングコンデンサから成り、トンネリングコンデンサ１３０よりも大きい静電容量を有する。 （もっと読む）

【課題】大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置を提供する。
【解決手段】書き換え可能な不揮発性メモリトランジスタＴｒが行列状に配置されてメモリマットが構成され、ワード線ＬＧ１〜ＬＧ４とビット線ＬＤ１〜ＬＤ４とで各不揮発性メモリトランジスタＴｒの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置１００であって、ワード線ＬＧ１〜ＬＧ４に連結される不揮発性メモリトランジスタＴｒが、当該不揮発性半導体記憶装置１００を制御するＯＳの使用するワードの単位に分けられて、該ワード単位毎に半導体基板３０に分割形成されたウエルからなるワード領域Ｗ１〜Ｗ４内に配置されてなる不揮発性半導体記憶装置１００とする。 （もっと読む）

【課題】製造コストを低減し且つチップサイズを大きくすることなく容量素子部の容量を大きくする。
【解決手段】半導体装置は、フローティングゲート及びコントロールゲートを備える。半導体装置は、容量素子部において、半導体基板上に形成されたゲート絶縁膜１０１と、ゲート絶縁膜１０１上に形成された下部電極１０２ｃと、下部電極１０２ｃ上に形成された、下部電極１０２ｃを露出する開口部を有するキャップ絶縁膜１０３と、キャップ絶縁膜１０３の側面上及び開口部により露出された下部電極１０２ｃ上に形成されたゲート間絶縁膜１０６と、ゲート間絶縁膜１０６上に形成された上部電極１０８と、を備える。 （もっと読む）

【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるＮＡＮＤ型フラッシュメモリ等の半導体装置を提供する。
【解決手段】ゲート電極ＰＧが、隣り合う素子分離膜間のアクティブエリアＡＡ上にゲート絶縁膜１１を介してゲート長方向に離間して並設されている。ゲート電極ＰＧを構成する多結晶シリコン層１４は、アクティブエリアＡＡの片脇に位置する素子分離膜の上面上に張り出す一端部１４ａと、アクティブエリアＡＡの逆脇に位置する素子分離膜の上面上に張り出す他端部１４ｂとを備えており、一端部１４ａの長さＬ１と一端部１４ｂの長さＬ２が互いに異なっている。 （もっと読む）

【課題】浮遊ゲート電極形成時に素子分離絶縁膜の側壁に残渣が発生しないようにする。
【解決手段】シリコン基板１に第１ゲート絶縁膜４、浮遊ゲート電極５用の導電層、加工用のシリコン窒化膜、シリコン酸化膜を形成し、この後トレンチ１ａを形成する。続いて活性領域３に沿った導電層を分離する加工を行って浮遊ゲート電極５を形成する。この後、制御ゲート電極９を積層形成する。浮遊ゲート電極５を先に形成するので、エッチング残りを防止でき、しかも、制御ゲート電極９の加工時のアスペクト比を低減できる。また、加工用シリコン窒化膜を除去する際のリン酸処理で、浮遊ゲート電極５に凸状部５ａを形成するので、カップリング比の向上も図れる。 （もっと読む）

【課題】２つの異なったゲート電極を有するトランジスタを備えた不揮発性半導体記憶装置およびその製造方を提供する。
【解決手段】半導体基板１１の第１領域１１ａに第１ゲート絶縁膜１４を介して形成された第１ゲート電極１５、第２ゲート絶縁膜１６、第２ゲート電極１７を有するセルトランジスタと、第１ゲート電極１５側へ突出した状態に埋め込まれた第１絶縁分離層１２とを備えたメモリセルを形成する工程と、第２領域１１ｂに第１ゲート絶縁膜１４を介して形成され、高さＬ２が第１ゲート電極１５の高さＬ３より大きい第１導電膜２０と、高さＬ４が第２ゲート電極１７の高さＬ５と等しい第２導電膜２１とを有するゲート電極を備えたトランジスタと、高さＬ６が第１絶縁分離層１２の高さＬ１より大きく第１導電膜２０側へ突出した状態に埋め込まれた第２絶縁分離層１３を形成する工程と、を具備する。 （もっと読む）

【課題】ＥＯＴを薄くしても低電界におけるリーク電流を抑制することができるとともに高電界におけるリーク電流を高くすることができるトンネル絶縁膜を有する不揮発性半導体記憶装置を得ることを可能にする。
【解決手段】半導体基板１と、半導体基板に離間して形成されたソース領域２ａおよびドレイン領域２ｂと、ソース領域とドレイン領域との間の半導体基板上に形成され、母材と異なる元素が添加されることにより形成される、電子の捕獲および放出するサイトを有し、異なる誘電率の絶縁層８，９を含み、電子の捕獲および放出するサイトは半導体基板を構成する材料のフェルミレベルよりも高いレベルにある第１の絶縁膜３と、第１の絶縁膜上に形成された電荷蓄積膜４と、電荷蓄積膜上に形成された第２の絶縁膜５と、第２の絶縁膜上に形成された制御ゲート電極６と、を有する記憶素子を備えている。 （もっと読む）

【課題】 不揮発性半導体記憶装置の書き込み特性を向上させることができる。また、不揮発性半導体記憶装置の隣接素子間の干渉を抑制することができる。
【解決手段】本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面内に、チャネル領域を挟んで互いに離間して設けられたソース領域及びドレイン領域と、前記チャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた絶縁性電荷蓄積層と、前記絶縁性電荷蓄積層上に設けられた両側部に絶縁層が設けられた導電性電荷蓄積層と、前記導電性電荷蓄積層上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられた制御ゲートとを備えている。 （もっと読む）