【課題】ＦＬＯＴＯＸ型ＥＥＰＲＯＭにおいて、ドレイン領域の接合耐圧を低下させることなく、十分に高い書き込み電圧を印加できる構成で、かつ、セル面積が縮小されたものが望まれていた。
【解決手段】トンネルウインドウ１２を有し、トンネルウインドウ１２を介して電子の注入、引き抜きを行える整列配置された複数のフローティングゲート１１と、複数のフローティングゲート１１に個別に対応付けて設けられた複数のセレクトゲート１３と、複数のフローティングゲート１１に共有に設けられたコントロールゲート１６と、複数のフローティングゲート１１に共有に設けられたソース１７と、複数のフローティングゲート１１に共有に設けられたドレイン１８とを含む構成とする。 （もっと読む）

【課題】高集積化が容易であり、高い信頼性を持つ不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】基板上１０５に形成され、第１導電型の第１ドーピング層１１５と、第１ドーピング層１１５から基板１０５の一面に対して上向きに伸長し、第１導電型と逆の導電性を有する第２導電型の半導体柱１２０と、半導体柱１２０の側壁を一回り取り囲む制御ゲート電極１５０ａと、半導体柱１２０と制御ゲート電極１５０ａとの間に介在された電荷保存層１４０ａと、半導体柱１２０と電気的に連結されるように半導体柱１２０上に配置され、第１導電型の第２ドーピング層１３０と、を備える不揮発性メモリ素子。 （もっと読む）

【課題】400℃以上の温度で原子層蒸着法により蒸着が可能な前駆体を用いて高密度を有する非晶質の高誘電絶縁膜形成を通じてキャパシタンス等価厚及び漏洩電流特性を向上させることができる半導体素子の製造方法を提供する。
【解決手段】高誘電絶縁膜(140)上に第3の絶縁膜(150)を形成する。第3の絶縁膜(150)は、NANDフラッシュ素子のフローティングゲートとコントロールゲートとの間の誘電体膜の上部酸化膜、キャパシタ製造工程ではキャパシタの下部電極とキャパシタの上部電極との間の層間絶縁膜として用いるために形成され、望ましくはHTO酸化膜で形成する。この場合、CVD方法(例えば、LPCVD方法)を用いて10〜50Åの厚さで形成する。これにより、第2の絶縁膜(130)、高誘電絶縁膜(140)及び第3の絶縁膜(150)からなるNANDフラッシュ素子においてOKO構造の高誘電体膜(160)が形成される。 （もっと読む）

【課題】高集積化が容易で、且つ高い信頼性を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】本発明の不揮発性メモリ素子は、複数の第１半導体層、複数の第２半導体層、複数の第１ストレージノード、及び複数の第１制御ゲート電極を備える。複数の第１半導体層は、基板上に積層され、複数の第２半導体層は、複数の第１半導体層の間にそれぞれ介在して複数の第１半導体層の間に複数の第１トレンチを限定するように複数の第１半導体層の一端からリセスされ、複数の第１ストレージノードは、複数の第１トレンチの内部の第２半導体層の表面上に提供され、複数の第１制御ゲート電極は、複数の第１トレンチを満たすように複数の第１ストレージノード上に形成される。 （もっと読む）

【課題】高耐圧トランジスタやメモリ素子を混載した微細化構造の半導体装置では、選択酸化法による素子分離膜を採用した際に、素子分離絶縁膜の膜減りによるトランジスタのリーク防止用保護膜を形成すると、半導体表面の凹凸によりゲート寸法制御性が著しく低下するという問題があった。
【解決手段】ゲート電極と、素子分離膜と素子領域との境界領域とが平面的に重なる部分に保護膜を設ける。この保護膜は、製造工程途中で素子分離膜の膜減りを保護することができる。また、素子分離膜を所定の厚さにエッチングすることにより、半導体基板上部を平坦化する。この構成によって、ゲート電極下のリークを防止しつつ、平坦化効果によりゲート寸法制御性が向上する。 （もっと読む）

【課題】側壁絶縁膜を有するゲート電極と、ゲート電極に対向するオーミック電極との間のリーク電流を抑圧することのできる半導体装置の提供。
【解決手段】基板１上にゲート絶縁膜２Ｂを介してゲート電極３を形成する工程と、前記基板中に拡散領域１Ｂを形成する工程と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、前記ゲート電極上に絶縁膜を堆積する工程と、前記絶縁膜に前記拡散領域表面を露出するコンタクトホール５Ａを形成する工程と、前記露出した拡散領域表面をＨＦ溶液により処理する工程と、前記コンタクトホールを埋めるように電極を形成する工程と、前記拡散領域と前記電極を介して蓄積電極８Ａと電気的に接続されたメモリセルキャパシタを形成する工程と、を有し、前記側壁絶縁膜表面と前記ゲート電極側壁面との間に窒化膜９を形成する工程を含み、前記側壁絶縁膜と前記窒化膜と前記絶縁膜が前記コンタクトホールの側壁面に露出させる。 （もっと読む）

【課題】共通ソース線による半導体基板に対するリークを防止する。
【解決手段】ドレイン側領域の素子分離絶縁膜４の上面高さを、ソース側の領域Ａ２の素子分離絶縁膜４の上面高さＨ２に比較して低く構成している。ドレインコンタクトＤＣのドレイン領域２ａに対する接触性を保持することができ、ソース側ではローカルソース線ＬＳＬ１がソース領域２ｂに対して接触する面積をソース領域２ｂ上のシリコン窒化膜１２の残留領域分だけ狭く構成できる。 （もっと読む）

【課題】熱酸化膜の増速酸化に伴って発生する不都合を回避することが可能な半導体装置とその製造方法を提供すること。
【解決手段】フローティングゲート８ａ、中間絶縁膜１２、及びコントロールゲート１６ａを備えたフラッシュメモリセルFLを形成する工程と、第１、第２不純物拡散領域２４ａ、２４ｂを形成する工程と、シリコン基板１とフローティングゲート８ａの表面を熱酸化する工程と、レジストパターン３９の窓３９ｂを通じて一部領域PRにおけるトンネル絶縁膜５をエッチングする工程と、一部領域PRにおける第１不純物拡散領域２４ａ上に金属シリサイド層４０を形成する工程と、フラッシュメモリセルFLを覆う層間絶縁膜４３を形成する工程と、層間絶縁膜４３の第１ホール４３ａ内に、金属シリサイド層４０に接続された導電性プラグ４４を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】動作特性及び信頼性の向上した新規な構造の半導体装置及びその作製方法を提供する。
【解決手段】基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領域及びゲート電極の間に設けられた第２絶縁層と、を有する。半導体層は局所的に薄膜化され、薄膜化された領域にチャネル形成領域が設けられており、第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆う。 （もっと読む）

【課題】信頼性に優れた半導体記憶装置、及びその製造方法を提供する。
【解決手段】凹凸部を有する半導体基板１０の凹部に素子分離領域１２を形成する工程と、素子分離領域１２の、凹凸部を有する半導体基板１０の凸部である能動領域１８の長手方向と直行する方向にゲート電極配線溝２２を設ける工程と、ゲート電極配線溝２２を埋めるようにゲート電極材からなる層３６を形成する工程と、ゲート電極材からなる層３６をパターニングしてゲート電極１４を形成する工程と、素子分離領域１２をエッチングすることにより能動領域１８を形成する工程と、ゲート電極１４の側面であり、凹凸部を有する半導体基板１０の凸部と接する面の少なくとも一方に電荷蓄積層１６を形成する工程と、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成する工程と、を含む。 （もっと読む）

【課題】チャンネル長を効果的に延ばしつつも高集積化の可能な不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子において、半導体基板１０５は、素子分離膜１１０により限定された活性領域１１２を備える。活性領域１１２は、少なくとも一つの突出部１１５を備える。１対の制御ゲート電極１５５ａは、少なくとも一つの突出部１１５の両側面を覆って互いに離隔される。そして、１対の電荷保存層１３５ａは、少なくとも一つの突出部１１５の両側面及び制御ゲート電極１５５ａの間に介在される。 （もっと読む）

【課題】端部がストレート形状のワードラインに形成されるコンタクトプラグが基板と導通することが防止され、高集積で高歩留まりなＮＡＮＤ型不揮発性半導体記憶装置を提供する。
【解決手段】基板３０１と、基板３０１表面部に所定間隔を空けて形成された素子分離絶縁膜と、基板３０１上の素子分離絶縁膜間に形成された第１の絶縁膜３０２と、第１の絶縁膜３０２上に形成された第１の電極層３０３と、第１の電極層３０３の一端領域上に形成された第２の絶縁膜３０４と、第２の絶縁膜３０４上に形成された第２の電極層３０５、３０６と、一端が第２の電極層３０５、３０６に掛かるように第１の電極層３０３上に形成されたコンタクトプラグ３１１と、を備える。 （もっと読む）

【課題】カップリング比の低下を抑制できる不揮発性メモリセルを備えた半導体装置を提供すること。
【解決手段】 半導体装置は、基板１と、基板１上に設けられ、複数の不揮発性のメモリセルとを備え、前記メモリセルは、トンネル絶縁膜２、浮遊ゲート電極３、制御ゲート電極５、電極間絶縁膜４、電極側壁絶縁膜８とを備え、電極間絶縁膜４は、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち両端領域を除いた中央領域に設けられ、第１の誘電率を有する第１の絶縁膜４₁ と、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち前記両端領域に設けられ、かつ、前記両端領域の外に突出している第２の誘電率を有する第２の絶縁膜４₂ とを含み、第１の誘電率は第２の誘電率よりも高く、第２の誘電率はシリコン窒化膜の誘電率よりも高い。 （もっと読む）

【課題】機能が異なる複数の半導体素子を含み、各半導体素子のゲート絶縁膜とゲート電極との界面の高さが略同じであり、各半導体素子をそれぞれ部分ＳＯＩ基板の適切な領域に配置した半導体記憶装置を提供する。
【解決手段】本発明の１態様による半導体記憶装置は、半導体基板に部分的に開口部を有する埋め込み絶縁膜を介して設けられた第１半導体領域と、前記第１半導体領域とは異なる、埋め込み絶縁膜を有さない前記半導体基板の領域に設けられた第２半導体領域と、前記第１半導体領域の前記開口部上を除く前記埋め込み絶縁膜の上方の領域に設けられた第１半導体素子と、前記第１半導体領域の前記埋め込み絶縁膜の開口部上の領域を含む領域に設けられた第２半導体素子と、前記半導体基板の前記第２半導体領域に設けられた第３半導体素子とを具備する。 （もっと読む）

【課題】信頼性の高い半導体装置を歩留まり良く製造する技術を提供する。
【解決手段】基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領域及びゲート電極の間に設けられた第２絶縁層と、半導体層及び前記ゲート電極上に形成された第３絶縁層と、第３絶縁層を介して、不純物領域と電気的に接続される導電層と、を有する。不純物領域はチャネル形成領域と比較して膜厚が大きい領域を有し、且つ該膜厚が大きい領域で導電層が接続されている。第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆う。 （もっと読む）

【課題】ＮＯＲ型フラッシュメモリのドレイン外乱と過消去を防止する不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】半導体基板１０５と、半導体基板１０５上の第１制御ゲート電極１３５と、半導体基板１０５と第１制御ゲート電極１３５との間に介在された第１電荷保存層１２５と、第１制御ゲート電極１３５の一側の半導体基板１０５に画定されたソース領域１４０と、第１制御ゲート電極１３５の他側に配され、半導体基板１０５の内部にリセスされて形成された第１補助ゲート電極１１５と、第１制御ゲート電極１３５の反対側の第１補助ゲート電極１１５の一側の半導体基板１０５に画定された第１ドレイン領域１４５と、第１ドレイン領域１４５に連結されたビットライン１６０と、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】浮遊電極間での干渉効果を抑え、電極間絶縁膜に流れるリーク電流を低減し、さらに素子の劣化を防ぐことが可能な不揮発性半導体記憶装置を提供すること。
【解決手段】不揮発性半導体記憶装置は、基板の主表面に形成された第1絶縁層2とその上に形成された第1導電層3と、第1絶縁層のゲート幅方向の両側面及び、第1導電層のゲート幅方向の両側面の少なくとも一部を埋め込んで上面が第1導電層の上面と底面の間の高さに位置するように形成された素子分離用の絶縁層7と、第1導電層及び素子分離用の絶縁層の上に形成されたシリコン酸化膜81とシリコン酸窒化膜82とシリコン酸化膜83とからなる3層絶縁膜を含んだ第2絶縁層8と、その上に形成された第2導電層9とを備え、シリコン酸窒化膜に含まれる水素原子及び塩素原子の濃度がそれぞれ1.0×10^１９atoms/cm^３以下で且つ中間絶縁膜に含まれる酸素原子の割合が総原子数の10％以上である。 （もっと読む）

【課題】基板、チャネル、多層構造、ゲート、ソーおよびドレインを含む縦型チャネルメモリーと、その製造方法を提供する。
【解決手段】縦型チャネルメモリーは、チャネル１１２が基板１１０ａから突出しており、頂部表面１１２ａと垂直な二側面１１２ｂを有する。酸化物１６１―窒化物１６２―酸化物１６３（ＯＮＯ）層の多層構造１６０は、チャネル１１２の垂直な二側面１１２ｂの上に配置される。多層構造１６０をまたぐゲート１７０ａは、チャネルの垂直な二側面１１２ｂの上に位置している。ソースとドレインはそれぞれ、ゲート１７０ａに対してチャネル１１２の二側面１１２ｂに位置している。 （もっと読む）

【課題】オフセルでのリーク電流が抑えられ、低コストで作製し易い書込み可能型読出し専用メモリを提供する。
【解決手段】半導体基板１に設けられた複数のメモリセルＭＣ₁を備え書込み可能型読出し専用メモリを構成するにあたり、半導体基板１上に第１ゲート絶縁膜９を介して配置された選択ゲート電極１１と、半導体基板１上に第２ゲート絶縁膜１３を介して配置された浮遊ゲート電極１５と、選択ゲート電極１１を挟んで互いに対峙する第１不純物拡散領域７ａおよび第２不純物拡散領域７ｂと、浮遊ゲート電極１１を挟んで第２不純物拡散領域に対峙する第３不純物拡散領域７ｃとにより個々のメモリセルを形成し、かつ第１不純物拡散領域７ａ、第２不純物拡散領域７ｂ、および第３不純物拡散領域７ｃの各々をＰ型不純物拡散領域とすると共に、浮遊ゲート電極１５での閾値電圧の絶対値を選択ゲート電極１１での閾値電圧の絶対値よりも大きくする。 （もっと読む）

【課題】ゲート絶縁層の膜厚が薄くなった部分、すなわち段差部による半導体素子特性への影響を低減し、半導体素子の信頼性を向上させることを目的とする。
【解決手段】絶縁表面上に半導体層を形成し、半導体層の端部をウェット酸化して第１の絶縁層を形成し、半導体層上および第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層を介して、半導体層上および第１の絶縁層上にゲート電極を形成する。 （もっと読む）